JP3505330B2

JP3505330B2 - 不揮発性半導体メモリ装置

Info

Publication number: JP3505330B2
Application number: JP32035296A
Authority: JP
Inventors: 定男吉川
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1996-11-29
Filing date: 1996-11-29
Publication date: 2004-03-08
Anticipated expiration: 2016-11-29
Also published as: JPH10162593A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ートを有するメモリセルトランジスタによって多値デー
タの記憶を可能にする不揮発性半導体メモリ装置に関す
る。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、フローティングゲートに電荷が注入され
たか否かによるメモリセルトランジスタの動作特性の差
を検出することで、データの読み出しが行われる。

【０００３】図８は、フローティングゲートを有する不
揮発性半導体メモリ装置のメモリセル部分の平面図で、
図９は、そのＸ−Ｘ線の断面図である。この図において
は、コントロールゲートの一部がフローティングゲート
に並んで配置されるスプリットゲート構造を示してい
る。Ｐ型のシリコン基板１の表面領域に、選択的に厚く
形成される酸化膜(LOCOS)よりなる複数の分離領域２が
短冊状に形成され、素子領域が区画される。シリコン基
板１上に、酸化膜３を介し、隣り合う分離領域２の間に
跨るようにしてフローティングゲート４が配置される。
このフローティングゲート４は、１つのメモリセル毎に
独立して配置される。また、フローティングゲート４上
の酸化膜５は、フローティングゲート４の中央部で厚く
形成され、フローティングゲート４の端部を鋭角にして
いる。これにより、データの消去動作時にフローティン
グゲート４の端部で電界集中が生じ易いようにしてい
る。複数のフローティングゲート４が配置されたシリコ
ン基板１上に、フローティングゲート４の各列毎に対応
してコントロールゲート６が配置される。このコントロ
ールゲート６は、一部がフローティングゲート４上に重
なり、残りの部分が酸化膜３を介してシリコン基板１に
接するように配置される。また、これらのフローティン
グゲート４及びコントロールゲート６は、それぞれ隣り
合う列が互いに面対称となるように配置される。コント
ロールゲート６の間の基板領域及びフローティングゲー
ト４の間の基板領域に、Ｎ型の第１拡散層７及び第２拡
散層８が形成される。第１拡散層７は、コントロールゲ
ート６の間で分離領域２に囲まれてそれぞれが独立し、
第２拡散層８は、コントロールゲート６の延在する方向
に連続する。これらのフローティングゲート４、コント
ロールゲート６、第１拡散層７及び第２拡散層８により
メモリセルトランジスタが構成される。そして、コント
ロールゲート６上に、酸化膜９を介して、アルミニウム
配線１０がコントロールゲート６と交差する方向に配置
される。このアルミニウム配線１０は、コンタクトホー
ル１１を通して、第１拡散層７に接続される。

【０００４】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量に応じてソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を段階的に変動させ、これによって生
じる各メモリセルトランジスタの動作特性の差を記憶す
るデータに対応付けるようにしている。例えば、フロー
ティングゲート４への電荷の注入量を４段階で設定し、
そのメモリセルトランジスタのオン抵抗値を同じく４段
階で読み出すようにすることで、１つのメモリセルトラ
ンジスタに４値（２ビット分）のデータを記憶させるこ
とができるようになる。

【０００５】図１０は、図８に示したメモリセル部分の
回路図である。この図においては、メモリセルを３行×
３列に配置した場合を示している。２重ゲート構造のメ
モリセルトランジスタ２０は、コントロールゲート６が
ワード線２１に接続され、第１拡散層７及び第２拡散層
８がそれぞれビット線２２及びソース線２３に接続され
る。各ビット線２２は、それぞれ選択トランジスタ２４
を介してデータ線２５に接続され、各ソース線２３は、
それぞれ電力線２６に接続される。通常は、各メモリセ
ルトランジスタ２０のコントロールゲート６自体をワー
ド線２１とし、コントロールゲート６の延在方向に連続
する第２拡散層８自体をソース線２３としている。そし
て、第１拡散層７に接続されるアルミニウム配線１０を
ビット線２２として動作させるようにしている。

【０００６】ロウデコーダ２７は、各ワード線２１に接
続され、ワード線２１の何れか１本を行選択情報に応答
して選択し、メモリセルトランジスタ２０の特定の行を
活性化する。カラムデコーダ２８は、各選択トランジス
タ２４に接続され、選択トランジスタ２４の１つを列選
択情報に応答してオンし、特定の列のメモリセルトラン
ジスタ２０を活性化する。これらのロウデコーダ２７及
びカラムデコーダ２８により、行列配置される複数のメ
モリセルトランジスタ２０の内の１つが活性化されてデ
ータ線２５に接続される。

【０００７】メモリセルトランジスタ２０に対して多値
データを書き込む際には、書き込みの精度を高めるた
め、電荷の注入（書き込み）と注入量の確認（読み出
し）とが短い周期で繰り返される。即ち、メモリセルト
ランジスタ２０への書き込みを少しずつ行いながら、そ
の都度読み出しを行い、記憶させようとしているデータ
の内容に読み出し結果が一致した時点で書き込みを停止
するように構成される。

【０００８】ここで、メモリセルトランジスタ２０に対
する書き込み動作とは、メモリセルトランジスタ２０の
フローティングゲート４に電荷を注入することであり、
メモリセルトランジスタ２０にデータ線２５から接地電
位（例えば０Ｖ）を印加し、電力線２６から書き込み用
の電源電位（例えば１２Ｖ）を印加する。これにより、
ロウデコーダ２７及びカラムデコーダ２８の選択動作に
よって活性化された特定のメモリセルトランジスタ２０
において、データの書き込み、即ち、フローティングゲ
ート４への電荷の注入が行われる。また、メモリセルト
ランジスタ２０の読み出し動作とは、メモリセルトラン
ジスタ２０がオンしたときの抵抗値を検出することであ
る。具体的には、メモリセルトランジスタ２０にデータ
線２５から読み出し用の電源電位（例えば２Ｖ）を印加
し、電力線２６から接地電位（例えば０Ｖ）を印加す
る。このとき、データ線２５に接続されるセンスアンプ
（図示せず）により、メモリセルトランジスタ２０のオ
ン抵抗値が検出される。

【０００９】図１１は、データ線２５に接続されてメモ
リセルトランジスタ２０のオン抵抗値を検出するセンス
アンプの構成を示すブロック図である。センスアンプ
は、一対の負荷抵抗３１、３２、一対の電流アンプ３
３、３４、基準トランジスタ３５、定電位発生回路３
６、差動アンプ３７及び判定制御回路３８より構成され
る。一対の負荷抵抗３１、３２は、同一の抵抗値を有
し、それぞれ電源に接続される。一対の電流アンプ３
３、３４は、トランジスタ及びインバータからなり、電
源に接続された一対の負荷抵抗３１、３２にそれぞれ接
続される。一方の電流アンプ３３には、メモリセルトラ
ンジスタ２０が選択的に接続されるデータ線２５が接続
され、他方の電流アンプ３４には、基準トランジスタ３
５が接続される。基準トランジスタ３５は、電流アンプ
３４と接地点との間に接続され、ゲートに印加される基
準電位ＶRGに応答して抵抗値を変化させる。定電位発生
回路３６は、メモリセルトランジスタ２０に記憶される
多値情報に対応する基準電位ＶRCを発生し、基準トラン
ジスタ３５のゲートに供給する。例えば、メモリセルト
ランジスタ２０が４値（２ビット分）の情報を記憶する
ときには、基準トランジスタ３５の抵抗値を３段階で変
化させるように３種類のゲート電位ＶRGを順次発生す
る。

【００１０】差動アンプ３７は、２つの入力が一対の負
荷抵抗３１、３２と一対の電流アンプ３３、３４との接
続点にそれぞれ接続され、各接続点の電位ＶBL、ＶRLを
比較して、その比較出力ＣＯを判定制御回路３８に供給
する。判定制御回路３８は、定電位発生回路３６の基準
電位の発生を制御すると共に、差動アンプ３７の比較出
力ＣＯを判別して多値情報に従う他ビットのデータを再
生する。例えば、４値の情報を判定するときには、３段
階の基準電位から先ず中間の電位を発生させて上位ビッ
トを判定し、続いて、上位ビットの判定結果に応じて３
段階の基準電位から高電位あるいは低電位を発生させて
下位ビットを判定するように構成される。

【００１１】メモリセルトランジスタ２０の情報を読み
出す際には、図１１に示すように、メモリセルトランジ
スタ２０のソース側が接地されており、負荷抵抗３１及
びメモリセルトランジスタ２０が電流アンプ３３を介し
て電源接地間に直列に接続されることになる。同様に、
負荷抵抗３２及び基準トランジスタ３５も電流アンプ３
４を介して電源接地間に直列に接続される。このとき、
負荷抵抗３１と電流アンプ３３との接続点の電位ＶBL
は、負荷抵抗３１とメモリセルトランジスタ２０との駆
動能力の比によって決定される。同様に、負荷抵抗３２
と電流アンプ３４との接続点の電位ＶRLは、負荷抵抗３
２と基準トランジスタ３５との駆動能力の比によって決
定される。従って、差動アンプ３７の比較出力ＣＯに基
づいて、段階的に抵抗値が切り換えられる基準トランジ
スタ３５に対してメモりセルトランジスタ２０の抵抗値
が何れの範囲にあるかを判定することができる。尚、こ
のようなセンスアンプは、例えば、1995 IEEE/Internat
ional Solid-State CircuitConference/Session 7/Flas
h Memory/Paper TA 7.7に開示されている。

【００１２】

【発明が解決しようとする課題】メモリセルトランジス
タ２０と負荷抵抗３１との抵抗比及び基準トランジスタ
３５と負荷抵抗３２との抵抗比を読み出すようにしてい
る上述のセンスアンプにおいては、負荷抵抗３１、３２
の抵抗値の設定が重要となる。この負荷抵抗３１、３２
の抵抗値は、通常、メモリセルトランジスタ２０の抵抗
値に応じて設定される。このとき、負荷抵抗３１、３２
の抵抗値が、最適値に対して大きい場合または小さい場
合には、メモリセルトランジスタ２０の抵抗値の変化に
対する接続点の電位ＶBLの変化が小さくなる。従って、
負荷抵抗３１、３２の抵抗値の設定がずれると、各接続
点の電位ＶBL、ＶRLの変化を差動アンプ３７で正しく読
み取れなくなるおそれがある。

【００１３】また、基準トランジスタ３５及び基準電位
発生回路３６では、その動作特性が差動アンプ３７の判
定基準となる電位ＶRLに影響を与えるため、動作範囲の
全ての電位に対して安定した動作を維持できるようにし
なければならない。しかしながら、低電位発生回路３６
は、回路を構成する素子の製造ばらつきによる影響を受
け易いため、ゲート電位ＶRGを常に安定して供給できる
ようにするためには、細かい調整等が不可欠になる。従
って、調整のために必要となる回路構成の増加によりセ
ンスアンプの回路規模が増大し、結果的に製造コストの
増加を招いている。

【００１４】そこで本発明は、多値情報を記憶するメモ
リセルトランジスタから安定して正確に情報を読み出す
ようにすることを目的とする。

【００１５】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、電気的に独立したフローティングゲートを有し、こ
のフローティングゲートに蓄積される電荷の量に応じて
オン抵抗値を変化させるメモリセルトランジスタと、上
記メモリセルトランジスタと同一の構造を有し、同一行
に配置される複数の基準トランジスタと、上記メモリセ
ルトランジスタに接続されるビット線と、上記複数の基
準トランジスタにそれぞれ接続され、個々に段階的に異
なる容量を有する複数の基準ビット線と、上記ビット線
及び上記複数の基準ビット線に接続され、所定の電位に
充電された上記ビット線及び上記複数の基準ビット線か
ら上記メモリセルトランジスタ及び上記複数の基準トラ
ンジスタへそれぞれ一定の電流を流したとき、上記ビッ
ト線の電位変動と上記複数の基準ビット線の電位変動と
を対比して上記メモリセルトランジスタの記憶情報を判
定する判定回路と、を備え、上記ビット線に上記メモリ
セルトランジスタが複数個並列に接続されてメモリセル
トランジスタ列を成すと共に、上記複数の基準ビット線
に上記基準トランジスタがそれぞれ複数個並列に接続さ
れれて複数の基準トランジスタ列を成し、各列で同一行
のメモリセルトランジスタ及び複数の基準トランジスタ
を同時に選択可能としたことにある。

【００１６】本発明によれば、段階的に異なる容量を有
し、所定の電位に充電される複数の基準ビット線が、メ
モリセルトランジスタとそれぞれ同一の構造の複数の基
準トランジスタを通して放電されるとき、各基準ビット
線毎に電位の降下速度に差が生じる。そして、各基準ビ
ット線の電位の降下速度とメモリセルトランジスタが接
続されるビット線の電位の降下速度とを対比することに
より、ビット線を放電させるメモリセルトランジスタの
抵抗値が多段階で読み出される。

【００１７】

【発明の実施の形態】図１は、本発明の不揮発性半導体
メモリ装置の第１の実施形態を示す回路図である。この
図においては、メモリセルトランジスタ４０が４値（２
ビット分）の情報を記憶し、その情報を読み出すように
した場合を示す。尚、メモリセルトランジスタ４０は、
４行×１列に配置し、列選択のための回路構成は省略し
てある。

【００１８】メモリセルトランジスタ４０は、図１０に
示すメモリセルトランジスタ２０と同一構造であり、フ
ローティングゲート及びコントロールゲートを有し、フ
ローティングゲートに注入（蓄積）される電荷の量に応
じてオン抵抗値を変動させる。ビット線４１は、メモリ
セルトランジスタ４０が配列された列方向に延在し、各
メモリセルトランジスタ４０のドレイン側が接続され
る。ソース線４２は、ビット線４１と平行に配置され、
各メモリセルトランジスタ４０のソース側が接続され
る。これにより、各メモリセルトランジスタ４０は、ビ
ット線４１とソース線４２との間に、それぞれ並列に接
続され、書き込み、読み出し及び消去の各動作毎にビッ
ト線４１及びソース線４２から所定の電位の供給を受け
る。ワード線４３は、メモリセルトランジスタ４０の各
列毎に対応して配置され、各メモリセルトランジスタ４
０のコントロールゲートがそれぞれ接続される。このワ
ード線４３には、行選択情報を受けるロウデコーダ（図
示せず）から供給される行選択信号ＬＳ１〜ＬＳ４が印
加され、何れか１行が選択的に活性化される。

【００１９】基準トランジスタ５０は、メモリセルトラ
ンジスタ４０と同一の構造を有し、消去状態（フローテ
ィングゲートに電荷が蓄積されていない状態）に維持さ
れて、後述する第１〜第３の基準ビット線５１ａ〜５１
ｃと接地との間にそれぞれ並列に接続される。これらの
基準トランジスタ５０は、メモリセルトランジスタ４０
に記憶される４値の情報の判定に対応するように、各行
毎に３つずつ（３列に）配置される。そして、各コント
ロールゲートが、各行毎にメモリセルトランジスタ４０
と共通のワード線４３に接続され、行選択信号ＬＳ１〜
ＬＳ４に応答して、同一行のメモリセルトランジスタ４
０と同時に選択される。第１〜第３の基準ビット線５１
ａ〜５１ｃは、それぞれビット線４１と平行に、基準ト
ランジスタ５０の各列毎に配置され、基準トランジスタ
５０のドレイン側が接続される。ここで、第１の基準ビ
ット線５１ａは、ビット線４１の容量（Ｃ）に対して、
６／５倍の容量（１．２Ｃ）を有する。そして、第２の
基準ビット線５１ｂは、ビット線４１の容量（Ｃ）に対
して２倍の容量（２Ｃ）を有し、第３の基準ビット線５
１ｃは、６倍の容量（６Ｃ）を有する。これらの容量の
差は、ビット線４１を構成する配線と同一構造の配線を
複数本並列に接続して得ることができる。例えば、２本
の配線を並列に接続して第２の基準ビット線５１ｂと
し、６本の配線を並列に接続して第３の基準ビット線５
１ｃとする。また、第１の基準ビット線５１ａは、ビッ
ト線４１と同一構造の配線と長さを１／５に短縮した配
線とを並列に接続して得ることができる。

【００２０】プリチャージトランジスタ４４は、電源と
ビット線４１との間に接続され、ゲートに印加されるプ
リチャージ信号ＰＣに応答してスイッチング動作する。
これにより、プリチャージ信号ＰＣに応答し、ビット線
４１が電源電位まで充電される。第１〜第３のプリチチ
ャージトランジスタ５２ａ〜５２ｃは、それぞれ第１〜
第３の基準ビット線５１ａ〜５１ｃと電源との間に接続
され、プリチャージトランジスタ４４と共通にゲートに
印加されるプリチャージ信号に応答してスイッチング動
作する。これにより、各基準ビット線５１ａ〜５１ｃ
は、プリチャージ信号ＰＣに応答し、ビット線４１と同
時に電源電位まで充電される。尚、プリチャージ信号Ｐ
Ｃは、ビット線４１及び第１〜第３の基準ビット線５１
ａ〜５１ｃを電源電位まで充電させた後、ワード線４３
の選択前に各プリチャージトランジスタ４４、５２ａ〜
５２ｃをオフさせる。

【００２１】差動アンプ４５は、反転入力にビット線４
１の電位ＶBLを受けると共に、非反転入力に接地電位か
ら電源電位の間の所定値に設定される判定電位ＶSLを受
け、その比較出力Ｃ０を第１〜第３のフリップフロップ
５４ａ〜５４ｃの各データ入力に与える。第１〜第３の
差動アンプ５３ａ〜５３ｃは、反転入力にそれぞれ第１
〜第３の基準ビット線５１ａ〜５１ｃの電位ＶR1〜ＶR3
を受けると共に、非反転入力に差動アンプ４５と共通の
判定電位ＶSLを受け、それぞれの比較出力Ｃ１〜Ｃ３を
第１〜第３のフリップフロップ５４ａ〜５４ｃのタイミ
ング入力に与える。第１〜第３のフリップフロップ５４
ａ〜５４ｃは、ラッチとして動作するものであり、差動
アンプ４５の比較出力Ｃ０を第１〜第３の差動アンプ５
３ａ〜５３ｃの比較出力Ｃ１〜Ｃ３のそれぞれの立ち上
がりのタイミングでラッチしたラッチ出力Ｑ１〜Ｑ３を
デコーダ５５に供給する。デコーダ５５は、第１〜第３
のフリップフロップ５４ａ〜５４ｃから供給されるラッ
チ出力Ｑ１〜Ｑ３に応答して、２ビットのデジタルデー
タＤ１、Ｄ２を生成する。これら第１〜第３の差動アン
プ５３ａ〜５３ｃ、第１〜第３のフリップフロップ５４
ａ〜５４ｃ及びデコーダ５５により多値情報の判定回
路、即ち、センスアンプが構成される。

【００２２】メモリセルトランジスタ４０及び基準トラ
ンジスタ５０は、データの書き込みが成されていない状
態、即ち、フローティングゲートに電荷が注入されてい
ない状態のとき、オン抵抗値が最小となる。そして、フ
ローティングゲートに注入される電荷の量が増加するに
従ってオン抵抗値は大きくなる。通常、各メモリセルト
ランジスタ４０は、記憶すべき多値情報に応じた量の電
荷がフローティングゲートに注入されており、それぞれ
の情報に対応する所定のオン抵抗値を有している。これ
に対して、全てが消去状態にある基準トランジスタ５０
は、最小の抵抗値を有している。

【００２３】ここで、各メモリセルトランジスタ４０に
記憶された多値情報を読み出す場合、先ず、ビット線４
１及び第１〜第３のビット線５１ａ〜５１ｃがそれぞれ
電源電位まで充電され、ソース線４２が接地される。続
いて、行選択信号ＬＳ１〜ＬＳ４に応答してワード線４
３の１本が選択されると、その行の基準トランジスタ５
０が活性化されて第１〜第３の基準ビット線５１ａ〜５
１ｃが基準トランジスタ５０を介して接地される。この
とき、各基準トランジスタ５０にはそれぞれ同じ量の電
流Ｉ0が流れるが、第１〜第３の基準ビット線５１ａ〜
５１ｃの容量の比が１．２：２：６であるため、図２に
示すように、第１〜第３の基準電位ＶR1〜ＶR3の降下速
度に差が生じる。即ち、第１〜第３の基準電位ＶR1〜Ｖ
R3の降下速度は、第１〜第３の基準ビット線５１ａ〜５
１ｃの容量と基準トランジスタ５０を流れる電流Ｉ0と
で決まる。このため、ビット線４１に対して２倍の容量
を有する第２の基準ビット線５１ｂの電位ＶR2は、６倍
の容量を有する第３の基準ビット線５１ｃの電位ＶR3よ
りも速く降下する。そして、１．２倍の容量を有する第
１の基準ビット線５１ａの電位ＶR1は、さらに速く降下
する。これに対してメモリセルトランジスタ５０では、
フローティングゲートの電荷の注入量に応じてオン抵抗
値が変化するため、メモリセルトランジスタ４０を流れ
る電流ＩCは、フローティングゲートへの注入電荷量に
応じて変化する。従って、ビット線電位ＶBLの降下速度
は、メモリセルトランジスタ４０のフローティングゲー
トへの電荷の注入量によって決定される。換言すれば、
ビット線電位ＶBLの降下速度を測定することにより、メ
モリセルトランジスタ４０のフローティングゲートへの
電荷の注入量、即ち、情報の書き込み状態を判別するこ
とができる。

【００２４】そこで、第１〜第３の基準電位ＶR1〜ＶR3
がそれぞれ所定の判定電位ＶSLまで下がったとき、ビッ
ト線電位ＶBLが判定電位ＶSLより高いか低いかを差動ア
ンプ４５、５３ａ〜５３ｃ及びフリップフロップ５４ａ
〜５４ｃにより判定する。例えば、図２に示すように、
ビット線電位ＶBLが第２の基準電位ＶR2と第３の基準電
位ＶR3との間で降下するとき、第１及び第２の基準電位
ＶR1、ＶR2が判定電位ＶSLとなるタイミングＴr1、Ｔr2
では、ビット線電位ＶBLが判定電位ＶSLよりも高いのに
対し、第３の基準電位ＶR3が判定電位ＶSLとなるタイミ
ングＴr3では、ビット線電位ＶBLが判定電位ＶSLよりも
低くなる。従って、第１〜第３のフリップフロップ５４
ａ〜５４ｃに取り込まれる差動アンプ５３ａ〜５３ｃの
各出力Ｃ１〜Ｃ３は、Ｃ１及びＣ２が「Ｈ」、Ｃ３が
「Ｌ」となり、そのラッチ出力Ｑ１〜Ｑ３は、Ｑ１及び
Ｑ２が「Ｈ」、Ｑ３が「Ｌ」となる。このラッチ出力に
応答して、デコーダ５５は、Ｑ１及びＱ２が「Ｈ」でＱ
３が「Ｌ」であるとき、２ビットのデータＤ１、Ｄ２を
「１，０」として出力する。

【００２５】このような差動アンプ４５、５３ａ〜５３
ｃ及びフリップフロップ５４ａ〜５４ｃによるビット線
電位ＶBLと第１〜第３の基準電位ＶR1〜ＶR3との対比
は、４段階の判定が可能であり、その判定に応じて２ビ
ットのデータＤ１、Ｄ２を得ることができる。例えば、
ビット線電位ＶBLの降下速度が、第１の基準電位ＶR1の
降下速度より早ければ「０，０」、第１の基準電位ＶR1
の降下速度より遅く、第２の基準電位ＶR2の降下速度よ
り早ければ「０，１」として２ビットのデータＤ１、Ｄ
２を得られる。そして、ビット線電位ＶBLの降下速度
が、第２の基準電位ＶR2の降下速度より遅く、第３の基
準電位ＶR3の降下速度より早ければ「１，０」、第３の
基準電位ＶR3の降下速度より遅ければ「１，１」として
２ビットのデータＤ１、Ｄ２を得られる。

【００２６】ところで、メモリセルトランジスタ４０に
対して多値情報を記憶させる場合、フローティングゲー
トに段階的に少しずつ電荷を注入しながら、その都度書
き込み状態を確認するようにしている。即ち、図３に示
すように、書き込みパルスφWPに応答してビット線４１
の電位を立ち下げてメモリセルトランジスタ４０のフロ
ーティングゲートに一定量の電荷を注入した後、上述の
方法によってメモリセルトランジスタ４０に対して情報
の読み出しが行われる。そして、読み出しの結果が所望
の値となった時点で書き込みパルスφWPの印加を中止し
て書き込み動作を終了するように構成させる。

【００２７】ここで、各基準ビット線５１ａ〜５１ｃの
第１〜第３の基準電位ＶR1〜ＶR3に基づいて書き込み動
作の停止のタイミングを決定すると、本来の読み出し動
作の際に、ビット線電位ＶBLと第１〜第３の基準電位Ｖ
R1〜ＶR3と間に差がなくなる。そこで、書き込み動作時
の確認のための読み出しでは、図５に示すように、第１
の基準電位ＶR1よりも速く降下する基準電位ＶW0、第１
〜第３の基準電位ＶR1〜ＶR3の中間で降下する基準電位
ＶW1、ＶW2及び電源電位を維持する基準電位ＶW3を用い
て書き込み状態の判定を行うようにする。即ち、図５に
示すように、２ビットのデータＤ１、Ｄ２が取り得る４
つの状態を４種類の基準電位ＶW0〜ＶW3に対応付けるよ
うにし、この内の１つに従ってビット線電位ＶBLが降下
するようになるまで書き込み動作を繰り返すようにす
る。

【００２８】尚、第１の基準電位ＶR1よりも速い降下速
度を得る場合には、メモリセルトランジスタ４０に対し
て書き込みを行わないようにすればよい。また、第３の
基準電位ＶR3よりも遅い降下速度を得る場合には、メモ
リセルトランジスタ４０が活性化時でもオフ状態となる
ようにフローティングゲートに電荷を注入すればよい。
このため、４値を記憶させる実際の書き込み動作では、
２種類の基準電位ＶW1、ＶW2のみが必要となる。

【００２９】図６は、本発明の不揮発性半導体メモリ装
置の第２の実施形態を示す回路図で、書き込み動作と読
み出し動作とで基準ビット線の容量を切り換えるように
した場合を示す。この図において、メモリセルトランジ
スタ４０及びメモリセルトランジスタ４０に接続される
ビット線４１、ソース線４２、ワード線４３、さらに、
ビット線４１接続されるプリチャージトランジスタ４
４、差動アンプ４５は、図１と同一のものである。

【００３０】基準トランジスタ６０は、メモリセルトラ
ンジスタ４０と同一の構造を有し、読み出し動作の際の
４値の情報の判定と、書き込み動作の際の４値の情報の
確認とに対応するように、各行毎に４つずつ（４列に）
配置される。これらの基準トランジスタ６０のコントロ
ールゲートは、各行毎にメモリセルトランジスタ４０と
共通のワード線４３に接続され、同一行のメモリセルト
ランジスタ４０と同時に選択されて活性化される。

【００３１】第１〜第３の基準ビット線６１ａ〜６１ｃ
は、ビット線４１と平行に基準トランジスタ６０の各列
毎に配置され、基準トランジスタ６０がそれぞれ並列に
接続される。ここで、第１の基準ビット線６１ａは、ビ
ット線４１に対して対して６／５倍の容量（１．２Ｃ）
に設定される。この第１の基準ビット線６１ａは、図１
に示す第１の基準ビット線５１ａと同様に、ビット線４
１と同一構造の配線に長さが１／５に縮小された配線を
接続して得られる。そして、第２の基準ビット線６１ｂ
は、読み出し動作の際、ビット線４１に対して２倍の容
量（２Ｃ）に設定され、書き込み動作の際、２列の基準
トランジスタ６０が並列に接続されると共にビット線４
１に対して３倍の容量（３Ｃ）に設定される。即ち、ビ
ット線４１の容量と基準となる電流Ｉ0との比に対し
て、第２の基準ビット線６１ｂの容量と基準トランジス
タを流れる電流Ｉ0との比が、読み出し動作の際に２倍
となり、書き込み動作の際に１．５倍となるように構成
される。この第２の基準ビット線６１ｂは、１列の基準
トランジスタ６０に対して並列に接続される２本の配線
と、１列の基準トランジスタ６０に接続される１本に配
線とをトランジスタ６２ａにより選択的に接続するよう
にして構成される。さらに、第３の基準ビット線６１ｃ
は、読み出し動作の際、ビット線４１に対して６倍の容
量（６Ｃ）に設定され、書き込み動作の際、３倍の容量
（３Ｃ）に設定される。この第３の基準ビット線６１ｃ
は、１列の基準トランジスタに６０に対して並列に接続
される３本の配線とそれのみが並列に接続される３本の
配線とをトランジスタ６２ｂにより選択的に接続するよ
うにして構成される。尚、第１〜第３の基準ビット線６
１ａ〜６１ｃを形成する配線は、ビット線４１を形成す
る配線と同一の構造のものであり、それぞれ同一の容量
を有するものとする。

【００３２】切り換えトランジスタ６２ａ、６２ｂは、
第２、第３の基準ビット線６１ａ、６１ｂの容量を切り
換えるために各配線の間に接続され、読み出し動作と書
き込み動作とを切り換える制御信号ＲＷＣに応答してス
イッチング動作する。これにより、読み出し動作と書き
込み動作とで第２、第３の基準ビット線６１ｂ、６１ｃ
の容量と電流Ｉ0との比が切り換えられる。従って、図
５に示すように、読み出し動作の際には、第１〜第３の
基準ビット線６１ａ〜６１ｃから、各容量１．２Ｃ０／
２Ｃ0／６Ｃ0と放電電流Ｉ0との比によって決定された
第１〜第３の基準電位ＶR1〜ＶR3が得られる。そして、
書き込み動作の際には、第２及び第３の基準ビット線６
１ｂ、６１ｃから、各容量３Ｃ0と放電電流２Ｉ0／Ｉ0
との比によって決定された基準電位ＶW1、ＶW2が得られ
る。

【００３３】第１〜第３のプリチチャージトランジスタ
６３ａ〜６３ｃは、それぞれ第１〜第３の基準ビット線
６１ａ〜６１ｃと電源との間に接続され、プリチャージ
トランジスタ４４と共通にゲートに印加されるプリチャ
ージ信号に応答してスイッチング動作する。これによ
り、各基準ビット線６１ａ〜６１ｃは、プリチャージ信
号ＰＣに応答して電源に接続され、ビット線４１と同時
に電源電位まで充電される。尚、第２、第３の基準ビッ
ト線６１ｂ、６１ｃで、切り換えトランジスタ６２ａ、
６２ｂにより選択的に接続される配線に対しても、充電
を確実に行うようにするため、第１〜第３のプリチャー
ジトランジスタ６３ａ〜６３ｃと同様に、プリチャージ
トランジスタ６３ｄ、６３ｅが接続される。

【００３４】第１〜第３の差動アンプ６４ａ〜６４ｃ
は、読み出し動作において、図１に示す差動アンプ５３
ａ〜５３ｃと同様に、第１〜第３の基準ビット線６１ａ
〜６１ｃの電位ＶR1〜ＶR3を所定の判定電位ＶSLを比較
する。同時に、書き込み動作において、第２及び第３の
基準ビット線６１ｂ、６１ｃの電位ＶW2、ＶW3を判定電
位ＶSLと比較する。第１〜第３の差動アンプ６４ａ〜６
４ｃの比較出力Ｃ１〜Ｃ３は、第１〜第３のフリップフ
ロップ６５ａ〜６５ｃのタイミング入力に与えられる。
第１〜第３のフリップフロップ６５ａ〜６５ｃは、図１
に示す第１〜第３のフリップフロップ５４ａ〜５４ｃと
同一のものであり、差動アンプ４５の比較出力Ｃ０を第
１〜第３の差動アンプ６４ａ〜６４ｃの比較出力Ｃ１〜
Ｃ３のそれぞれの立ち上がりのタイミングでラッチし、
そのラッチ出力Ｑ１〜Ｑ３をデコーダ６６に供給する。
デコーダ６６は、読み出し動作の際に、第１〜第３のフ
リップフロップ６５ａ〜６５ｃから供給されるラッチ出
力Ｑ１〜Ｑ３に応答して、２ビットのデジタルデータＤ
１、Ｄ２を生成する。これら第１〜第３の差動アンプ６
４ａ〜６４ｃ、第１〜第３のフリップフロップ６５ａ〜
６５ｃ及びデコーダ６６により多値情報の判定回路、即
ち、センスアンプが構成される。

【００３５】メモリセルトランジスタ４０に書き込まれ
た多値情報を読み出す際には、制御信号ＲＷＣが立ち上
げられて第２の基準ビット線６１ｂの切り換えトランジ
スタ６２ａがオフし、第３の基準ビット線６１ｃの選択
トランジスタ６２ｂがオンする。この場合の各部の動作
は、図１の読み出し動作と一致する。一方、メモリセル
トランジスタ４０に対して多値情報を書き込む際には、
制御信号ＲＷＣが立ち下げられて第２の基準ビット線６
１ｂの切り換えトランジスタ６２ａがオンし、第３の基
準ビット線６１ｃの選択トランジスタ６２ｂがオフす
る。これにより、第２の基準ビット線６１ｂから、書き
込み動作時の第１の基準電位ＶR1と第２の基準電位ＶR2
との中間の特性を有する基準電位ＶW1を得られる。そし
て、第３の基準ビット線６１ｃから、書き込み動作時の
第２の基準電位ＶR2と第３の基準電位ＶR3との間の特性
を有する基準電位ＶW2を得られる。そこで、基準電位Ｖ
W1、ＶW2とビット線電位ＶBLとが比較された比較出力Ｃ
２、Ｃ３を差動アンプ４５の比較結果Ｃ０の立ち上がり
で取り込んだラッチ出力Ｑ２、Ｑ３を参照しながら多値
情報の中間値の書き込みを行うようにする。この多値情
報の中間値の書き込みでは、メモリセルトランジスタ４
０に接続されるソース線４２から書き込み用の電源電位
を印加しながら、ビット線４１に一定周期の書き込みパ
ルスφWPを印加し、メモリセルトランジスタ４０のフロ
ーティングゲートに電荷を少量ずつ注入する。このと
き、書き込みパルスφWPの間隙において、電荷の注入が
成されたメモリセルトランジスタ４０に対して読み出し
を行い、その際のビット線電位ＶBLの変化が基準電位Ｖ
W2、ＶW3の変化に一致した時点で書き込みパルスφWPを
停止する。例えば、メモリセルトランジスタ４０に書き
込むべき情報が「０，１」であれば、これに対応する第
２の基準ビット線６１ｂから得られる基準電位ＶW2にビ
ット線電位ＶBLが一致するタイミングを第２のフリップ
フロップ６５ｂのラッチ出力Ｑ２の反転により検出す
る。同様に、書き込むべき情報が「１，０」であれば、
これに対応する第３の基準ビット線６１ｃから得られる
基準電位ＶW3にビット線電位ＶBLが一致するタイミング
を第３のフリップフロップ６５ｃのラッチ出力Ｑ３の反
転により検出する。尚、メモリセルトランジスタ４０に
多値情報を記憶させる場合であっても、下限値または上
限値を記憶させる場合には、２値情報の記憶と同一であ
り、中間電位を用いる判定は必要ない。例えば、書き込
み情報が「０，０」であれば、メモリセルトランジスタ
４０でフローティングゲートに電荷を一切注入せず、ま
た、書き込み情報が「１，１」であれば、フローティン
グゲートに一定量以上の電荷を注入すればよい。

【００３６】ところで、各基準ビット線６１ａ〜６１ｃ
については、接続する配線の本数を変えることによって
所定の容量の比を形成するようにしているが、ビット線
４１から差動アンプ４５までの間の寄生容量を考慮する
と、各基準ビット線６１ａ〜６１ｃの容量の比にずれが
生じる。即ち、各差動アンプまでの配線に生じる寄生容
量及び差動アンプの入力段が有しているゲート容量等に
ついては、ビット線４１側と第１〜第３の基準ビット線
６１ａ〜６１ｃ側とでほぼ等しくなるため、この寄生容
量の総和の分だけ容量の比がずれる。

【００３７】ビット線４１自体の容量をＣ0とし、ビッ
ト線４１から差動アンプ４５までの間に生じる寄生容量
と差動アンプの入力のゲート容量の総和をＣPとする
と、読み出し動作の際、第１〜第３の基準ビット線６１
ａ〜６１ｃの容量の比は、 (１．２Ｃ0＋ＣP)：(３Ｃ0＋ＣP)：(６Ｃ0＋ＣP) となる。この寄生容量ＣPが、結果的に第１〜第３の基
準ビット線６１ａ〜６１ｃの容量の比の誤差となる。一
般的には、ビット線４１及び第１〜第３の基準ビット６
１ａ〜６１ｃは、駆動能力を確保するため、寄生容量の
大きい金属配線が用いられるため、寄生容量ＣPによる
誤差は僅かなものであり、特に問題はない。しかしなが
ら、パターンの微細化によって配線の寄生容量が小さく
なると、この寄生容量ＣPによる誤差を無視できなくな
る。

【００３８】そこで、図７に示すように、第１〜第３の
基準ビット線６１ａ〜６１ｃに寄生容量ＣPに対応する
補償容量７０ａ〜７０ｄを付加し、第１〜第３の基準ビ
ット線６１ａ〜６１ｃの容量の比を補償する。第２、第
３の基準ビット線６１ｂ、６１ｃでは、切り換えトラン
ジスタ６２ａ、６２ｂにより配線が２分割されるため、
それぞれの配線部分に補償容量７０ｂ〜７０ｄを接続す
るようにしている。各補償容量７０ａ〜７０ｄの容量
は、第１の基準ビット線６１ａに接続される補償容量７
０ａが０．２ＣP、第２の基準ビット線６１ｂの配線に
接続される補償容量７０ｂ、７０ｃが共にＣPである。
そして、第３の基準ビット線６１ｃの配線の一方（常時
差動アンプ６４ｃに接続される側）に接続される補償容
量７０ｃが２ＣP、他方（読み出し動作のみで差動アン
プ６４ｃに接続される側）に接続される補償容量７０ｄ
が３ＣPとなる。このような補償容量７０ａ〜７０ｄを
接続したとき、読み出し動作の際の第１〜第３の基準ビ
ット線６１ａ〜６１ｃの容量の比は、 (１．２Ｃ0＋ＣP＋０．２ＣP)：(３Ｃ0＋ＣP＋２ＣP)：
(６Ｃ0＋ＣP＋５ＣP)＝１．２(Ｃ0＋ＣP)：３(Ｃ0＋Ｃ
P)：６(Ｃ0＋ＣP) となる。ここで、(Ｃ0＋ＣP)は、ビット線４１自体の容
量Ｃ0とビット線４１から差動アンプ４５の間で生じる
寄生容量ＣPとの和であり、第１〜第３の基準ビット線
６１ａ〜６１ｃの容量の比が、目標とする比に一致する
ことになる。この容量の比は、書き込み動作の際にも、
目標とする所定の比に一致するようになる。

【００３９】以上の実施例においては、メモリセルトラ
ンジスタ４０を４行×１列で配置した場合を例示してい
るが、メモリセルトランジスタ４０を５行以上あるいは
複数列とすることも容易である。この場合には、複数の
ビット線とビット線電位ＶBLを判定する差動アンプとの
間に列選択のための選択回路が設けられる。また、メモ
リセルトランジスタ４０に記憶させる多値情報は、４値
に限るものではなく、８値（３ビット分）、１６値（４
ビット分）あるいはそれ以上でも可能である。その場
合、基準トランジスタは、判定値の数に対応して各行毎
に配置される。例えば、１つのメモリセルトランジスタ
４０から、３ビットのデータを読み出すようにするとき
には、７列の基準トランジスタを配置し、８値の判定が
可能なように構成すればよい。

【００４０】

【発明の効果】本発明によれば、メモリセルトランジス
タに記憶した多値情報をビット線の電位の降下状態から
判別することができるため、メモリセルトランジスタを
流れる電流量を細かく判別する必要がなくなる。従っ
て、電流量を電圧値として読み出す抵抗が不要になり、
回路各部の調整を簡略化することができる。

【００４１】さらに、ビット線の電位を判定する高精度
のセンスアンプ等が必要なくなるため、回路構成を簡略
化することができる。従って、容易な回路で高精度の動
作を得ることが可能になる。また、読み出し動作と書き
込み動作とで基準ビット線の容量を切り換えるようにし
たことで、それぞれの動作で基準トランジスタを共用さ
せることができ、回路規模の増大を小さくすることがで
きる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体メモリ装置の第１の実
施形態を示す回路図である。

【図２】読み出し動作の際の基準ビット線の電位の降下
の状態を示す特性図である。

【図３】メモリセルトランジスタの書き込み動作の際の
各信号の波形図である。

【図４】読み出し動作の際の基準電位と書き込み動作の
際の基準電位の関係図である。

【図５】読み出し動作及び書き込み動作の際の基準ビッ
ト線の電位の降下の状態を示す特性図である。

【図６】本発明の不揮発性半導体メモリ装置の第２の実
施形態を示す回路図である。

【図７】第２の実施形態の改良案を示す回路図である。

【図８】従来の不揮発性半導体メモリ装置のメモリセル
の構造を示す平面図である。

【図９】図８のＸ−Ｘ線の断面図である。

【図１０】従来の不揮発性半導体メモリ装置の構成を示
す回路図である。

【図１１】センスアンプの構成を示す回路図である。

【符号の説明】

１半導体基板２分離領域３、５、９酸化膜４フローティングゲート６制御ゲート７ドレイン領域８ソース領域１０アルミニウム配線１１コンタクトホール２０メモリセルトランジスタ２１ワード線２２ビット線２３ソース線２４選択トランジスタ２５データ線２６電力線２７ロウデコーダ２８カラムデコーダ３１、３１抵抗３３、３４電流アンプ３５基準トランジスタ３６基準電位発生回路３７差動アンプ３８判定制御回路４０メモリセルトランジスタ４１ビット線４２ソース線４３ワード線４４、５２ａ〜５２ｃ、６３ａ〜６３ｃプリチャージ
トランジスタ４５、５３ａ〜５３ｃ、６４ａ〜６４ｃ差動アンプ５０、６０基準トランジスタ５１、６１基準ビット線５４ａ〜５４ｃ、６５ａ〜６５ｃフリップフロップ５５デコーダ６２ａ、６２ｂ切り換えトランジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims

(57)【特許請求の範囲】

【請求項１】電気的に独立したフローティングゲート
を有し、このフローティングゲートに蓄積される電荷の
量に応じてオン抵抗値を変化させるメモリセルトランジ
スタと、上記メモリセルトランジスタと同一の構造を有
し、同一行に配置される複数の基準トランジスタと、上
記メモリセルトランジスタに接続されるビット線と、上
記複数の基準トランジスタにそれぞれ接続され、個々に
段階的に異なる容量を有する複数の基準ビット線と、上
記ビット線及び上記複数の基準ビット線に接続され、所
定の電位に充電された上記ビット線及び上記複数の基準
ビット線から上記メモリセルトランジスタ及び上記複数
の基準トランジスタへそれぞれ一定の電流を流したと
き、上記ビット線の電位変動と上記複数の基準ビット線
の電位変動とを対比して上記メモリセルトランジスタの
記憶情報を判定する判定回路と、を備え、上記ビット線
に上記メモリセルトランジスタが複数個並列に接続され
てメモリセルトランジスタ列を成すと共に、上記複数の
基準ビット線に上記基準トランジスタがそれぞれ複数個
並列に接続されれて複数の基準トランジスタ列を成し、
各列で同一行のメモリセルトランジスタ及び複数の基準
トランジスタを同時に選択可能としたことを特徴とする
不揮発性半導体メモリ装置。
【請求項２】上記判定回路は、上記ビット線の電位を
所定の判定電位と比較する第１のコンパレータと、上記
複数の基準ビット線の各電位を上記判定電位とそれぞれ
比較する複数の第２のコンパレータと、上記第１のコン
パレータの出力を上記複数の第２のコンパレータの各出
力に応答して順次取り込む複数のラッチと、を含み、上
記複数のラッチに取り込まれる上記第１のコンパレータ
の出力の変化に基づいて上記メモリセルトランジスタの
記憶情報を判定することを特徴とする請求項１に記載の
不揮発性半導体メモリ装置。
【請求項３】上記複数の基準ビット線は、選択的に接
続可能な複数の配線を含み、動作モードの切り換えに応
答して上記複数の基準ビット線の容量の比を変更するこ
とを特徴とする請求項１に記載の不揮発性半導体メモリ
装置。
【請求項４】上記ビット線と上記判定回路との間に生
じる寄生容量に対して、上記複数の基準ビット線と上記
判定回路との間に各基準ビット線の容量比に従う補償容
量を付加したことを特徴とする請求項１に記載の不揮発
性半導体メモリ装置。