JPH10112195A - 非揮発性メモリ装置 - Google Patents

非揮発性メモリ装置

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JPH10112195A
JPH10112195A JP20584497A JP20584497A JPH10112195A JP H10112195 A JPH10112195 A JP H10112195A JP 20584497 A JP20584497 A JP 20584497A JP 20584497 A JP20584497 A JP 20584497A JP H10112195 A JPH10112195 A JP H10112195A
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Abstract

(57)【要約】 【課題】 プログラム動作中の電流の消耗を最小にしな
がら同時にプログラムとしきい値電圧状態をモニタリン
グできる非揮発性メモリ装置を提供すること。 【解決手段】 セルは、ソース、ドレイン、チャンネル
領域、セル選択とプログラムを行うプログラム／選択ゲ
ート、電荷を蓄積するフローティングゲート、フローテ
ィングゲートからプログラム／選択ゲートへの電荷の流
れを制御するコントロールゲートを備えている。このセ
ルをプログラム／選択ゲートに電圧を供給するプログラ
ム／選択ラインとビットラインとでマトリックス状に形
成される矩形領域に配置し、かつコントロールゲートに
電圧を加えるコントロールラインがビットラインに隣接
して同方向に配列されている。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、非揮発性メモリ装
置に関するものである。
【０００２】
【従来の技術】最近、フラッシュＥＥＰＲＯＭ及びフラ
ッシュメモリカードのような非揮発性メモリの応用が拡
大され、この非揮発性メモリに関する研究開発が要求さ
れている。一般に、ＥＥＰＲＯＭ、Ｆｌａｓｈ ＥＥＰ
ＲＯＭ等の非揮発性半導体メモリをデータ記憶メディア
として使用しようとする時の一番大きな問題はメモリの
ビット当たりの値段が非常に高いということである。
又、携帯型製品への応用のためには低消費電力のチップ
が要求される。ビット当たりの値段を低くするための方
法として最近マルチビットセルに関する研究が活発に行
われている。
【０００３】従来の非揮発性メモリの記憶集積度はメモ
リセルの個数と一対一の対応関係にある。一方、マルチ
ビットセルはメモリセル１つに２ビット以上のデータを
格納することができる。したがって、メモリセルのサイ
ズを増加させず、同チップ面積にデータの記憶集積度を
大きく高めることができる。マルチビットセルを実現す
るためには各メモリセルに３つ以上の異なるしきい値電
圧レベルでプログラムしなければならない。例えば、セ
ル当たり２ビットのデータを記憶させるためには２2 ＝
４、即ち、４段階のしきい値レベルに各セルをプログラ
ムできなければならない。この４段階のしきい値電圧レ
ベルは論理的には００、０１、１０、１１の各ロジック
状態に対応される。
【０００４】このようなマルチレベルプログラムにおい
て一番大きな課題は各しきい値電圧レベルが統計的に分
布するという点である。したがって、それぞれのしきい
値レベルを正確に調節して分布をより減少させればより
多くのレベルをプログラムでき、セル当たりのビット数
も増加させることができる。上記のしきい値電圧の分布
を減少させるための一方法として、一般に、プログラム
と検証を繰り返してプログラムを行う方法を用いてい
る。この方法では、所望のしきい値レベルに非揮発性メ
モリセルをプログラムするために一連のプログラム電圧
パルスをセルに印加する。セルの所望のしきい値レベル
に到達したかどうかを検証するために各電圧パルスの間
に読み出し過程が行われる。その検証中に、検証された
しきい値レベルが所望のしきい値レベル値に到達したと
きプログラム過程をストップする。このようなプログラ
ムと検証を繰り返し行う方式においては、有限なプログ
ラム電圧パルス幅によってしきい値レベルのエラー分布
を小さくしにくい。更に、上記のプログラムと検証を繰
り返すアルゴリズムを回路に具現することになるので、
チップの周辺回路の面積が増加する。更に、上記の反復
的方法は、プログラムの時間が長くなるという短所があ
る。
【０００５】このような短所を解決するために、Ｓｕｎ
Ｄｉｓｋ社のＲ．Ｃｅｒｎｅａは、プログラムしながら
検証する方法を紹介した。図１（Ａ）は、上記の特許に
記述された非揮発性メモリのシンボルであり、同時に回
路図である。図１（Ａ）に示すように、その非揮発性メ
モリセルは、コントロールゲート１、フローティングゲ
ート２、ソース３、チャンネル領域４、及びドレイン５
で構成される。プログラムが生じるだけの電圧をコント
ロールゲート１及びドレイン５に印加すると、プログラ
ムされると同時にドレイン５とソース３との間に電流が
流れる。その電流を所与の基準電流と比較して、基準電
流より同じ、又は小さい値に到達するとプログラム完了
信号を発生させる。このような過程は、図１（Ｂ）によ
く示されている。
【０００６】この先行技術では、プログラムと同時に自
動的にプログラム状態を検証するので、プログラムと検
証を繰り返す反復技法の短所を補うことができる。しか
し、上記の方法では、プログラム動作のためのプログラ
ムゲートを使用しないだけでなく、プログラム電流経路
とセンシング（又は、検証）電流経路とが完全に分離さ
れていない。更に、メモリセルのコントロールゲートに
印加される電圧でしきい値レベルを調節していない。し
たがって、プログラム動作とセンシング動作をおのおの
最適にすることが困難である。又、プログラム電流とモ
ニタリング電流が分離されていないため、セルのしきい
値電圧を直接的に制御することができない。
【０００７】又、米国特許番号 ５，０４３，９４０に
おいては、メモリセルの各端子に印加する電圧を固定さ
せ、各レベルに対応する基準電流を変化させるようにし
てマルチレベルのプログラムを行った。このような技法
では、図１（Ｂ）に示すように、検証の基準電流は一般
にセルのしきい値電圧と必ずしも正確に対応しておら
ず、更に線形的な関係も有しない。よって、上記の従来
技術のような電流制御方式では、直接的、効果的にセル
のしきい値電圧レベルをマルチレベルに制御し難いとい
う短所がある。このような問題点を解決するために、本
発明者は、セルのコントロールゲートに印加される電圧
でセルのしきい値電圧を正確に制御できる電圧制御方式
のプログラム方法を提案したことがある（米国特許出願
０８／５４２，６５１）。この方法に従うと、セルのし
きい値電圧のシフトはコントロールゲート電圧のシフト
と正確に一致する。したがって、しきい値電圧を理想的
に調節できるようになった。
【０００８】しかし、この方法は、プログラムの始めの
時点でトランジスタのチャンネルがオンされて電流が流
れ、プログラムが進むにつれ基準電流に到達するまでド
レインでの電流が減少する。したがって、プログラムの
初期に最大電流が流れ、その後プログラムの電流が減少
する。すなわち初期電力消耗が生じる。
【０００９】一方、ＥＥＰＲＯＭ 又はｆｌａｓｈ Ｅ
ＥＰＲＯＭのセルの構造は、チャンネル領域上のフロー
ティングゲート位置によって大きく２種類に分けられ
る。一つは、セルのチャンネル領域上にフローティング
ゲートが完全に覆われている単純積層ゲート構造であ
り、もう一つは、フローティングゲートがソースとドレ
インとの間のチャンネル領域上の一部だけ覆っているチ
ャンネル分離型構造である。上記チャンネル分離型構造
でチャンネル領域のフローティングゲートで覆われてい
ない領域は選択トランジスタと呼ばれる。この選択トラ
ンジスタとフローティングゲートトランジスタとが同チ
ャンネル領域に直列に連結されて１つのメモリセルを構
成する。このようなチャンネル分離型セルは、さらに選
択トランジスタの形成方式によって２種類に区分でき
る。フローティングゲートトランジスタのコントロール
ゲート電極と選択トランジスタのゲート電極とが同一で
ある構造の併合ゲート分離型セル（merged-split-gate
cell）と、フローティングゲートトランジスタのコント
ロールゲート電極と選択トランジスタのゲート電極とが
分離されたゲート分離型セル(split-gate-cell）がそれ
らである。上記選択トランジスタは、過剰消去問題を防
止し、無接触仮想接地アレイ(contactless virtual g
round array）の構成を容易にするため導入された。特
に、ゲート分離型セルは、上記の目的の以外にソース側
からのホットエレクトロンの注入が容易であるようにす
るため導入された。
【００１０】図２（Ａ）は、単純積層ゲート構造を有す
る従来の非揮発性メモリセルを示す図であり、図２
（Ｂ）は、チャンネル分離型構造を有する従来の非揮発
性メモリセルを示す図である。図２（Ａ）と図２（Ｂ）
は、従来の非揮発性メモリセルの構造を示すと共にプロ
グラムと消去過程も示している。図２（Ａ）において、
参照番号６はコントロールゲート、７はフローティング
ゲート、８はソース、９はドレイン、１０はチャンネル
領域、１１は消去用ゲートを指示する。図２（Ｂ）にお
いて、参照番号１３はコントロールゲート、１４はフロ
ーティングゲート、１５はソース、１６はドレイン、１
７はチャンネル領域、１８は消去用ゲートを示す。図２
（Ａ）と図２（Ｂ）に従うと、プログラム動作時には消
去ゲート１１、１８は不必要なゲートであるため、図２
（Ａ）と図２（Ｂ）の従来のセルはプログラム動作時に
は実質的に２重ポリゲート構造と同一になる。結局、今
までの先行技術においては、全てプログラム動作時にコ
ントロールゲートと、ソース又はドレインのいずれかま
たは双方の電極だけでプログラムを行うので、メモリセ
ルの内部でプログラム電流経路と検証（又はセンシン
グ）電流経路を分離し難かった。そのため、直接的、且
つ効果的にマルチレベルを設定し難いという短所があっ
た。
【００１１】上記のチャンネル分離型セルは、ホットエ
レクトロン注入メカニズムをプログラム方式として使用
している。特に、上記の併合ゲート分離型セルはドレイ
ン側からのホットエレクトロンの注入を利用し、ゲート
分離型セルはソース側からのホットエレクトロン注入を
利用する。又、消去は他のＥＥＰＲＯＭと同様にファウ
ラ−ノルドハイムトンネリングを利用する。ところが、
ホットエレクトロン注入のメカニズムを用いるチャンネ
ル分離型セルは、プログラム動作電流による電力消耗が
トンネリングの場合より大きい。さらに、併合ゲート分
離型セルはホットキャリヤ注入効率を高めるためにドレ
イン領域に二重の２種のイオン注入を行うべきであり、
分離型ゲートセルはホットキャリヤ注入効率を高めると
共に初期の読み出し電流を適切し、又、酸化膜の劣化に
よる読み出し電流の劣化を防止できるように選択トラン
ジスタとフローティングゲートトランジスタとの間の酸
化膜の厚さを最適にしなければならないという困難さが
ある。
【００１２】又、従来の前記チャンネル分離型セルは、
電子の注入（プログラム＝データ書き込み）は、チャン
ネルに隣接するゲート酸化膜を介して前記のホットキャ
リヤ注入を行い、電子の消去（データ削除）は、選択ゲ
ートやコントロールゲートでない第３のゲートを介して
行う、又はチャンネルに隣接するゲート酸化膜を介して
行う、又はコントロールゲートを介して行っていた。
又、本発明人が既出願した非揮発性メモリセルとプログ
ラム方法（米国出願番号：０８／５３７，３２７）は、
前記した電圧制御方式のプログラム方法を適用すること
に適切なセルであるが、やはりプログラム電流消耗が伴
われるという短所が残っている。
【００１３】
【発明が解決しようとする課題】本発明の目的は、２段
レベル又はマルチレベルのプログラム中に同時検証可能
であるだけでなく、特にプログラムの初期にセルがオフ
され、プログラムが進行している間にセルのチャンネル
状態をモニタリングし、セルがオンされた後に決められ
たチャンネル状態でプログラムを中止させる非揮発性メ
モリ装置を提供することにある。本発明の他の目的は、
２段レベル又はマルチレベルのプログラム時に各しきい
値電圧のレベルをコントロールゲートに印加される電圧
に調節し、各しきい値レベルとそれに相応するコントロ
ールゲートの印加電圧は互いに線形的な関係にある非揮
発性メモリ装置を提供することにある。本発明の他の目
的は、プログラムと消去動作とが全てトンネリングを利
用する改善されたチャンネル分離型の非揮発性メモリ装
置を提供することにある。本発明の他の目的は、プログ
ラム動作中の電流の消耗を最小にしながら同時にプログ
ラムとしきい値電圧状態をモニタリングできる非揮発性
メモリ装置を提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、複数のプログラム／選択ライン
が行方向に一定の間隙で配列され、複数のビットライン
がプログラム／選択ラインと直交するように列方向に一
定の間隙で配列される。さらに複数のコントロールライ
ンがビットラインに隣接して同方向に配列される。ビッ
トラインとプログラム／選択ラインは複数の矩形の領域
をマトリックス状に形成する。その各矩形の領域内にセ
ルが１つずつ配置され、同行のセルのコントロールゲー
トは同じコントロールラインに共通に接続される。同列
のセルのプログラム／選択ゲートは同じプログラム／選
択ラインに共通に接続され、一セルのソース（又は、ド
レイン）は行方向に隣接する他のセルのドレイン（又
は、ソース）と同じビットラインに共通に接続される。
【００１５】
【発明の実施の形態】図３（Ａ）は、本発明実施形態の
非揮発性メモリセルの回路図である。非揮発性メモリセ
ルは、プログラムのためのセルの選択及び外部から供給
される電荷キャリアを用いて少なくとも２つのレベルの
マルチプログラムを行うプログラム／選択ゲート３１
と、消去時に電荷キャリアを格納し、プログラム時に前
記プログラム／選択ゲートに前記電荷キャリアを供給す
るフローティングゲート３２と、プログラム時にフロー
ティングゲートから前記プログラム／選択ゲートに供給
する電荷キャリアの量を制御するコントロールゲート３
３とを備えている。さらにフローティングゲート３２、
プログラム／選択ゲート３１、チャンネル領域３８、ソ
ース３６及びドレイン２７で構成され、消去時にチャン
ネル領域を介してフローティングゲートに電荷キャリア
を蓄積し、プログラム時にフローティングゲートからプ
ログラム／選択ゲート３１に供給する電荷キャリアの量
を検証するトランジスタ部とを備える。
【００１６】図３（Ｂ）は、図３（Ａ）の非揮発性メモ
リセルを機能的に示す回路図である。非揮発性メモリセ
ルは、プログラム／選択ゲート３１と、消去時にネガテ
ィブ電荷（電子）を蓄積して一番高いしきい値電圧値に
設定し、蓄積されたネガティブ電荷をプログラム時にプ
ログラム／選択ゲート３１に供給するフローティングゲ
ート３２と、プログラムのためにフローティングゲート
３２からプログラム／選択ゲート３１に与えられる電荷
の量を制御するコントロールゲート３３と、消去時にフ
ローティングゲート３２に電子を蓄積して一番高いしき
い値電圧値を有するストレージトランジスタ３４と、プ
ログラムの初期にセルを選択し、プログラム中、前記フ
ローティングゲート３２からプログラム／選択ゲート３
１に供給される電子の量を検証する選択トランジスタ３
５とを備える。
【００１７】図３（Ｂ）で、ストレージトランジスタ３
４は、前記フローティングゲート３２と、ソース３６
と、ドレイン３７と、及びソース３６とドレイン３７と
の間に位置されたチャンネル領域３８とを備える。又、
選択トランジスタ３５は、プログラム／選択ゲート３１
と、ドレン３７と、及びチャンネル領域３８とを備え
る。ここで、選択トランジスタ３５とストレージトラン
ジスタ３４は、１つのチャンネル領域３８、ソース３
６、及びドレイン３７を共有するので、実質的に図３
（Ａ）と（Ｂ）は同一である。図３（Ｂ）のトンネルダ
イオード（ＴＤ）は電荷キャリアがフローティングゲー
ト３２からプログラム／選択ゲート３１にのみ取り出さ
れるようにする。
【００１８】図３（Ｃ）は、図３（Ａ）の非揮発性メモ
リセルのプログラム動作に従うコントロールゲート３
３、プログラム／選択ゲート３１、及びフローティング
ゲート３２を利用して、２段又はマルチレベルのプログ
ラムを行い、その２段又はマルチレベルのプログラム中
にフローティングゲート３２からプログラム／選択ゲー
ト３１に供給されるネガティブ電荷の量を選択トランジ
スタ３５を構成するチャンネル領域３８を介してモニタ
リングしてプログラムが完了されたかどうかを検証する
ように構成されている状態を示す図である。従って、コ
ントロールゲート３３と、フローティングゲート３２
と、及びプログラム／選択ゲート３１とは、単に２段レ
ベル又はマルチレベルのプログラムだけを行う。一方、
プログラム時の選択トランジスタ３５は、そのプログラ
ム中にそのプログラムが完了されたか又は進行中である
かを検証するために、フローティングゲート３２からプ
ログラム／選択ゲート３１に供給される電荷量をモニタ
リングする機能だけを行う。又、プログラム／選択ゲー
ト３１は、複数のセルを含む非揮発性メモリ素子におい
て、プログラムのためのセルを選択するための手段とし
ても使われる。
【００１９】このようにして、本実施形態では、プログ
ラムのための領域は検証のための領域と完全に分離さ
れ、この２つの領域は、消去時にはフローティングゲー
ト３２を介して、プログラムのためのセルの選択時及び
プログラム時にはプログラム／選択ゲートを介して連結
される。実質的に、非揮発性メモリセルの製造時、プロ
グラム領域に当たるフローティングゲート３２とプログ
ラム／選択ゲート３１はトンネリングの可能な薄い誘電
体層を間に介在して１つのトンネルダイオードを構成す
る。したがって、プログラムは、そのトンネルダイオー
ドを介するトンネリング・メカニズムによって行われ
る。一方、先行技術は、前述したように、プログラム／
選択ゲート３１を使うことなく、トランジスタ３４のド
レイン３７及びチャンネル領域３８を介してプログラム
及び検証を共に行なっていた。従って、本実施形態は、
このような点において先行技術と明確に異なる。
【００２０】以下に、図３（Ａ）〜（Ｃ）に示した非揮
発性メモリセルを利用して２段レベル又はマルチレベル
をプログラムする方法を説明する。本実施形態の説明
で、プログラムとはデータを書き込みする動作を意味
し、消去とは消去ブロック内の全てのデータを同一な状
態にする動作と定義する。したがって、消去は少なくと
も２ビット以上のデータブロックに対して定義される用
語である。ということは、データの消去とは非揮発性メ
モリセルのしきい値電圧が低い状態となることもあり、
高い状態となることもある。ゆえに、フローティングゲ
ートへの電子の注入が消去と定義することもでき、ま
た、フローティングゲートからの電子の抽出が消去と定
義され得る。本実施形態ではしきい値電圧値の一番高い
状態を消去状態と定義する。
【００２１】本実施形態によるプログラム方法として
は、電圧検出方法と電流検出方法がある。まず、電流検
出方法について説明する。図４は、電流検出を利用した
プログラム方法を説明するための図である。図４は、第
１電圧源３９、第２電圧源４０、第３電圧源４１、第４
電圧源４２、電流検出部４３、及び図３に示した非揮発
性メモリ１００で構成される。符号ＰSは、外部から供
給されるｉ番目のレベルのプログラムのスタート信号を
指示し、ＶSTは、プログラムのストップ信号を指示す
る。第１電圧源３９は、マルチレベルのプログラム中、
ｉ番目のしきい値レベルのプログラムのために非揮発性
メモリ１００のコントロールゲート３３に電圧ＶC、i
（ｉ＝０、１、２、・・・、ｎ−１）を供給する。した
がって、電圧ＶC、i は各レベルのプログラム毎に変化す
る値を有する。第２電圧源４０は、２段レベル又はマル
チレベルのプログラムのためにプログラム／選択ゲート
３１に電圧ＶPSを与える。この電圧ＶPSは常に一定のポ
ジティブ電圧値を有する。第３電圧源４１は、２段レベ
ル又はマルチレベルのプログラム中にプログラムの状況
を、つまりドレイン３７での電流ＩD,i （ｔ）をモニタ
リングするためにドレイン３７に電圧ＶD を誘起させ、
第４電圧源４２はソース３６に電圧ＶSを供給する。こ
こで、ＶSはグラウンド電圧、或いはＶD より低いポジ
ティブ電圧である。符号のＩD、i （ｔ）はドレイン３７
に流れる電流を指示する。
【００２２】電流検出部４３は、ｉ番目のしきい値レベ
ルのプログラム中、ドレイン３７に流れる電流Ｉ
D、i（ｔ）が基準電流値ＩREF（例えば、しきい電流
Ｉth）に到達したとき、プログラムのストップ信号ＶST
を発生させる。このときの時間ｔpiは、ｉ番目のしきい
値レベルのプログラムが完了された時間を意味する。こ
こで、電流検出部４３の基準電流ＩREF は非揮発性メモ
リセルの電気的な特性によって決定される。この基準電
流ＩREF はしきい電流Ｉthと定義することができる。ド
レイン３７での電流ＩD、i （ｔ）を再度定義すると、こ
れは時間に従属的な電流値である。この電流値Ｉ
D,i （ｔ）はｉ番目のレベルのプログラム中にフローテ
ィングゲート３２での電圧ＶF、i （ｔ）によって決定さ
れるドレイン３７での電流値を意味し、プログラムの初
期にはチャンネルのターンオフ状態に当該する非常に小
さい漏洩電流値を有し、プログラムが進行される間オフ
状態を維持し、チャンネルがターンオンされた後には電
流値が大きく増加する。そして、その増加した値が電流
検出部４３の基準電流ＩREF に到達する時点で電流検出
部４３からはプログラムのストップ信号ＶTSを発生させ
る。
【００２３】上述したような条件下において、ドレイン
電流の検出を利用した２段レベル又はマルチレベルのプ
ログラムの過程を、図４、図５、及び図６に基づいて説
明する。図５（Ａ）〜（Ｈ）は図４の各ノードにおける
波形を示す。 図６は本発明の２段レベル又はマルチレ
ベルのプログラム過程を示すフローチャートである。プ
ログラムを行う前にセルが消去状態にあると仮定する。
ここで、消去状態とは、即ち、しきい値電圧のレベルが
最上位レベルであることを意味する。図３（Ａ）（Ｂ）
（Ｃ）、及び図４に示したセルのトランジスタはＰ型基
板上にｎ型チャンネルが形成される構造を有するＮ型Ｆ
ＥＴと仮定する。勿論、ｎ型基板上にＰ型チャンネルが
形成される構造のＰ型ＦＥＴと仮定することもできる。
この場合には、印加電圧の極性を逆にし、ノード電圧と
しきい値電圧の符号とを反対にすれば、上記の場合と同
一の動作を行うことができる。まず、外部から２段レベ
ル又はマルチレベルのプログラムのために、図５（Ａ）
に示すように、外部からプログラムのスタート信号（Ｐ
S ）が供給されると、ｉ番目のレベルのプログラムのた
めにコントロールゲート３３に印加されるポジティブ電
圧ＶC、iが定められる。ポジティブ電圧ＶC、iが設定され
ると、これと同時にフローティングゲート３２における
電荷の変化を検証するために電流検出部４３がセットア
ップされる。図５（Ａ）のプログラムのスタート信号
（ＰS ）が与えられる共に第１電圧源３９と第２電圧源
４０からは図５（Ｂ）に示したポジティブ電圧ＶPSと図
５（Ｃ）に示したネガティブ電圧ＶC、i がプログラム／
選択ゲート３１とコントロールゲート３３とにそれぞれ
供給される。これにより、プログラム／選択ゲート３１
とフローティングゲート３２との間にはトンネリング電
圧Ｖtun,i （ｔ）がかかり、フローティングゲート３２
からプログラム／選択ゲート３１へｉ番目のしきい値レ
ベルのプログラムのためにネガティブ電荷が供給され
る。言い換えれば、トンネリング効果によりフローティ
ングゲート３２からプログラム／選択ゲート３１へ電子
が抽出される。
【００２４】電圧ＶC、i とＶPSがコントロールゲート３
３及びプログラム／選択ゲート３１に印加された後、又
は同時に第３電圧源４１と第４電圧源４２からドレイン
電圧ＶDとソース電圧ＶSがドレイン３７とソース３６に
それぞれ供給される。同時に、電流検出部４３が作動す
る。また、電圧ＶC、i、ＶPS、及びＶDがコントロールゲ
ート３３、プログラム／選択ゲート３１、及びドレイン
３７に印加されると、フローティングゲート３２には図
５（Ｄ）に示すようにｉ番目のしきい値レベルのプログ
ラムのための電圧ＶF、i （ｔ）がフローティングゲート
３２にかかることになる。このとき、初期のフローティ
ングゲート電圧ＶF、i はＦＥＴチャンネル領域３８がタ
ーンオフであるように、すなわちそれがフローティング
ゲート３２におけるしきい値電圧ＶF THより小さくなる
ようにＶC、iとＶPSを印加する。したがって、初期には
ドレイン３７への電流の流れがない。プログラムが進む
と電子がフロオーティングゲート３２から抽出されてフ
ローティングゲート電圧ＶF、i（ｔ）が増加することに
なる。
【００２５】フローティングゲート電圧が図５のように
しきい値電圧ＶF TH に達すると、ドレイン３７には図５
（Ｅ）に示すように電流ＩD、i （ｔ）が流れるようにな
る。この電流ＩD、i （ｔ）は、最初は最も小さいく、プ
ログラムが進むにつれ電子がフローティングゲート３２
からプログラム／選択ゲート３１に移動してフローティ
ングゲート電圧が増加するのでＩD、i （ｔ）も増加す
る。このとき、ｉ番目のしきい値レベルのプログラム
中、電流検出部４３はこのドレイン電流ＩD、i （ｔ）を
モニタリングする。そして、この値が図５（Ｅ）に示す
ように所定の基準値ＩREF（例えば、しきい電流Ｉth ）
に到達すると、ｉ番目のしきい値レベルのプログラムが
完了されたと見なして、図５（Ｆ）に示すように、プロ
グラムのストップ信号（ＶST）を出力する。ここで、電
流検出部４３はドレインでの電流ＩD、i （ｔ）をモニタ
リングすると説明したが、実質的に、図５（Ｄ）に示す
プログラム中にフローティングゲート３２での電圧、又
は電荷量の変化をモニタリングするとも説明され得る。
又、電流ＩD、i （ｔ）のモニタリングはチャンネル領域
３８における導電度をモニタリングするとも説明しても
おなじである。
【００２６】図４において、プログラムのストップ信号
ＶSTは第１電圧源３９と第２電圧源４０に印加され、第
１電圧源３９及び第２電圧源４０またはそれらのいずれ
かはこのプログラムのストップ信号ＶSTに応じて、図５
（Ｂ）と図５（Ｃ）に示すように、電圧ＶC、i と電圧Ｖ
PSをそれぞれコントロールゲート３３とプログラム／選
択ゲート３１に供給することを中断する。すなわち、ｔ
＝ｔp、iの時点で電流ＩD、i （ｔ）がしきい電流Ｉth以
上であると検出されると，ｉ番目のしきいレベルのプロ
グラムが完了される。このときの時間ｔp、i はｉ番目の
しきい値レベルがプログラムされた時間を意味する。こ
こで、図５（Ｅ）に示すように、ドレイン電流Ｉ
D、i（ｔ）が基準電流ＩREFに到達した時、フローティン
グゲート電圧は基準電流ＩREF に到達する。したがっ
て、基準電流値Ｉthは実質的にフローティングゲート３
２におけるしきい値電圧ＶF TH に相応する値にあらかじ
め設定される。このフローティングゲート３２のしきい
電圧ＶF TH は非揮発性メモリの製造時に決定される値で
ある。
【００２７】すなわち、図３において、検証機能のため
のストレージ電界効果トランジスタ３４は、フローティ
ングゲート３２、ソース３６、及びドレイン３７で構成
されるので、このしきい値電圧ＶF TH は実質的にチャン
ネル領域３８のしきい値電圧に当該する。ここで、どの
しきい値レベルのプログラム時にもプログラムの完了時
点は常にフローティングゲート電圧がしきい値電圧ＶF
TH に到達する時として同一であるという点に注目すべ
きである。このような事実は、Ｒ．Ｃｅｒｎｅａの先行
技術と異なる特徴の１つである。
【００２８】図５（Ｇ）は、ｉ＝１、２、すなわち、ｉ
番目のしきい値レベルが１番目と２番目のしきい値レベ
ルの場合に、初期のフローティングゲート３２での電荷
量ＱF、O（０）から１番目のしきい値レベルのプログラ
ムが完了されるＱF、1（ｔP、1）と２番目のしきい値レベ
ルのプログラムが完了されるＱF、2（ｔP、2）までのフロ
ーティングゲート３２での電荷変化量を示すグラフであ
る。フローティングゲート３２での電圧ＶF、1（ｔ）と
ＶF、2（ｔ）がしきい値電圧ＶF TH に到達する際（ｔ＝
ｔP、1、ｔ＝ｔP、2）、フローティングゲート３２におけ
る電荷量は初期値ＱF、0（０）からそれぞれＱF、1（ｔ
P、1）とＱF、2（ｔP、2）まで減少することが分かる。プ
ログラムが終わるとそれぞれＱF、1（ｔP、1）とＱ
F、2（ｔP、2）の値を維持する。図５（Ｈ）は、ｉ番目の
しきい値レベルのプログラムが１と２の場合においてコ
ントロールゲート３３でのしきい値電圧ＶC TH、1、ＶC
TH、2を示すグラフである。図５（Ｈ）は、マルチレベル
のプログラム中にレベルの次数が増加することによりコ
ントロールゲート３３でのしきい値電圧ＶC TH、i は減少
することを示す。これはＶC、i を減少させてプログラム
すればよい。ここで、１番目のレベルと２番目のレベル
のプログラム時間（それぞれ、ｔP、1、ｔP、2）が互いに
異なることは各レベルに当該するコントロールゲート電
圧としきい値電圧の変化量が異なるからである。
【００２９】図７（Ａ）に基づいて本発明の重要な結果
である第１電圧源３９からコントロールゲート３３に印
加される電圧ＶC、i と該レベルのしきい値電圧との関係
について説明する。図７（Ａ）は、図３の非揮発性メモ
リのキャパシタンス等価回路図である。図７（Ａ）にお
いて、ＣC はコントロールゲート３３対フローティング
ゲート３２のキャパシタンスを、ＣPSはプログラム選択
ゲート３１対フローティングゲート３２のキャパシタン
スを、ＣD はドレイン３７対フローティングゲートのキ
ャパシタンスを、ＣS はソース３６対フローティングゲ
ート３２のキャパシタンスを、そしてＣBは基板対フロ
ーティングゲート３２のキャパシタンスを示す。これら
のキャパシタンスの合計ＣT は下記の式（１）のように
表現できる。 ＣT＝ＣC＋ＣPS＋ＣD＋ＣS＋ＣB ・・・（１） 又、上記の各キャパシタンスのカップリング係数は、下
記の式（２）に定義される。 αC＝ＣC／ＣT、αPS＝ＣPS／ＣT、αD＝ＣD／ＣT、αS＝ＣS／ＣT、 αB＝ＣB／ＣT ・・・（２） 又、図７（Ａ）において、プログラム中のフローティン
グゲート３２での電圧は、一般に、下記の式（３）のよ
うに表現できる。 ＶF （ｔ）＝αCＶC＋αPSＶPS＋αDＶD（ｔ）＋ＱF（ｔ）ＣT ＝αC［ＶC−ＶC TH（ｔ）］＋αPＶP＋αDＶD（ｔ）・・・（３） 式（３）において、ＱF （ｔ）は、フローティングゲー
ト３２における電荷量を指示する。プログラム時のコン
トロールゲート３３におけるしきい値電圧ＶC TH （ｔ）
は、下記の式（４）に定義される。 ＶC TH（ｔ）＝ − ＱF（ｔ）／ＣC・・・（４） すなわち、式（４）のＶC TH （ｔ）は、時間ｔにおける
コントロールゲート３３で測定されたしきい値電圧シフ
トを指示する。しきい値電圧シフトとは、フローティン
グゲートに蓄積された電荷によって引き起こされるコン
トロールゲートで測定されたしきい値電圧をいう。
【００３０】コントロールゲート３３で測定されたしき
い値電圧ＶC TH （ｔ）はドレイン電流ＩD（ｔ）が電流
検出部４３の基準電流ＩREF（例えば、しきい電流
Ｉth）に到達する際のコントロールゲート３３の電圧と
定義される。しきい電流Ｉthは上述したように任意に定
めることができる（例えば、Ｉth＝１μＡ）。又、フロ
ーティングゲート３２でのしきい値電圧ＶF TH は、図３
のフローティングゲート３２、ソース３６、及びドレイ
ン３７で構成されたストレージＦＥＴの固有のしきい値
電圧として、図３に示した非揮発性メモリセルの製造
時、チャンネルイオン注入とゲート絶縁膜の厚さのよう
な製造工程の条件によって決定される。したがって、フ
ローティングゲート３２のしきい値電圧ＶF TH は常に一
定である。しかし、コントロールゲート３３のしきい値
電圧ＶC TH はフローティングゲート３２での電荷ＱF の
量によって決定される。既に説明したように、各しきい
値レベルのプログラムは、フローティングゲート３２で
の電圧ＶF （ｔ）がフローティングゲートでの基準電圧
ＶF REF（例えば、しきい値電圧ＶF TH ）まで減少したと
きストップする。又、ドレイン電流ＩD（ｔ）は、ドレ
イン電圧ＶDが一定である場合、フローティング電圧に
より決定され、ドレイン電流はフローティングゲート電
圧と一対一の対応関係にあるので、上記のプログラムの
中止時点はドレイン３７の電流ＩD （ｔ）がしきい電流
Ｉthに到達する時点に該当し、又、プログラムが完了さ
れる時点ｔP に該当する。
【００３１】それで、各しきい値レベルのプログラム
時、プログラムの終了時のフローティングゲート３２の
電圧ＶF （ｔP）は、下記の式（５）のように表現でき
る。 ＶF（ｔP）＝ＶF TH＝αC［ＶCーＶC TH（ｔP）］＋αPSＶPS＋αDＶD（ｔP） ・・・（５） 上記の式（５）を第１電圧源３９からコントロールゲー
ト３３に印加される電圧ＶCにより再整理すれば、下記
の式（６）のように表現できる。 ＶC TH（ｔP）＝ ＶC＋（αPSＶPS＋αDＶD−ＶF REF ）／αC ＝ ＶC＋Ｖ1 ・・・（６） ここで、Ｖ1は下記の式（７）で定義される。 Ｖ1＝（αPSＶPS＋αDＶD−ＶF REF）／αC ・・・（７） ここで、各レベルのプログラムの終了時点で、Ｖ1 が固
定された定数値になるようにプログラム／選択ゲート電
圧ＶPSとドレイン電圧ＶD と基準電圧ＶF REFの３つのパ
ラメータを調節すれば、コントロールゲート電圧ＶC と
しきい値電圧シフトＶC THは互いに線形的な関係にある
ようになる。Ｖ1が固定定数値になるようにする一番簡
単な方法は、それぞれの選択／プログラムゲート電圧Ｖ
PSとドレイン電圧ＶD を各レベルのプログラムに対して
固定された定数値を印加し、又、基準電圧ＶF REFを各レ
ベルのプログラムに対して固定された定数値になるよう
にすることである。
【００３２】ここで、基準電圧ＶF REFを定数値にするこ
とは、基準電流ＶREF を定数値にすることと同一であ
る。又、式（５）から見られるように、プログラム／選
択ゲート電圧ＶPSとドレイン電圧ＶD は各レベルのプロ
グラムの終了時点における値さえ同じであればよいこと
が分かる。言い換えれば、選択／プログラムゲート電圧
ＶPSとドレイン電圧ＶD はプログラム中に時間に応じて
変化する変数の可能性もあるが、単に各レベルのプログ
ラムの終了時点における値さえ同一であればよいという
ことである。又、式（５）において、各レベルのコント
ロールゲート電圧ＶCも時間に応じて変化する値の可能
性がある。この場合には、式（５）のＶC値は各レベル
のプログラムの終了時点の値となる。
【００３３】上述したように、各レベルのプログラムに
対してＶ1 が一定値になるようにすることにより、ｉ番
目のしきい値レベルのプログラムのために要求されるコ
ントロールゲートの電圧ＶC、i は、式（６）によって、
下記の式（８）のように表現できる。 ＶC TH、i＝ＶC、i ＋Ｖ1（ｉ＝０、１、２、・・・、ｎ−１）・・・（８） この式（８）から、プログラムしようとするしきい値レ
ベルとそれに相応して印加されるコントロールゲート電
圧は勾配が１の線形的な関係にあることが分かる。ここ
で、式（４）によって、フローティングゲートの電荷量
も同様にコントロールゲート電圧と線形的な関係にある
ことが分かる。又、上述したようにＶ1 は一定値である
ので、マルチレベルのプログラム時にコントロールゲー
ト３３に印加される電圧のｉ番目のシフト値のΔＶC、i
は、下記の式（９）のように表現できる。 ΔＶC、i＝ΔＶC TH、i ・・・（９） 式（８）と式（９）から、２段レベル又はマルチレベル
のプログラム時、しきい電圧のシフト値はコントロール
ゲート電圧のシフト値に正確に調節できることが分か
る。ここで、式（７）の定数値をゼロにすると、コント
ロールゲート電圧は直ちにしきい値電圧になるというこ
とも分かる。
【００３４】ここで、上記の結論を非揮発性メモリのプ
ログラムに適用する際のモニタリング方法は、次の２つ
があり得る。第１は、プログラムの初期にチャンネルが
オンし最高値のドレイン電流が流れ、プログラムが進行
されるとともにフローティングゲートに電子が注入され
てフローティングゲート電圧が減少し、これによりドレ
イン電流が減少するようになり、前記ドレイン電流が決
められている基準電流値になったときにプログラムを中
止させるチャンネルＯＮ-ＴＯ-ＯＦＦ方式がそれであ
る。第２は、前記ＯＮ-ＴＯ-ＯＦＦ方式の逆のＯＦＦ-
ＴＯ-ＯＮ方式である。この場合には、プログラムの初
期にチャンネルがオフされるように、即ちフローティン
グゲート電圧がフローティングゲートしきい値電圧ＶF
TH より低くするだけでなく、フローティングゲートか
ら電子が流れ出るように各電極に電圧を印加する。プロ
グラムが進むにつれフローティングゲート電圧は増加す
るようになり、フローティングゲートしきい値電圧ＶF
TH より大きくなるとチャンネルはオンされる。ここ
で、プログラムの中止時点はオンされる瞬間でも、オン
された後の任意の時点でもよい。言い換えれば、基準電
流はしきい値電圧でも、しきい電流より大きい任意の値
でもよい。又、２段レベル以上のマルチレベルのプログ
ラムの場合に、各レベルに相応してコントロールゲート
電圧を変化させるので、各レベルのプログラムの初期の
フローティングゲート電圧も変わる。このような過程
は、図７（Ｂ）によく示されている。
【００３５】ここで、各レベルのプログラムに対して、
ＶF REF（又は、ＩREF ）は一定値であり、ＶC、i は下位
レベルに行けば行くほど減少する。又、ターンオンする
以前のドレイン電流値はゼロであり、ターンオンされる
時点とプログラムの終了時点はトランジスタの特性によ
って変わる。このような過程は、図７（Ｃ）によく示さ
れている。
【００３６】ＯＮ-ＴＯ-ＯＦＦ方式は、本発明人が既出
願した発明（米国特許出願番号０８／５４２，６５１）
によく記述されている。本発明は、上記のＯＦＦ-ＴＯ-
ＯＮ方式であり、かつそれを適用しやすい新規の非揮発
性メモリセル、デバイス、メモリアレイに関するもので
ある。ここで、ＯＮ-ＴＯ-ＯＦＦ方式と比べてＯＦＦ-
ＴＯ-ＯＮ方式は電流消耗を遥かに減少させ得ることが
分かる。又、ＯＮになった瞬間をプログラムの中止時点
としているのでセンスアンプも非常に簡単に具現できる
ことが分かる。上記の理論的な結果から言い換えれば、
ＯＦＦ-ＴＯ-ＯＮ方式のプログラムにおいては、最上位
レベルの消去状態から各しきい値レベルまでのシフト
（変化）値のΔＶC TH、i が決定されると、そのレベルの
プログラムは既に知っている最上位レベルのプログラム
に使ったＶC、0値から所望のしきい値レベルシフト値の
ΔＶC TH、iを減算した値をコントロールゲート電圧とし
て印加する。そして、検知回路（本実施形態異におい
て、電流検出部４３）によってプログラムが自動に完了
されることを待てばよい。ここで、もし、トンネリング
・メカニズムを利用してプログラムする場合には、選択
／プログラムゲート３１にポジティブ電圧を印加し、コ
ントロールゲート３３にはネガティブ電圧を印加し、ド
レイン３７とソース３６との間には電流のモニタリング
（センシング）のための最小限の電圧（例えば、１Ｖ）
を印加して選択トランジスタ３５がターンオンされ、フ
ローティングゲート３２とプログラム／選択ゲート３１
との間にトンネリングが生じる程度の電界がかかること
になる。選択トランジスタ３４がターンオンされなけれ
ばならない理由は、プログラム中にチャンネルの状態
（導電度）、言い換えればレイン電流をモニタリングで
きなければならないからである。
【００３７】ここで、最上位レベルのプログラムのため
のコントロールゲート電圧ＶC、0 と基準電流値ＩREF を
決定する方法について説明する。まず、所与のメモリセ
ルの所望の最上位レベル値ＶC TH、0 と選択／プログラム
ゲート電圧ＶPS、ドレイン電圧ＶD、ソース電圧ＶS、及
び基板電圧ＶB が決定されると、式（７）と（８）か
ら、ＶC、0 とフローティングゲートにおける基準電圧Ｖ
F REFの２つのパラメータが残る。ここで、プログラム／
選択ゲート電圧ＶPS、ドレイン電圧ＶD、及びソース電
圧ＶSは固定値であるので、ＶF REFは基準電流値ＩREF
に一対一に対応する。次に、メモリセルを所望の最上位
しきい値レベル値ＶC TH、0に調節した後、ＶC 、0、ＶPS、
ＶD、ＶS、及びＶB をメモリセルに印加した後、初期の
ドレイン電流値のＩD、0（０）を測定する。このときの
ＩD、0（０）値が直にＩREF 値となる。ここで、ＶC、0は
プログラムの時間を考慮して決定する。ＶC、0が決定さ
れると、上述した方法で、ＩREF値が求められる。ＩREF
値はその以外にもいろいろの方法で決定できる。
【００３８】今までの説明では、式（７）に表現される
Ｖ１値を各レベルのプログラムに対して固定定数値とす
る場合について説明した。もし、Ｖ１値が各レベルのプ
ログラム毎に変わるように式（７）のパラメータを調節
すると、式（８）から分かるように、コントロールゲー
ト電圧ＶC、iとそれに相応するしきい値電圧ＶC TH、iは非
線形的な関係を有することになる。そのため、コントロ
ールゲート電圧のシフト値とそれに相応するしきい値電
圧のシフト値は互いに異なる値になる。この場合には、
各レベル毎に基準電流ＩREF 値を適切に調節して各レベ
ルに当たるしきい値電圧を所望の値にプログラムでき
る。ただ、この場合には、コントロールゲート電圧Ｖ
C、iとそれに相応するしきい値電圧ＶC TH、iは非線形な関
係にあるため、これらの間の関係を実験的に見出すべき
である。今までは２段レベル又はマルチレベルのプログ
ラム方法を説明した。
【００３９】以下で、上記のプログラム方法を用いた消
去方法について説明する。上記の説明と同様に、Ｎ型ト
ランジスタを例にとって説明する。あらかじめ定義した
ように、本発明の説明において消去とは電子をフローテ
ィングゲートに注入することを意味する。よって、消去
はホットキャリヤ注入方式、又はトンネリング方式のど
の方式でも可能である。本発明によれば、消去状態と
は、最上位しきい値レベル、即ちＶC TH、0 の場合を意味
する。すなわち、所与の消去ブロック内の全ての非揮発
性メモリセルは一番高いレベルでプログラムされる。
【００４０】したがって、消去過程は下記のステップに
より容易に得られる。まず、選択されたブロック内の全
てのセルにしきい値レベルをレベルゼロ、すなわちＶC
TH、0以上になるように電子を注入する。その選択された
全てのセルはコントロールゲート電圧がＶC、0 であるレ
ベルゼロ値でプログラムされる。ここで、ＶC、0 値は、
既に説明したように、適切な値に決めることができる。
【００４１】今までの実施形態は、Ｎ型トランジスタを
例に取ったが、Ｐ型トランジスタも電圧の電極を変える
と同一な結果を得られる。特に、この場合には、電子が
注入されてフローティングゲート電圧が減少し、トラン
ジスタがＯＦＦ状態からＯＮ状態になる。したがって、
Ｐ型トランジスタの場合には、最初にチャンネルがＯＦ
Ｆで、時間が経つに従って電子がフローティングゲート
に注入されるように、各ゲートと端子に電圧を印加すべ
きである。又、以上説明した本実施形態の概念は、プロ
グラムメカニズムとは無関係に説明されたが、本発明の
概念は式（３）に表現されるどの方式のプログラムメカ
ニズムにも適用され得ることが分かる。ここまでは、電
流検出方法によるプログラム過程を説明した。
【００４２】以下で、電圧検出方法によるプログラム過
程を、図８（Ａ）と（Ｂ）の図に基づいて説明する。実
質的に、電圧検出方法によるプログラム過程は、電流検
出方法によるプログラム過程と殆ど同様である。図８
（Ａ）は、電圧検出を用いた本発明のプログラム過程を
説明するための図で、図４の電流検出部４３の代わりに
電圧検出部４４が使用されたことを除けば、図４と実質
的に同一である。この電圧検出部４４は、基準電圧源４
５と、この基準電圧源４５とドレイン３７との間に接続
された抵抗４６とから構成されるのが最も簡単な構成で
ある。この電圧検出部４４は、基準電圧源と、この基準
電圧源とドレインとの間に接続されたダイオードとから
構成してもよい。したがって、電圧検出部４４はプログ
ラム中にドレイン３７の電圧をモニタリングする。モニ
タリング中のフローティングゲート３２の電圧ＶF、iが
所与のしきい値電圧ＶF THに到達したときのドレイン電
圧ＶD、THが検出されると、プログラムのストップ信号Ｖ
STを出力する。ＶD、THは全てのレベルのプログラムに対
して一定値である。電流検出と同様に、このプログラム
のストップ信号ＶSTに応答して第１電圧源３９と第２電
圧源４０の少なくともいずれかがコントロールゲート電
圧ＶC、iとプログラムゲート電圧ＶPをもう以上供給しな
ければプログラム過程は終了する。
【００４３】以下で、以上説明した改善された非揮発性
メモリセルを採用したメモリ装置の一実施形態を説明す
る。図９は、図３の非揮発性メモリセルを利用した非揮
発性メモリ装置を示す回路図である。図１０は、各モー
ド動作時、図９の各ラインに供給される典型的な電圧を
示すテーブルである。この非揮発性メモリ装置は、複数
のプログラム／選択ライン５１が互いに一定の間隙を開
けて行方向に配置されている。このラインに直交する列
方向に複数のビットライン５２が配置され、それらのラ
インで囲まれた矩形の領域がマトリックス状に配置され
る。さらにこの装置は、ビットラインと同方向に、各ビ
ットラインに一対一の対応して隣接してコントロールラ
イン５３が配置されている。矩形の領域にはセル５４が
配置されている。各セルは、前記した実施形態と同一構
成でありソース５５と、ドレイン５６と、チャンネル領
域５７、選択／プログラムゲート５８、フローティング
６０、コントロールゲート６１を備えている。選択／プ
ログラムゲート５８はプログラムのためのセルの選択及
び供給される電荷キャリアによってプログラムを行い、
フローティング６０は、トンネルダイオード５９の消去
時にチャンネル領域を介するトンネリングによって電荷
キャリアを蓄積し、プログラム時にその蓄積された電荷
キャリアをトンネルダイオード５９を介してプログラム
／選択ゲート５８に供給する。そしてコントロールゲー
ト６１は、フローティングゲートからプログラム／選択
ゲートに与えられる電荷キャリアの量を制御する。同一
の行のセルのプログラム／選択ゲート５８は同じプログ
ラム／選択ライン５１に共通に接続され、同一の列のセ
ルのコントロールゲート６１は、同じコントロールライ
ン５３に共通に接続され、かつ同一の列のセル５４のソ
ース５５（又はドレイン５６）は隣接するドレイン５６
（又は、ソース５５）と共に隣接するセルの間を走る１
つのビットライン５２に共に通接続される。
【００４４】図１０は、図９に示した非揮発性メモリ装
置がプログラムモード、消去モード、及び読み出しモー
ドで動作するときに要求される電圧条件を示すテーブル
である。まず、図９に示した非揮発性メモリ装置がプロ
グラムモードに動作するためには、選択されたプログラ
ム／選択ラインには１０Ｖが、選択されなかったプログ
ラム／選択ラインには０Ｖが、選択されたコントロール
ゲートには−６Ｖ〜−３Ｖが、選択されなかったコント
ロールラインには５Ｖが、選択されたｎ番目のビットラ
イン（ＢＬｎ）には１Ｖが、選択されたｎ−１番目のビ
ットライン（ＢＬｎ−１）には０Ｖが、選択されなかっ
たビットライン（ＢＬｍ、ただしｍ＞ｎ＋１、すなわち
ｎ＋１番目以降のビットライン）には１Ｖが、選択され
なかった他のビットライン（ＢＬｍ、ただしｍ＜ｎ−
２、すなわちｎ−２番目以前）には０Ｖが印加される。
上記ビットラインに加えられる電圧は、要するに選択さ
れたセルのドレイン側に１Ｖ、ソース側に０Ｖ、そして
選択されなかったセルに対してはそのソースとドレイン
とが同じ電圧にされる。したがって、選択されたセルが
ｎ番目のビットラインとｎ−１番目のビットラインとの
間にある場合はｎ番目が１Ｖ、ｎ−１番目が０Ｖ、ｎ＋
１番目より数字が多い番目のビットラインは１Ｖでｎ−
２以前の番目のビットラインは０Ｖとされる。
【００４５】本発明の非揮発性メモリ装置は、２種類の
メカニズムにより消去され得る。その１つは、トンネリ
ング・メカニズムであり、他の１つはホットキャリヤ注
入メカニズムである。トンネリング・メカニズムを利用
した消去モードは２種類に区分できる。その１つはプロ
グラム／選択ラインを利用して消去を行うものであり、
他の１つはビットラインを利用して消去を行うものであ
る。まず、プログラム／選択ラインを利用して非揮発性
メモリ装置が消去モードで動作するためには、選択され
たプログラム／選択ラインには−８Ｖ、選択されなかっ
たプログラム／選択ラインには０Ｖ、選択されたコント
ロールラインには８Ｖ、選択されなかったコントロール
ラインには０Ｖ、基板には０Ｖが印加される。一方、選
択された、又は選択されなかったビットラインの全ては
フローティングされる。
【００４６】次に、ビットラインを利用して非揮発性メ
モリ装置が消去モードを動作するためには、選択された
プログラム／選択ライン５１には０Ｖ、選択されなかっ
たプログラム／選択ライン５１には０Ｖ、選択されたコ
ントロールラインに１０Ｖ、選択されなかったコントロ
ールライン５３には０Ｖ、選択されたビットライン５２
には−５Ｖ、基板には０Ｖが印加される。一方、選択さ
れなかったビットライン５２はフローティングされる。
【００４７】次いで、ホットキャリヤ注入のメカニズム
を利用する消去モードはドレイン又はソースを介して実
行され得る。まず、ドレイン５５を介して消去モードを
行うためには、選択されたプログラム／選択ライン５１
には５Ｖ、選択されなかったプログラム／選択ライン５
１には０Ｖ、選択されたコントロールラインには１２
Ｖ、選択されなかったコントロールライン５３には０
Ｖ、選択されたビットライン５２には７Ｖ、基板には０
Ｖが印加される。一方、選択されなかったビットライン
５２はフローティングされる。
【００４８】又、ホットキャリヤ注入のメカニズムを有
してソース５５を介して非揮発性メモリ装置が消去モー
ドを行うためには、選択されたプログラム／選択ライン
５１には２Ｖ、選択されなかったプログラム／選択ライ
ン５１には０Ｖ、選択されたコントロールライン５３に
は１０Ｖ、選択されなかったコントロールライン５３に
は０Ｖ、選択されたビットライン５２には５Ｖ、基板に
は０Ｖが印加される。一方、選択されなかったビットラ
イン５２はフローティングされる。
【００４９】次に、図９に示した非揮発性メモリ装置が
読み出しモードに動作するためには、選択されたプログ
ラム／選択ライン５１には直流電源Ｖｃｃ、選択されな
かったプログラム／選択ライン５１には０Ｖ、選択され
たコントロールライン５３には直流電源Ｖｃｃ、選択さ
れなかったコントロールライン５３には０Ｖ、選択され
たビットライン５２（ｎ番目）には１Ｖ、選択されなか
ったビットライン（ＢＬｍ、ただしｍ＞ｎ＋１）には１
Ｖ、選択されなかった他のビットライン（ＢＬｍ、ただ
しｍ＜ｎ−１）には０Ｖが印加される。
【００５０】図１０に示した電圧値は非揮発性メモリセ
ルの構造的な特性や電気的な特性の変数（例えば、カッ
プリング定数、トンネリング用絶縁層の厚さ）によって
代えられる。
【００５１】
【発明の効果】上述したように、本発明によれば、次の
ような利点が得られる。第１に、各しきい値レベルのプ
ログラム毎にコントロールゲートの電圧さえ変えればよ
いので、容易にマルチレベルのプログラムを行うことが
できる。第２に、各しきい値電圧レベルとそれに相応す
る各コントロールゲート電圧は互いに線形の関係にあ
り、しきい値電圧のシフト値はコントロールゲート電圧
のシフト値と一致するので、各レベルのしきい値電圧を
正確に調節できる。第３に、非揮発性メモリセル自体に
おいてプログラムと検証を同時に行うので、プログラム
された内容を検証するための回路を別に必要としないの
でプログラムの速度が速くなる。第４に、セルがターン
オフからターンオンされる時にプログラムを中止させる
ので、電流の消耗が遥かに少ない。第５に、消去する前
に事前のプログラムが要求されない。第６に、本発明に
よると、マルチ−レベルのプログラムの正確さ、すなわ
ち、プログラムされたしきい値電圧のエラー分布がただ
非揮発性メモリの製造工程時に固定されるパラメータと
印加されたバイアス電圧により正確に決定される。した
がって、本発明による非揮発性メモリの各レベルのしき
い値電圧のエラー分布はプログラム／削除サイクルの回
数に従属しない。又、プログラム中でも酸化膜への電荷
のトラップ、チャンネル移動度、ビットラインの抵抗、
そして不安定、或いは予測不可能な電気的な要素に依存
しない。。第７に、本発明による非揮発性メモリのプロ
グラム方式は、コントロールゲート電圧による電圧制御
方式であるので、電流制御方式方式と比べて遥かに容易
に、且つ正確にマルチレベルのプログラムを行うことが
できる。第８に、ソースとドレインには読み出しのため
の低電圧（たとえば１Ｖ以下）だけがかかるように動作
させ得る。したがって、セルのサイズ縮小に遥かに有利
である。
【図面の簡単な説明】
【図１】（Ａ）は、もっとも一般的な非揮発性メモリセ
ルの回路図、（Ｂ）は、図１（Ａ）の非揮発性メモリの
自動検証プログラム原理を説明するためのグラフ。
【図２】（Ａ）は、先行技術による単純積層ゲート構造
を有する非揮発性メモリの回路図、（Ｂ）は、先行技術
によるチャンネル分離型構造を有する非揮発性メモリの
回路図。
【図３】（Ａ）は、本発明による非揮発性メモリセルの
回路図、（Ｂ）は、図３（Ａ）の非揮発性メモリセルを
機能的に示す回路図、（Ｃ）は、図３（Ａ）の非揮発性
メモリセルのプログラム動作に従う電流経路を示すダイ
ヤグラム。
【図４】 電流検出方法を用いて非揮発性メモリセルを
プログラムする過程を説明するダイヤグラム。
【図５】 図４の各ノードにおける波形を示すダイヤグ
ラム、
【図６】 本発明の単一レベル、又はマルチレベルのプ
ログラム過程を示すフローチャート。
【図７】（Ａ）は、図３（Ａ）に示す非揮発性メモリセ
ルのキャパシタンス等価回路図、（Ｂ）は、プログラム
しようとするしきい値レベルとそれに相応して印加され
るコントロールマルチレベルのプログラム時、各レベル
の初期のフローティングゲート電圧と基準電流との関係
を示すグラフ、（Ｃ）は、マルチレベルのプログラム
時、トランジスタのターンオン／ターンオフ時点と、プ
ログラム終了時点と、及びドレイン電流との間の関係を
示すグラフ。
【図８】（Ａ）は、本発明の電圧検出方法を利用して非
揮発性メモリセルをプログラムする過程を説明するため
のダイヤグラム、（Ｂ）は、図８（Ａ）の電圧検出部の
他の実施形態を示す回路図。
【図９】 本発明実施形態の非揮発性メモリ装置の回路
図。
【図１０】 図９に示す非揮発性メモリ装置の各ライン
に供給される電圧を示すテーブル。
【符号の説明】
３０ 基板 ３１、５８ プロ
グラム／選択ゲート ３２、６０ フローティングゲート ３３、６１ コン
トロールゲート ３４ 選択トランジスタ ３５ ストレージ
トランジスタ ３６、５５ ソース ３７、５６ ドレ
イン ３８、５７ チャンネル領域 ５１プログラム／
選択ライン ５２ ビットライン ５３ コントロー
ルライン ５４ 非揮発性メモリセル

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 一定の間隙で行方向に配置される複数の
    プログラム／選択ラインと、 前記複数のプログラム／選択ラインと直交するように列
    方向に一定の間隙で形成され、プログラム／選択ライン
    とで複数の矩形の領域をマトリックス状に形成する複数
    のビットラインと、 ビットラインと同方向に各ビットラインに一対一に対応
    させて隣接配置される複数のコントロールラインと、 各矩形の領域内に１つずつ配置される複数のセルと、を
    有し、各セルは、ソース、ドレイン、チャンネル領域、
    プログラムのためのセルの選択と外部から電荷キャリア
    が供給されてプログラムを行うプログラム／選択ゲー
    ト、消去時にチャンネル領域を介するトンネリングによ
    って電荷キャリアを蓄積し、プログラム時にその蓄積さ
    れた電荷キャリアをトンネルダイオードを介してプログ
    ラム／選択ゲートに供給するフローティングゲート、及
    びフローティングゲートからプログラム／選択ゲートに
    供給される電荷キャリアの量を制御するコントロールゲ
    ートとで構成され、 同一の行のセルのプログラム／選択ゲートは同じプログ
    ラム／選択ラインに共通に接続され、同一の列のセルの
    コントロールゲートは同じコントロールラインに共通に
    接続され、同一の列のセルのソース又はドレインは隣接
    する他の列のセルのドレイン又は、ソースと共に同じ１
    本のビットラインに共通に接続されることを特徴とする
    非揮発性メモリ装置。
  2. 【請求項２】 非揮発性メモリ装置がプログラムモー
    ドに動作する際に、選択されたプログラム／選択ライン
    には１０Ｖ、選択されなかったプログラム／選択ライン
    には０Ｖ、選択されたコントロールラインには−６Ｖ〜
    −３Ｖ、選択されなかったコントロールラインには５
    Ｖ、選択されたｎ番目のビットラインには１Ｖ、選択さ
    れたｎ−１番目のビットラインには０Ｖ、選択されなか
    ったｎ＋１以降の１ビットラインには１Ｖ、選択されな
    かったｎ−１以前の他のビットラインには０Ｖが印加さ
    れることを特徴とする請求項１に記載の非揮発性メモリ
    装置。
  3. 【請求項３】 非揮発性メモリ装置がトンネリング・
    メカニズムによってプログラム／選択ラインを利用して
    消去を行う際、選択されたプログラム／選択ラインには
    −８Ｖ、選択されなかったプログラム／選択ラインには
    ０Ｖ、選択されたコントロールラインには８Ｖ、選択さ
    れなかったコントロールラインには０Ｖ、基板には０Ｖ
    が印加され、ビットラインの全てはフローティングされ
    ることを特徴とする請求項１記載の非揮発性メモリ装
    置。
  4. 【請求項４】 非揮発性メモリ装置がビットラインを
    介してトンネリング・メカニズムによって消去モードに
    動作する際には、選択されたプログラム／選択ラインに
    は０Ｖ、選択されなかったプログラム／選択ラインには
    ０Ｖ、選択されたコントロールラインに１０Ｖ、選択さ
    れなかったコントロールラインには０Ｖ、選択されたビ
    ットラインには−５Ｖ、基板には０Ｖが印加され、選択
    されなかったビットラインはフローティングされること
    を特徴とする請求項１記載の非揮発性メモリ装置。
  5. 【請求項５】 非揮発性メモリ装置がホットキャリヤ
    注入のメカニズムを利用してドレインを介して消去モー
    ドを行う際には、選択されたプログラム／選択ラインに
    は５Ｖ、選択されなかったプログラム／選択ラインには
    ０Ｖ、選択されたコントロールラインに１２Ｖ、選択さ
    れなかったコントロールラインには０Ｖ、選択されたビ
    ットラインには７Ｖ、基板には０Ｖが印加され、選択さ
    れなかったビットラインはフローティングされることを
    特徴とする請求項１記載の非揮発性メモリ装置。
  6. 【請求項６】 非揮発性メモリ装置がホットキャリヤ
    注入のメカニズムを有してソースを介して消去モードを
    行う際、選択されたプログラム／選択ラインには２Ｖ、
    選択されなかったプログラム／選択ラインには０Ｖ、選
    択されたコントロールラインに１０Ｖ、選択されなかっ
    たコントロールラインには０Ｖ、選択されたビットライ
    ンには５Ｖ、基板には０Ｖが印加され、選択されなかっ
    たビットラインはフローティングされることを特徴とす
    る請求項１記載の非揮発性メモリ装置。
  7. 【請求項７】 非揮発性メモリ装置が読み出しモード
    に動作する際、選択されたプログラム／選択ラインには
    直流電源Ｖｃｃ、選択されなかったプログラム／選択ラ
    インには０Ｖ、選択されたコントロールラインには直流
    電源Ｖｃｃ、選択されなかったコントロールラインには
    ０Ｖ、選択されたビットラインには１Ｖ、当該選択され
    たビットラインの後に続く選択されなかったビットライ
    ンには１Ｖ、他の選択されなかったビットラインには０
    Ｖが印加されることを特徴とする請求項１記載の非揮発
    性メモリ装置。
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