JP2012018706A

JP2012018706A - 半導体メモリ

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Publication number: JP2012018706A
Application number: JP2010153979A
Authority: JP
Inventors: Takehiro Kaminaga; 雄大神永; Masaru Yano; 勝矢野; Munehiro Yoshida; 宗博吉田; Minoru Aoki; 実青木; Kenichi Arakawa; 賢一荒川
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2010-07-06
Filing date: 2010-07-06
Publication date: 2012-01-26
Anticipated expiration: 2030-07-06
Also published as: JP5522682B2

Abstract

【課題】メモリセルのしきい値のシフト量を正確に制御することができる半導体メモリを提供する。
【解決手段】本発明の半導体メモリは、行列状に配列され、電荷を蓄積可能な複数のメモリセルを備えたメモリセルアレイ１００と、メモリセルアレイの行方向のメモリセルを選択する行選択手段と、行選択手段によって選択されたメモリセルに書込みパルスを印加することによってデータの書込みを行う書込み制御手段とを有する。書込み制御手段は、時間的に連続する少なくとも第１および第２の書込みパルスＰ１、Ｐ２を印加するとき、第２の書込みパルスＰ２は、第１の書込みパルスＰ１の電圧よりも低い低電圧幅部分VpgmLと、第１の書込みパルスの電圧よりも高い高電圧幅部分VpgmHとを有する。
【選択図】図９

Description

本発明は、半導体メモリ（半導体記憶装置）に関し、特に、メモリセルへのデータの書込み方法に関する。

不揮発性の半導体メモリとして、電気的にプログラム可能なＥＰＲＯＭや、電気的にプログラムおよび消去可能なＥＥＰＲＯＭが知られている。また、ＥＥＰＲＯＭをさらに進化させ、データの一括消去等を可能にしたフラッシュ型ＥＥＰＲＯＭも広く実用化されている。フラッシュ型ＥＥＰＲＯＭ（以下、フラッシュメモリという）には、大別して、ＮＡＮＤ型とＮＯＲ型が存在する。ＮＡＮＤ型のフラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤストリングからなるメモリセルアレイを有する。このフラッシュメモリは、ＮＡＮＤストリングに対してビット線コンタクトを形成するため、事実上、１ビット当たりのメモリセルの占有面積を削減することができ、集積度の高いメモリセルアレイを実現することができる。このようなＮＡＮＤ型のフラッシュメモリは、主として大容量のデータを記憶する記憶装置に利用される。

Ｎ型ＭＯＳ構造のメモリセルにおいて、電荷蓄積層に電子が蓄積されると、メモリセルのしきい値は正方向にシフトし、この状態を、例えば「０」とする。他方、電荷蓄積層から電子が放出されると、しきい値は０または負方向にシフトし、この状態を「１」とする。図１は、メモリセルの「０」、「１」のしきい値の分布幅を示し、メモリセルのしきい値がこの分布幅内になるように書込みが制御される。

各メモリセルのトンネル酸化膜や電荷蓄積層には、製造工程のパラメータの変動や経時変化等の要因によってバラツキがあるため、すべてのメモリセルが必ずしも均一とは限らない。つまり、あるメモリセルでは電子が注入され易く、あるメモリセルでは電子の注入がされ難く、両者に同一の書込み電圧を印加しても、両者のしきい値のシフト量（変動量）は相対的に異なる。従って、例えば、ページ書込みを行うとき、あるメモリセルには十分に電子が蓄積され、「０」のしきい値分布幅内に到達するが、あるメモリセルには十分な電子が蓄積されず、「０」のしきい値分布幅内に到達しない事態が生じる。通常、書込みベリファイにより、電子の注入が不十分なメモリセルには、再度、書込み電圧を印加し、「０」のしきい値分布幅内に到達させている。

特許文献１は、メモリセルのしきい値分布幅を狭くすることができ、かつ高速に電子注入を行うことができるフラッシュメモリを開示している。このフラッシュメモリでは、書込み電圧を複数のパルスに分割し、これをメモリセルのゲートに印加している。図２(ａ)に示すように、コントロールゲートに印加される最初のＶｐｐパルス電圧は、Vcg0であり、書込みパルスは、徐々にΔＶｐｐだけ高められる。パルス幅は一定時間Δｔであり、１回の電子注入動作でのメモリセルのしきい値の最大変化量ΔＶｔｈがΔＶｐｐと等しくなるようにされる。また、図２（ｂ）に示す書込みパルスでは、各Ｖｐｐパルスが一定のｄＶｐｐ／ｄｔを持ち、連続的にΔＶｐｐだけ上昇する。これにより、電子注入中の浮遊ゲート電位をほぼ一定にすることができ、トンネル酸化膜の劣化を最小に抑えている。

特許第３６２６２２１号公報

上記したように、従来のフラッシュメモリでは、書込み時にメモリセルに印加する書込みパルスを徐々に大きくすることで、メモリセルのしきい値を正確に制御する試みがなされている。図３Ａは、書込みパルス数とメモリセルのしきい値分布（実線）との関係を示し、図３Ｂは、書込みパルスを印加する前後のしきい値分布の変動を示している。最初の書込みパルスが印加される前の初期状態（ａの状態）では、図３Ｂに示すように、メモリセルが「１」のしきい値分布幅内にある。１回目の書込みパルスVpgmが印加されると（ｂの状態）、分布全体が正の方向に移動し、分布の裾野が広がる。次に、２回目の書込みパルスVpgmが印加されると（ｃの状態）、さらに分布が正の方向にシフトする。「０」のしきい値分布に到達したメモリセルには、次回以降、書込みパルスは印加されない。３回目の書込みパルスVpgmが印加されると（ｄの状態）、さらに分布全体が正の方向にシフトし、４回目の書込みパルスVpgmが印加されると（ｅの状態）、すべてのメモリセルのしきい値が「０」の分布幅内に入り、書込みが終了される。

しかしながら、このような書込みパルスを印加する方法を用いても、依然として、しきい値分布幅の裾野が広がってしまうという課題がある。電源電圧が低電圧化になればしきい値分布幅のマージンは狭くなり、また多値メモリのように複数のしきい値が設定される場合にも、しきい値分布幅の裾野が狭くする必要がある。従来の書込みパルスの印加方法において、しきい値分布幅の裾野が広がる要因には、各メモリセルにおいて１回の書込み電圧の印加によるしきい値Vtのシフト量が異なること、および書込みパルスのオーバーシュートの発生がある。

図４（ａ）、（ｂ）は、書込み時におけるメモリセル単位のしきい値Vtのシフト量のバラツキを説明する図である。図中、MC1（○）は、期待通りしきい値Vtの移動を示す理想的なメモリセルである。メモリセルMC1は、印加された書込み電圧Vpgmに対して一定のシフト量であり、「１」から「０」のしきい値分布幅まで移動する。

MC2（▲）、MC3（■）は、印加された書込み電圧Vpgmに対してしきい値Vtのシフト量にバラツキがあるメモリセルであり、図示する例では、MC2（▲）は、１回目の書込みパルスにより期待するΔVtまで移動せず、２回目の書込みパルスにより期待するΔVtを大きく越えて書込みされてしまう可能性がセルを表している。また、MC3（■）は、１回目の書込みパルスにより期待するΔVtを大きく越えて移動し、２回目の書込みパルスにより期待するΔVtより小さな移動で書込まれてしまう可能性があるセルを表している。これらのメモリセルMC2、MC3は、しきい値分布幅の裾野が広がる要因となる。特に、メモリセルMC3の場合には、３回目の書込みパルスの印加で、「０」のしきい値分布幅を超えてしまい、書込み不良となる。このため、メモリセルのしきい値Vtのシフト量を最小限にし、書込みパルスを何度も印加することで、このような不具合に対処している。

また、書込みパルス数によってしきい値Vtのシフト量が異なる要因の一つとして、書込み電圧のオーバーシュートが考えられる。図５は、書込みパルスの波形の拡大図である。同図に示すように、書込みパルスは、パス電圧(Vpass)からターゲットとなる電圧Vtgまで急峻に立ち上がるが、その勢いで、立ち上がりエッジにターゲット電圧Vtgを越えたオーバーシュートが生じ、オーバーシュートによる電圧Vosの分だけメモリセルのしきい値Vtが反応してしまう。つまり、ターゲット電位Vtgを超えた増分の電圧Vosにより、意図していないしきい値のシフトが発生し、これが、メモリセルのしきい値のシフト量の正確な制御を難しくしている。

本発明は、上記従来の課題を解決し、メモリセルのしきい値のシフト量を正確に制御することができる半導体メモリを提供することにある。

本発明に係る半導体メモリは、行列状に配列され、電荷を蓄積可能な複数のメモリセルを備えたメモリセルアレイと、前記メモリセルアレイの行方向のメモリセルを選択する行選択手段と、前記行選択手段によって選択されたメモリセルに書込みパルスを印加することによってデータの書込みを行う書込み制御手段とを有し、前記書込み制御手段は、時間的に連続する少なくとも第１および第２の書込みパルスを選択されたメモリセルに印加するとき、第２の書込みパルスは、第１の書込みパルスの電圧よりも低い低電圧幅部分と、第１の書込みパルスの電圧よりも高い高電圧幅部分とを有する。

好ましくは前記第１の書込みパルスが、相対的に電圧が異なる低電圧幅部分と高電圧幅部分を有するとき、前記第２の書込みパルスの低電圧幅部分の電圧は、前記第１の書込みパルスの高電圧幅部分の電圧よりも低い。好ましくは前記書込み制御手段は、低電圧幅部分と高電圧幅部分を有する書込みパルスを複数回印加するとき、高電圧幅部分と低電圧幅部分の負の差電圧、および低電圧幅部分と高電圧幅部分の正の差電圧を変化させることができる。好ましくは前記高電圧幅部分は、選択されたメモリセルへの電荷の蓄積が飽和するのに十分な時間期間を有する。好ましくは前記書込み制御手段は、前記第１の書込みパルスを印加後、前記第２の書込みパルスの印加前の期間において、選択されたメモリセルのしきい値が所望の範囲内にあるか否かのベリファイを少なくとも１回実行する。また、前記書込み制御手段は、多値データを記憶可能なメモリセルに複数のしきい値を設定することができる。さらに好ましくは前記メモリセルは、半導体基板上に電荷蓄積領域と当該電荷蓄積領域に容量的に結合されたゲートとを含み、当該ゲートに書込みパルスを印加することによって前記電荷蓄積領域に電荷を蓄積する。メモリセルアレイは、ＮＡＮＤ型のメモリセルアレイ構造であることができる。

本発明によれば、低電圧幅部分と高電圧幅部分を有する書込みパルスを印加するようにしたので、パルスのオーバーシュートを抑制し、メモリセルのしきい値を正確に制御することができる。さらに、メモリセルへのデータの書込み速度を向上させることができる。

消去状態と書込み状態のしきい値分布を示す図である。従来の半導体メモリのメモリセルへの書込みパルスの印加例を説明する図である。印加される書込みパルスの例を示す図である。図３Ａの書込みパルスの印加としきい値のシフトとの関係を説明する図である。図４（ａ）は、メモリセルのしきい値のシフトと、「１」および「０」しきい値分布幅との関係を説明する図、図４（ｂ）は、メモリセルのしきい値のシフト量とパルス数の関係を説明する図である。従来の書込みパルスのオーバーシュートを説明する書込みパルスの拡大図である。本発明の第1の実施例に係る半導体メモリの典型的な構成を示すブロック図である。図６に示すメモリセルアレイの典型的なセルユニットの構成を示す回路図である。半導体メモリの消去、書込みおよび読出し動作時の電圧条件の例を示す表である。図９（ａ）は本発明の実施例に係る書込みパルスの例を示し、図９（ｂ）は発生するオーバーシュートを説明する図である。図１０（ａ）は、本実施例の書込みパルスが印加されたときの状態Ａ〜Ｆを示し、図１０（ｂ）は、状態Ａ〜Ｆに対応するシフト量とパルス数との関係を示す図である。本発明の実施例に係る書込みパルスの印加例を示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本実施の形態では、ＮＡＮＤ型のフラッシュメモリを例に説明する。

図６は、本発明の第１の実施例に係るＮＡＮＤ型の半導体メモリの主な構成を示すブロック図である。本実施例の半導体メモリ１０は、行列状に配列された複数のメモリセルが形成されたメモリセルアレイ１００と、外部入出力端子Ｉ／Ｏに接続され、入出力データを保持する入出力バッファ１１０と、入出力バッファ１１０からアドレスデータを受け取るアドレスレジスタ１２０と、入出力バッファ１１０からコマンドデータを受け取り、各部を制御するコントローラ１３０と、アドレスレジスタ１２０から行アドレスデータを受け取り、メモリセルアレイ１００の行方向のワード線またはページを選択するワード線駆動回路１４０と、メモリセルアレイ１００から読み出されたデータをセンスしたり書込みデータを保持するセンスアンプ回路１５０と、読み出されたデータを入出力バッファ１１０に出力したり、書込みデータをセンスアンプ回路１５０に転送する制御等を行う列制御回路１６０と、コントローラ１３０の制御により各動作モードに必要な内部電圧を発生する内部電圧発生回路１７０とを含んで構成される。

図７は、メモリセルアレイの典型的なＮＡＮＤセルユニットの構成を示している。メモリセルアレイ１００は、図７に示すように、複数のメモリセルを直列に接続したＮＡＮＤセルユニット（以下、セルユニットＮＵという）を含み、各セルユニットは、対応するビット線に接続される。１つのセルユニットＮＵは、複数の直列に接続されたメモリセルMCi(本例では、i=0，1，…，31)と、その両端に接続される選択トランジスタTR1、TR2とを含んで構成される。選択トランジスタTR1のドレインはビット線BLに、選択トランジスタTR2のソースは共通ソース線SLに接続されている。

メモリセルMCiは、電気的書き換え可能な不揮発性メモリセルであり、典型的に、フローティングゲート（浮遊ゲート）とコントロールゲート（制御ゲート）の積層構造を持つトランジスタにより構成され、そのフローティングゲートに電荷を蓄積することにより、データの記憶を行う。好ましくは、ｐ型のウエル内にｎ型のソース・ドレイン拡散領域を形成し、シリコン酸化膜等のゲート絶縁膜を介してポリシリコン等からなるフローティングゲートを形成し、フローティングゲート上には誘電体膜を介してポリシリコンまたは金属からなるコントロールゲートが形成される。コントロールゲートに書込み電圧Vpgmを印加することで、ｐウエルからゲート絶縁膜をトンネリングした電子がフローティングゲートに蓄積され、反対に、ｐウエルに消去電圧を印加することで、フローティングゲートからゲート絶縁膜をトンネリングした電子がｐウエルに放出される。フローティングゲートが多くの電子を蓄積したときのしきい値が高い「０」の状態と、電子を放出したときのしきい値が低い「１」の状態とにより、２値データを記憶することができる。また、フローティングゲートに蓄積される電子の量を更に細かく制御し、複数のしきい値を設定することで、１つのメモリセルに多値データを記憶することもできる。

セルユニットＮＵ内のメモリセルMCiの制御ゲートは、それぞれ対応するワード線WLiに接続される。選択トランジスタTR1、TR2のゲートは、ワード線WLと並行する選択ゲート線SGD、SGSにそれぞれ接続されている。１つのワード線を共有する複数のメモリセルの集合は、１ページ或いは２ページを構成する。ワード線WLと選択ゲート線SGD、SGSを共有する複数のセルユニットＮＵの集合は、データ消去の単位となるブロック(BLK)を構成する。図７に示すように、メモリセルアレイ１００は、ビット線BL方向に複数のブロック(BLK0,BLK1,…,BLKm-1)を有し、１つのブロックは、一例としてｎ個のビット線を含んでいる。好ましくは、メモリセルアレイ１００は、１つのシリコン基板内に形成され、各ブロックは１つのウエル内に形成される。図８の表は、消去、書込みおよび読出し動作時の電圧条件の一例を示している。Ｆは、フローティングである。

メモリセルアレイ１００のセルユニットＮＵに接続されたビット線BL0、BL1、・・・BLn-1には、センスアンプ回路１５０のセンス回路SA0、SA1、・・・San-1が接続される。センスアンプ回路１５０は、ビット線から読み出されたデータをセンスし、またメモリセルに書込むデータを保持するためのページバッファを構成する。センスアンプ回路１５０は、列制御回路１６０およびデータバスを介して入出力バッファ１１０と接続される。

入出力バッファ１１０は、外部入出力端子Ｉ/Ｏとの間でデータの送受を行う。入出力バッファ１１０は、書込み時には、外部入出力端子Ｉ／Ｏから書込みのためのコマンド、アドレス、書込みデータ等を受け取り、読出し時には、外部入出力端子Ｉ／Ｏから読出しのためのコマンド、アドレス等を受け取り、センスアンプ回路１５０から読み出されたデータを外部入出力端子Ｉ／Ｏに出力する。

アドレスレジスタ１２０は、入出力バッファ１１０からアドレスデータを受け取り、ワード線駆動回路１４０に行アドレスデータＡｘを提供する。ワード線駆動回路１４０は、行デコーダを含み、受け取った行アドレスデータＡｘに基づきワード線を選択し、選択されたワード線や非選択のワード線に所望の電圧を印加する。また、ワード線駆動回路１４０は、動作条件に応じて選択トランジスタTR1、TR2の選択ゲート線SGD、SGSに所定の電圧を印加する。例えば、図２のワード線WL30への書込みが行われるとき、選択されたワード線WL30には15〜20Vの書込み電圧Vpgmが印加され、非選択ワード線には10Vのパス電圧Vpassが印加され、選択ゲート線SGDにはVccが印加され、選択ゲートSGSには0Vが印加され、共通ソース線SLには0Vが印加される。こうして、図１に示すように、ｎビットからなるページが選択される。

コントローラ１３０は、入出力バッファ１１０から受け取ったコマンドデータに基づきメモリ動作の全般を制御する。コマンドデータは、例えば、チップイネーブル信号CE、書込みイネーブル信号WE、読み出しイネーブル信号RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等を含む。例えば、コントローラ１３０は、コマンドデータに基づきアドレスデータと書込みデータを判別して、前者をアドレスレジスタ１２０を介してワード線駆動回路１４０や列制御回路１６０に転送し、後者をセンスアンプ回路１５０に転送する。また、コントローラ１３０は、外部または内部で発生されたコマンドデータに基づいて、書込みや消去のシーケンス制御、読み出しの制御を行う。

内部電圧発生回路１７０は、コントローラ１３０の制御により、各動作モードに必要な内部電圧を発生し、例えば、書込み時に選択されたワード線に与えられる書込み電圧Vpgmを発生するVpgm発生回路、書込み時に非選択ワード線に与えられるパス電圧Vpassを発生するVpass発生回路、読み出し時に非選択ワード線および選択ゲート線に与えられるパス電圧Vreadを発生するVread発生回路、消去時にセルアレイが形成されたPウェルに与えられる消去電圧Veraseを発生するVers発生回路等を有する。

書込み電圧Vpgmは、チャネルが0Vに設定された選択メモリセルにおいて、FNトンネリングによりチャンネルからフローティングゲートに電子を注入させるに必要な電圧である。書込みパス電圧Vpassおよび読み出しパス電圧Vreadは、非選択メモリセルを記憶されたデータによらずオンさせるに必要な電圧である。これらのパス電圧Vpass、Vreadおよび駆動電圧Vsgは、選択トランジスタを十分にオンさせるに必要な電圧である。内部電圧発生回路１７０から動作モードに応じて出力される書込み電圧Vpgm、書込みパス電圧Vpass、読み出しパス電圧Vread、駆動電圧Vsgは、入力されたアドレスデータと動作モードに応じて、ワード線駆動回路１４０で選択されて転送され、メモリセルアレイの対応するワード線や選択ゲート線に与えられる。

次に、本実施例の半導体メモリの書込み動作について説明する。本実施例において特徴的なことは、選択されたメモリセルへの書込みパルスの印加方法にある。図９（ａ）は、本実施例が適用される階段状の書込みパルスの例を示している。書込み動作時、ワード線駆動回路１４０は、行アドレスデータＡｘに基づき行すなわちページを選択し、選択されたワード線（コントロールゲート）に書込みパルスを印加する。書込みパルスVpgmは、図６に示す内部発生回路１７０によって生成され、そのパルス電圧がワード線駆動回路１４０によってワード線に印加される。例えば、図７に示すワード線WL30により選択されたページに「０」を書込むとする。この場合、選択されたワード線WL30には、約15〜20Vの範囲で書込みパルスVpgmが印加され、非選択のワード線WL0〜WL29、WL31には、10Vのパス電圧Vpassが印加され、選択ゲートSGDにはVccが印加され、選択ゲートSGSには0Vが印加される。また、「０」を書込むためビット線BLには0Vが印加される。

選択されたワード線に最初に印加される初期書込みパルスPsは、初期書込み電位Vpgm0を有する矩形波である。初期の書込みでは、フローティングゲートには電子が注入されていないため、フローティングゲートの電位が高く、トンネル電流が比較的多く流れるため、メモリセルのしきい値のシフト量は大きくなる傾向がある。他方、２回目以降の書込みパルスの印加では、フローティングゲートに電子が蓄積されているため、フローティングゲートの電位が幾分低くなり、トンネル電流が減少し、メモリセルのしきい値のシフト量は小さくなる傾向がある。初期書込みパルスPsの電位Vpgm0は、電子が注入され易いメモリセルが１回のパルスによって「０」の分布幅を超えないような大きさに設定される。

初期書込みパルスPsの印加後、ベリファイが行われ、選択されたメモリセルのしきい値が「０」の分布幅に到達しているか否か判定される。ベリファイでは、選択されたワード線にベリファイ電圧Vfy（またはパス電圧Vpass）が印加され、選択されたメモリセルが導通すれば書込み不足であると判定され、メモリセルが導通しなければ、正常にデータが書込まれたと判定される。正常と判定されたメモリセルのビット線BLは、「１」の書込みであるVcc電位に切り替えられる。

次に、２回目の書込みパルスP1が印加される。２回目の書込みパルスP1は、初期書込みパルスPsの電位Vpgm0よりもΔVpgm0だけ低い低電圧幅部分VpgmLと、電位Vpgm0よりもΔVpgm1だけ高い高電圧幅部分VpgmHとを有する。２回目の書込みパルスP1は、初期書込みパルスPsの書込み電位Vpgm0より低い書込み電圧を印加を開始することにより、メモリセルのしきい値が急激に移動することを防ぐことができる。

２回目の書込みパルスP1において、初期書込みパルスの電圧Vpgm0に達するまでは、初期書込みパルスPsと同等の書込み効果があるため、メモリセルのしきい値の微小な移動を可能とし、期待されるしきい値まで移動していないメモリセルに対しては、期待値と同程度の電位レベルまで到達させることができる。

２回目の書込みパルスP1の印加後にベリファイが行われ、書込み不足と判定されたメモリセルには、３回目の書込みパルスP2が印加される。３回目の書込みパルスP2は、２回目の書込みパルスと同様に相対的に電位が異なる電位幅部分を有しており、すなわち、書込みパルスP1の高電圧幅部分VpgmHよりもΔVpgm0だけ低い低電圧幅部分VpgmLと、書込みパルスP1の高電圧幅部分VpgmHよりΔVpgm1だけ高い高電圧幅部分VpgmHとを有する。選択されたページ内にすべてのメモリセルへの書込みが終了するまで、このような階段状の書込みパルスが印加される。このような低電圧幅部分と高電圧幅部分を有するパルス波形は、例えば、低電圧幅部分に相当するパルスと高電圧幅に相当するパルスを結合することにより容易に生成することができる。

ここで、２回目以降の書込みパルスP1、P2の印加では、パルスの立ち上げ時に発生するオーバーシュートが、前回のパルスの書込み電圧よりもΔVpgm0だけ小さくなるため、オーバーシュートの影響をほとんど無視できるようになる。さらに、パルス後段の高電圧幅部分VpgmHでは、前段の低電圧幅部分VpgmL（前回の書込み電圧−ΔVpgm0）から立ち上がるので、パス電圧Vpassから立ち上げる場合と比較して、オーバーシュートを小さくすることができる。

図９（ｂ）は、初期書込みパルスPsと２回目の書込みパルスP1の波形を拡大した図である。但し、ここでは、オーバーシュートの大きさを比較するため、２回目の書込みパルスP1の高電圧幅部分VpgmHの電位を初期書込みパルスの書込み電圧Vpgm0に一致させている。

同図に示すように、初期書込みパルスPsは、パス電圧Vpassから急峻に立ち上がるため、そのエネルギーが大きく、オーバーシュートの電位Vosが大きい。２回目の書込みパルスP1において、低電圧幅部分VpgmLは、パス電圧Vpassから立ち上がるため、オーバーシュートによる電位Vos0が発生するが、低電圧幅部分VpgmLは、初期書込みパルスの電圧Vpgm0よりもΔVpgm0だけ小さいので、オーバーシュートによる電位Vos0は、メモリセルのしきい値のシフトにほとんど影響しない。好ましくは、Vos0＜ΔVpgm0とすることで、オーバーシュートによる電位Vos0の影響をよりなくすことができる。

また、書込みパルスP1の高電圧幅部分VpgmHは、低電圧幅部分VpgmLから立ち上がるため、そのオーバーシュートによる電位Vos1は、パス電圧Vpassから生じるオーバーシュートによる電位Vosおよび低電圧幅VpgmLから生じるオーバーシュートによる電位Vos0よりも小さくなり（Vos1＜Vos0＜Vos）、これにより、メモリセルのしきい値のシフト量のバラツキが抑制することができる。

図１０（ａ）は、図９の書込みパルスを印加するときの時間的な状態Ａ〜Ｆを示し、図１０（ｂ）は、状態Ａ〜Ｆに対応するしきい値のシフト量（変化量）とパルス数の関係を示している。MC1は、１回の書込みパルスで一定のシフト量ΔVtで変化する理想的なメモリセル、MC2は、シフト量ΔVtにバラツキがある従来の書込み方式によるメモリセル、MC3は、シフト量ΔVtのバラツキが抑制された本実施例の書込み方式によるメモリセルを示している。

初期書込みパルスPsが印加されると、メモリセルMC1（○）のしきい値がVtrに移動する。バラツキのあるメモリセルMC2（▲）、MC3（■）は、しきい値がVts（Vts<Vtr）に移動する。この時点で、メモリセルMC2、MC3には、Ｂ点で期待するVtrに到達しない差分αが発生する。次に、２回目の書込みパルスP1が印加され、Ｃ点に達するまでの期間、電子が注入され難いメモリセルMC3のしきい値がβまで上昇し、差分αがリカバーされる。つまり、メモリセルMC3には、実質的に初期（または前回）書込みパルスよりも大きなエネルギー、例えば、１．５倍程度のエネルギーが印加されたことになり、これにより、しきい値がシフトされる。また、電子が注入され易いメモリセルMC2は、しきい値が大きく移動する。好ましくは、書込みパルスP1の低電圧幅部分VpgmLの電位とその時間期間は、αとβがほぼ同じΔVtとなり（α≒β）、メモリセルMC2のしきい値のシフト量が許容限度以下となるように設定されることが望ましい。

Ｃ点からＤ点の期間、初期書込みパルスPsの書込み電位よりも大きな書込み電位がメモリセルに印加される。この印加により、電子が注入され難いメモリセルMC3は、図１０（ｂ）に示すように、しきい値をさらに上昇させ、期待するシフト量Vtrに近づけることができる。次の書込みパルスP3が印加され、Ｄ点からＥ点に達するまでの期間は、前回の書込みパルスP2と同等の書込み効果が得られ、Ｅ点からＦ点の期間、２回目の書込みパルスよりも大きな書込み電位が印加される。図１０（ｂ）に示すように、メモリセルMC3は、Ｄ点からＥ点の期間、期待よりも小さいしきい値の変動となり、Ｅ点からＦ点のエネルギーの印加により期待するしきい値のシフト量Vtrに近づく。

このように、初期書込みパルスPsを印加し、次に印加される２回目の書込みパルスP1を階段状にすることにより、メモリセルのしきい値の移動の制御を可能とし、しきい値分布幅のバラツキを抑えることができる。これにより、従来の書込み方法と比較して、書込みパルスの印加回数を少なくし、書込み速度の高速化を図ることができる。

次に、本実施例の種々の書込みパルスの印加例について説明する。上記の例では、初期書込みパルスPsを矩形波としたが、図１１（ａ）に示すように、初期書込みパルスPsを階段状のパルスとしてもよい。また、複数の書込みパルスが印加されるとき、ΔVpgm0は、一定であってもよいし、可変であってもよい。例えば、図１１（ｂ）に示すように、書込みパルスが印加されるに従い、ΔVpgm0を徐々に減少させることができる。

さらに複数の書込みパルスが印加されるとき、ΔVpgm1は、一定であってもよいし、可変であってもよい。例えば、図１１（ｃ）に示すように、ΔVpgm1を徐々に小さくさせることができる。しきい値がシフトし易いメモリセルのしきい値が「０」の分布幅に接近している場合、ΔVpgm1を小さくすることで「０」の分布幅を超えないようにシフト量を制限することができ、同時に、高電圧幅部分VpmgHのオーバーシュートによる電位Vos1も低減させることができる。

また、図１１（ｄ）に示すように、書込みパルスの低電圧幅部分VpgmLの電位Vcを一定にしてもよい。さらに好ましくは、書込みパルスのパルス幅時間は、フローティングゲートへの電荷の蓄積が飽和するのに十分な時間期間を与える。例えば、飽和する時間をTsとしたとき、初期書込みパルスPsのパルス幅時間を飽和時間Tsよりも大きくする。また、２回目以降の書込みパルスでは、高電圧幅部分VpgmHのパルス幅時間を飽和時間Tsよりも大きくする。他方、低電圧幅部分VpgmLのパルス幅時間は、前回の書込みパルスの印加によって不足した電荷の蓄積を補いかつオーバーシュートを抑制すれば十分であるから、飽和時間Tsよりも小さくてもよい。また、図１１（ｅ）に示すように、複数の書込みパルスを印加するにつれ、低電圧幅部分VpgmLのパルス幅時間（ｔ１＞ｔ２＞ｔ３）が徐々に小さくなるようにしてもよい。これにより、メモリセルへの書込み時間を短縮させることができる。さらに図１１（ｅ）の場合とは反対に、低電圧幅部分VpgmLのパルス幅時間が徐所の大きくなるようにしてもよい（ｔ１＜ｔ２＜ｔ３）。これにより、しきい値が移動し難いメモリセルのしきい値の移動を容易にすることができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。上記実施例では、１つのメモリセルに１つのしきい値（単データ）を設定する例を示したが、２値、４値などのデータを記憶する半導体メモリにも適用することができる。さらに、当業者であれば、書込みパルスの生成は、公知の回路技術を用いて容易に成し得るものであり、また、上記の書込みパルスの数、パルス電圧、パルス幅時間は、単なる例示であり、半導体メモリの設計仕様等に応じて適宜変更することが可能である。

１０：半導体メモリ１００：メモリセルアレイ
１１０：入出力バッファ１２０：アドレスレジスタ
１３０：コントローラ１４０：ワード線駆動回路
１５０：センスアンプ回路１６０：列制御回路
１７０：内部電圧発生回路

Claims

行列状に配列され、電荷を蓄積可能な複数のメモリセルを備えたメモリセルアレイと、
前記メモリセルアレイの行方向のメモリセルを選択する行選択手段と、
前記行選択手段によって選択されたメモリセルに書込みパルスを印加することによってデータの書込みを行う書込み制御手段とを有し、
前記書込み制御手段は、時間的に連続する少なくとも第１および第２の書込みパルスを選択されたメモリセルに印加するとき、第２の書込みパルスは、第１の書込みパルスの電圧よりも低い低電圧幅部分と、第１の書込みパルスの電圧よりも高い高電圧幅部分とを有する、半導体メモリ。
前記第１の書込みパルスが、相対的に電圧が異なる低電圧幅部分と高電圧幅部分を有するとき、前記第２の書込みパルスの低電圧幅部分の電圧は、前記第１の書込みパルスの高電圧幅部分の電圧よりも低い、請求項１に記載の半導体メモリ。
前記書込み制御手段は、低電圧幅部分と高電圧幅部分を有する書込みパルスを複数回印加するとき、高電圧幅部分と低電圧幅部分の負の差電圧、および低電圧幅部分と高電圧幅部分の正の差電圧を変化させることができる、請求項１または２に記載の半導体メモリ。
前記高電圧幅部分は、選択されたメモリセルへの電荷の蓄積が飽和するのに十分な時間期間を有する、請求項１ないし３いずれか１つに記載の半導体メモリ。
前記書込み制御手段は、前記第１の書込みパルスを印加後、前記第２の書込みパルスの印加前の期間において、選択されたメモリセルのしきい値が所望の範囲内にあるか否かのベリファイを少なくとも１回実行する、請求項１ないし４いずれか１つに記載の半導体メモリ。
前記書込み制御手段は、多値データを記憶可能なメモリセルに複数のしきい値を設定する、請求項１ないし５いずれか１つに記載の半導体メモリ。
前記メモリセルは、半導体基板上に電荷蓄積領域と当該電荷蓄積領域に容量的に結合されたゲートとを含み、当該ゲートに書込みパルスを印加することによって前記電荷蓄積領域に電荷を蓄積する、請求項１ないし６いずれか１つに記載の半導体メモリ。
メモリセルアレイは、ＮＡＮＤ型のメモリセルアレイ構造を有する、請求項１ないし７いずれか１つに記載の半導体メモリ。