JP2007188593A - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

Abstract

【課題】 少ない書き込み電圧の印加回数で、書き込み完了後の閾値電圧分布幅を狭く制御可能な不揮発性半導体記憶装置の書き込み方法を提供する。
【解決手段】 不揮発性半導体記憶装置の書き込み対象となる複数のメモリセルからなる書き込み対象メモリセル群の全てまたは一部の前記メモリセルの集合に対して、メモリセルの夫々を、メモリセルの閾値電圧に応じて、閾値電圧分布範囲によって規定される３以上の階級に類別する類別工程と、類別された各階級に属するメモリセル数を各階級の評価値として導出する評価工程と、各階級のメモリセルに対して、各階級の評価値に応じた書き込み条件で書き込み処理を行う書き込み工程とを有する。メモリセルに印加する書き込み電圧変化量が、各階級に対する書き込み回数の推移に対し、書き込み途中において極小値を取るように変化する。
【選択図】 図５

Description

本発明は、不揮発性半導体記憶装置に関し、より具体的には、不揮発性半導体記憶装置の書き込み対象となる複数のメモリセルからなる書き込み対象メモリセル群に対する書き込み方法に関する。本発明は、特に、単体のメモリセルに３値以上のデータを記憶する可能な多値型不揮発性半導体記憶装置の書き込み動作に有用な書き込み方法に関する。

不揮発性半導体記憶装置の代表的な一例として、下記の非特許文献１に記載されているフラッシュメモリがある。浮遊ゲートと呼ばれる電気的に絶縁されたＭＯＳゲートにより構成されるフラッシュ消去（電気的な一括消去）可能な電気的プログラム可能リードオンリーメモリー（フラッシュＥＥＰＲＯＭ）である。図７は、従来技術のフラッシュＥＰＲＯＭのメモリセル構造の一例である。浮遊ゲート１がチャンネル２を直接制御し、且つ、データ（電子）を格納する浮遊ゲート１と、その上に絶縁膜３を介して制御ゲート４を備えた積層構造を有する。図８の等価回路図に示すように、浮遊ゲートは、外部の端子からは、絶縁膜により完全に浮遊しており、この電位は、他の４端子からの容量結合にて制御される。データの書き込み動作は、紫外線消去型ＥＰＲＯＭの書き込み原理と同様なホットキャリア現象をメカニズムとして用いて、絶縁膜であるトンネルゲート酸化膜５のバリアハイトを超えるに十分なエネルギーを電子に与えることにより、浮遊ゲート１内に電子を注入する。消去動作は、浮遊ゲート１とソース拡散６のオーバーラップ領域のトンネル酸化膜５を経由して、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象をメカニズムとして電子放出を行う。これにより浮遊ゲート１内の電子数を調整する。読み出しは、通常ＭＯＳのＮＯＲ型メモリと同様に、ビット線（ドレイン７）、ワード線（制御ゲート４）で選択されたビットの駆動電流の蓄積データ（電子数）による差分を検出することで、読み出しを行う。

また、下記特許文献１に示すように、上述の浮遊ゲートの代替として、シリコン窒化膜等の電荷保持層を配置してこの部分に電荷を注入、蓄積して同様に不揮発性記憶装置として機能させる例も存在する。

図９に、一般的な不揮発性記憶装置の構成を示すブロック図を示す。メモリセルアレイ１０の各ビット線にセンスアンプ回路１１と、カラム（列）デコーダ１２が接続されビット線の選択とデータの検出が行われる。各ワード線にロウ（行）デコーダ１３が接続され、ワード線の選択が行われる。カラムデコーダ１２、ロウデコーダ１３、並びに、センスアンプ回路１１には、夫々、カラム電圧制御回路１４と、ロウ電圧制御回路１５が接続され、これらから諸動作に必要な電圧が供給される。カラムデコーダ１２とロウデコーダ１３には、外部からアドレスバッファ１８を経由して入力されたアドレス信号がロウアドレスとカラムアドレスに分割され各別に入力する。また、センスアンプ回路１１で読み出されたメモリセルアレイ１０のデータは、その時のメモリ動作モードの違い（読み出しモードまたは書き込み・消去モード）に応じて、入出力バッファ１７を経由して外部に出力されるか、或いは、書き込み・消去モードにおける書き込み・消去の検証処理（ベリファイ）に使用される。

センスアンプ回路１１、カラム電圧制御回路１４と、ロウ電圧制御回路１５、カラムデコーダ１２、ロウデコーダ１３には、ステートマシン１６が接続される。このステートマシン１６は、外部からコマンドステートロジックインタフェース１９を経由して入力されたコマンドに基づきフラッシュメモリアレイに対するメモリ動作全体を制御する。

多値型フラッシュメモリの書き込み方法の一例を、下記特許文献２を引用して説明する。

図１０に、本従来例における消去後の閾値電圧の分布ＤＥと、少なくとも１つの書き込みパルスを全ビットに対して印加した後の自然な閾値電圧の分布ＤＰ１を夫々示す。閾値電圧分布ＤＰ１は、ｎ個のグループに分けられる。例えば、第１のグループＡ１には電圧Ｖ１未満の閾値電圧を持つメモリセルが含まれ、第２のグループＡ２には電圧Ｖ１以上且つ電圧Ｖ２未満の閾値電圧を持つメモリセルが含まれる。このように、所定の閾値電圧レベルＶ０、Ｖ１、・・・、Ｖｎによって区切られるｎ個の階級Ａ１〜Ａｎに対して、夫々の電圧レベルの高さに応じた異なる書き込みビット線電圧が印加されることにより、書き込み後のメモリセル閾値電圧分布幅を狭く制御することを目的としている。

次に、他の一例として、下記特許文献３に記載のフラッシュメモリの書き込み方法を説明する。図１１に示すように、メモリセルの制御ゲートに対する１回目の書き込みパルス印加から２回目の書き込みパルス印加における書き込み電圧の増加分ΔＶｐｇｍ１と、２回目と３回目の書き込み電圧増加分ΔＶｐｇｍ２と、それ以降の書き込み電圧増加分ΔＶｐｇｍ３以降において、各電圧増加分の相互関係を、ΔＶｐｇｍ１＞ΔＶｐｇｍ２＝ΔＶｐｇｍ３とするものである。

制御ゲートに印加する書き込み電圧を増加させながら、書き込み動作を行う様子を図１２〜図１６に示す。

先ず、第１の書き込み電圧パルスが印加された状態を図１２に示す。書き込み対象の全メモリセルに対して書き込みパルスが印加された後の閾値電圧分布ＤＰ１は、自然なバラツキによる分布となっている。この状態では書き込み完了基準閾値電圧Ｖｐｖに達しているメモリセルは無いものとする。この第１の書き込みパルス印加後、上記書き込み完了基準閾値電圧Ｖｐｖに達しているか否かを判定する（ベリファイ動作）。ここで、該書き込み完了基準閾値電圧Ｖｐｖに達していないメモリセルに対しては、選択的に引き続き第２の書き込み電圧パルスが印加される。第２の書き込み電圧は、第１の書き込み電圧に対して、ΔＶｐｇｍ１だけ増加している。この結果、書き込みが完了していない閾値電圧分布ＤＰ１全体は、図１３に示すように、ΔＶｐｇｍ１の書き込み電圧差に相当する閾値電圧変動ΔＶｔｈ１だけ高電圧側に移動する。この結果、移動した閾値電圧分布ＤＰ２のＸ１で示す領域のメモリセルが書き込み完了基準閾値電圧Ｖｐｖに達しているため、これらのメモリセルは次の第３の書き込み電圧パルスの印加を受けない。同様に、書き込み完了基準閾値電圧Ｖｐｖに達していないメモリセルに対して第２の書き込み電圧パルスに対してΔＶｐｇｍ２だけ増加した第３の書き込み電圧パルスが印加され、図１４に示すように書き込み後閾値電圧分布ＤＰ３は、前回の閾値電圧分布ＤＰ２から、ΔＶｐｇｍ２の書き込み電圧差に相当する閾値電圧変動ΔＶｔｈ２だけ高電圧側に移動する。この結果、新たに図１４に示す領域Ｘ２のメモリセルが書き込み完了と判定され、以降の書き込みパルスは印加されない。この時点で、図１３における領域Ｘ１と図１４における領域Ｘ２の各メモリセルの閾値電圧分布が合成されて、図１４に示すような閾値電圧分布ＤＸが形成される。同様の手順で図１５に示すように第４の書き込み電圧パルスが印加され、書き込みが完了した領域Ｘ３のメモリセルの閾値電圧分布が更に合成され、閾値電圧分布ＤＹが形成される。最終的に図１６に示すような書き込み後の閾値電圧分布ＤＺが形成される。このようにして最終的に形成された閾値電圧分布ＤＺの分布幅Ｗｖｔｐは、上述の例では、書き込み電圧増加分ΔＶｐｇｍ２（＝ΔＶｐｇｍ３）と、自然なバラツキの閾値電圧分布ＤＰ１を構成する標準偏差、更には、書き込み電圧の変動ノイズの標準偏差、読み出しノイズの標準偏差等のバラツキ要因が統計的に重畳されたものになり、通常書き込み電圧増加分ΔＶｐｇｍ２よりも大きな値になる。

特表２０００−５１４９４６号公報 特開２００５−１２９１９４号公報 特開２００４−１８５６５８号公報 Ｓ．Ｍｕｋｈｅｒｊｅｅ ｅｔ．ａｌ， "Ａ Ｓｉｎｇｌｅ Ｔｒａｎｓｉｓｔｏｒ ＥＥＰＲＯＭ Ｃｅｌｌ ａｎｄ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｉｎ ５１２ｋ ＣＭＯＳ ＥＥＰＲＯＭ"，ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐ．６１６，（１９８５年）

多値型不揮発性半導体記憶装置においては、書き込み後の閾値電圧分布幅を高精度に制御する必要がある。即ち、分布幅を可能な限り狭く制御し、各多値状態間の閾値電圧の分離幅を十分広く取ることが要求される。

しかしながら、上述の閾値電圧分布幅を狭くするには、上記特許文献３に開示されている従来例では、書き込み電圧増加幅ΔＶｐｇｍを小さくする必要があるが、上記の例からも明らかなように、ΔＶｐｇｍを小さくすると、これに相当する閾値電圧変化量ΔＶｔｈが小さくなり、自然な閾値電圧分布幅をΔＶｔｈで割ることにより得られる書き込みパルスの印加回数が増加し、書き込み時間が増大してしまう。

更に、書き込み電圧増加幅ΔＶｐｇｍを小さくしても、上述の各種バラツキが統計的に重畳されるので、書き込み完了後において、ΔＶｐｇｍに相当するΔＶｔｈよりも広い分布幅の閾値電圧分布しか得られないという問題があった。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、少ない書き込み電圧の印加回数で、書き込み完了後の閾値電圧分布幅を狭く制御可能な不揮発性半導体記憶装置及びその書き込み方法を提供することにある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置の書き込み方法は、不揮発性半導体記憶装置の書き込み対象となる複数のメモリセルからなる書き込み対象メモリセル群の全てまたは一部の前記メモリセルの集合に対して、前記メモリセルの夫々を、前記メモリセルの記憶状態に応じて変化する物理量に応じて、前記物理量の分布範囲によって規定される３以上の階級に類別する類別工程と、前記類別工程で類別された前記各階級に属する前記メモリセルの数を前記各階級の評価値として導出する評価工程と、前記各階級の前記メモリセルに対して、前記各階級の前記評価値に応じた書き込み条件で書き込み処理を行う書き込み工程と、を有することを第１の特徴とする。

更に、上記第１の特徴の不揮発性半導体記憶装置の書き込み方法は、前記メモリセルがＭＯＳＦＥＴ構造を有し、前記物理量が前記ＭＯＳＦＥＴ構造の閾値電圧として規定されていることを第２の特徴とする。

更に、上記第２の特徴の不揮発性半導体記憶装置の書き込み方法は、前記評価工程において、前記各階級の閾値電圧分布の上限値または下限値を参照電圧として、前記集合内の前記メモリセルに対して読み出し動作を実行して、前記階級別に読み出された前記各メモリセルの閾値電圧の内、前記参照電圧に対して高電圧側或いは低電圧側の何れか一方側にある前記メモリセルの数を集計し、隣接する前記階級間の前記集計数の差分を求め、前記各階級の前記評価値を導出することを特徴とする。

更に、上記第２の特徴の不揮発性半導体記憶装置の書き込み方法は、前記評価工程において、前記各階級の閾値電圧分布の幅に相当する電圧差の複数の書き込み電圧を前記集合内の前記メモリセルに順次印加することにより実行し、１つの書き込み電圧での書き込み動作が終了する毎に、前記メモリセルの書き込み状態を規定する基準閾値電圧を参照電圧とする読み出し動作を実行して書き込み状態となっている前記メモリセルの数を集計し、隣接する前記階級間の前記集計数の差分を求め、前記各階級の前記評価値を導出することを特徴とする。

更に、上記第２の特徴の不揮発性半導体記憶装置の書き込み方法は、前記評価工程において、前記各階級の閾値電圧分布の幅に相当する電圧差の複数の書き込み電圧を前記集合内の前記メモリセルに順次印加することにより実行し、１つの書き込み電圧での書き込み動作が終了する毎に、前記メモリセルの書き込み状態を規定する第１の基準閾値電圧を参照電圧とする第１の読み出し動作と、評価対象の前記階級の閾値電圧分布幅だけ消去側に電圧差のある第２の基準閾値電圧を参照電圧とする第２の読み出し動作とを実行して、前記第１の読み出し動作で消去状態となっている前記メモリセルの数を集計し、且つ、前記第２の読み出し動作で書き込み状態となっている前記メモリセルの数を集計し、前記２つの集計数の差分を求め、評価対象の前記階級の前記評価値を逐次導出することを特徴とする。

更に、上記第２の特徴の不揮発性半導体記憶装置の書き込み方法は、前記書き込み工程で使用する前記書き込み条件の内の前記各階級の前記評価値に応じて変化する条件が、前記集合全体に対して書き込み処理が終了した時点での前記集合全体の閾値電圧分布の標準偏差と、前記各階級に属する前記メモリセルの数に基づいて導出されることを特徴とする。

更に、上記第２の特徴の不揮発性半導体記憶装置の書き込み方法は、前記書き込み工程において、前記書き込み条件を変化させながら前記書き込み処理を順次実行することにより、前記集合内の前記メモリセルを順次書き込み状態に遷移させるに際し、前記書き込み条件の変化量を、変化後の前記書き込み条件が適用されることによって前記書き込み状態に遷移する一群の前記メモリセルが属する前記階級の前記評価値が大きいほど小さく設定することを特徴とする。

更に、上記第２の特徴の不揮発性半導体記憶装置の製造方法は、前記書き込み工程において、前記書き込み条件を変化させながら逐次実行する前記書き込み処理の実行回数の進行につれて、前記書き込み条件または前記書き込み条件の変化量が極小値を持つように前記書き込み条件が変化することを特徴とする。

更に、上記第２の特徴の不揮発性半導体記憶装置の製造方法は、前記書き込み工程で使用する前記書き込み条件の内の前記各階級の前記評価値に応じて変化する条件が、前記メモリセルの所定の電極に印加する書き込み電圧の変化量であることを第３の特徴とする。

更に、上記第３の特徴の不揮発性半導体記憶装置の製造方法は、前記書き込み電圧が、前記メモリセルのゲート電極に印加する書き込みゲート電圧であることを特徴とする。

更に、上記第３の特徴の不揮発性半導体記憶装置の製造方法は、前記書き込み工程において、前記各階級の前記メモリセルに対する前記書き込み処理に適用する前記書き込み電圧の変化量を決定するに際し、任意数ｉ番目の前記階級の前記評価値Ｎ_ｉが、前記任意数ｉと異なる任意数ｊ番目の前記階級の前記評価値Ｎ_ｊより大きい場合（Ｎ_ｉ＞Ｎ_ｊ）、前記任意数ｉ番目の前記階級に属する前記メモリセルが書き込み直前の閾値電圧領域にある場合の当該階級に属する前記メモリセルに対する書き込み処理における前記書き込み電圧Ｖｐｇｍ（ｉ）の１回前の書き込み処理における前記書き込み電圧のＶｐｇｍ（ｉ−１）からの変化量ΔＶｐｇｍ（ｉ）が、前記任意数ｊ番目の前記階級に属する前記メモリセルが書き込み直前の閾値電圧領域にある場合の当該階級に属する前記メモリセルに対する書き込み処理における前記書き込み電圧Ｖｐｇｍ（ｊ）の１回前の書き込み処理における前記書き込み電圧のＶｐｇｍ（ｊ−１）からの変化量ΔＶｐｇｍ（ｊ）より小さくなるように、決定されることを特徴とする。

更に、上記第３の特徴の不揮発性半導体記憶装置の製造方法は、前記書き込み工程において、前記各階級の前記メモリセルに対する前記書き込み処理に適用する前記書き込み電圧の変化量を決定するに際し、任意数ｉ番目の前記階級に属する前記メモリセルが書き込み直前の閾値電圧領域にある場合の当該階級に属する前記メモリセルに対する書き込み処理における前記書き込み電圧Ｖｐｇｍ（ｉ）の１回前の書き込み処理における前記書き込み電圧のＶｐｇｍ（ｉ−１）からの変化量ΔＶｐｇｍ（ｉ）が、下記の数１に示す漸化式で与えられ、
（数１）
ΔＶｐｇｍ（ｉ＋１）−ΔＶｐｇｍ（ｉ）＝−２×（ｋ_ｉ＋１−ｋ_ｉ）×Ｓ_０

前記数１中の前記任意数ｉが１以上の場合のｋ_ｉ＋１とｋ_ｉが、（ｉ＋１）番目の前記階級の前記評価値Ｎ_ｉ＋１とｉ番目の前記階級の前記評価値Ｎ_ｉの逆数で与えられる確率Ｐ_ｉ＋１とＰ_ｉの夫々を、下記の数２と数３に示すような正規分布の累積確率分布関数Ｐｒ｛ｋ_ｉ＋１｝とＰｒ｛ｋ_ｉ｝で表した場合の各逆関数で与えられ、

前記数１中の前記任意数ｉが０の場合のｋ_０が、前記集合全体の前記メモリセルの数Ｎ_０の逆数で与えられる確率Ｐ_０を、下記の数４に示すような正規分布の累積確率分布関数Ｐｒ｛ｋ_０｝で表した場合の逆関数で与えられ、
前記数１中の前記任意数ｉが０の場合のΔＶｐｇｍ（０）が、変化量ΔＶｐｇｍ（ｉ）を任意数ｉに関係なく一定値に固定して前記集合全体の前記メモリセルの書き込み処理を完了させた場合に前記集合全体の閾値電圧分布幅が目標の閾値電圧分布幅となる場合の変化量で与えられ、前記数１中のＳ_０が、変化量ΔＶｐｇｍ（ｉ）を前記任意数ｉに関係なくΔＶｐｇｍ（０）固定して前記集合全体の前記メモリセルの書き込み処理を完了させた場合の前記集合全体の閾値電圧分布の標準偏差で与えられることを特徴とする。

更に、上記何れかの特徴の不揮発性半導体記憶装置の製造方法は、前記類別工程と前記評価工程を、実際に前記書き込み工程を前記不揮発性半導体記憶装置内で実行する前に、前記不揮発性半導体記憶装置とは別の試料を用いた実験或いはシミュレーションによって予め実行しておき、その実行結果として得られた前記各階級の前記評価値に応じた前記書き込み条件を、予め導出した上で前記不揮発性半導体記憶装置内に記憶しておくことを第４の特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第３の特徴の不揮発性半導体記憶装置の書き込み方法により、書き込み対象となる複数のメモリセルからなる書き込み対象メモリセル群の全てまたは一部の前記メモリセルの集合に対して書き込み可能な不揮発性半導体記憶装置であって、前記書き込み方法の前記類別工程を実行可能な類別手段と、前記書き込み方法の前記評価工程を実行可能な評価手段と、前記書き込み方法の前記書き込み工程を実行可能な書き込み手段と、を備えてなることを第１の特徴とする。

また、本発明に係る不揮発性半導体記憶装置は、上記第２または第３の特徴の不揮発性半導体記憶装置の書き込み方法により、書き込み対象となる複数のメモリセルからなる書き込み対象メモリセル群の全てまたは一部の前記メモリセルの集合に対して書き込み可能な不揮発性半導体記憶装置であって、前記書き込み方法の前記類別工程を実行可能な類別手段と、前記書き込み方法の前記評価工程を実行可能な評価手段と、前記書き込み方法の前記書き込み工程を実行可能な書き込み手段と、を備えてなり、前記評価手段が、前記集合内において、閾値電圧が所定の参照電圧以下または以上の前記メモリセルの数を集計可能な集計手段を備えていることを第２の特徴とする。

更に、上記第２の特徴の不揮発性半導体記憶装置は、前記評価手段が、前記集計手段が集計した前記メモリセルの数を記憶するレジスタ回路を備えていることを第３の特徴とする。

更に、上記何れかの特徴の不揮発性半導体記憶装置は、前記書き込み手段が、前記各階級の前記評価値を入力とし、前記評価値に対して予め設定された前記書き込み条件、前記書き込み条件の変化量、または、前記書き込み条件の変化量の変化量を出力とする書き込み条件対照表を備えていることを第４の特徴とする。

更に、上記第１乃至第３の特徴の不揮発性半導体記憶装置は、前記書き込み手段が、前記各階級の前記評価値が入力されると、前記書き込み条件、前記書き込み条件の変化量、または、前記書き込み条件の変化量の変化量を出力とする順序回路を備えていることを第５の特徴とする。

また、本発明に係る不揮発性半導体記憶装置は、上記第４の特徴の不揮発性半導体記憶装置の書き込み方法により、書き込み対象となる複数のメモリセルからなる書き込み対象メモリセル群の全てまたは一部の前記メモリセルの集合に対して書き込み可能な不揮発性半導体記憶装置であって、前記書き込み方法の前記類別工程と前記評価工程を予め実行して得られる前記各階級の前記評価値に応じた前記書き込み条件を対照表として記憶する記憶回路と、前記書き込み方法の前記書き込み工程を前記対照表として記憶された前記書き込み条件に基づいて実行可能な書き込み手段と、を備えてなることを第６の特徴とする。

更に、上記第４乃至第６特徴の不揮発性半導体記憶装置は、前記書き込み手段が、前記各階級の前記評価値に応じた書き込み条件、前記書き込み条件の変化量、または、前記書き込み条件の変化量の変化量に基づいて、前記メモリセルの所定の電極に印加する書き込み電圧を出力する書き込み電圧発生回路を備えていることを第７の特徴とする。

更に、上記第７の特徴の不揮発性半導体記憶装置は、前記書き込み電圧発生回路がＤ／Ａ変換回路で構成され、前記Ｄ／Ａ変換回路のディジタル入力によって選択されるアナログ出力である前記書き込み電圧の離散的な分布が、前記分布の全電圧範囲を３以上の区分に均等分割した場合に、前記分布の中央寄りの区分ほど選択されるアナログ出力数が多いことを特徴とする。

メモリセルの記憶状態を規定する物理量が個々のメモリセルの特性バラツキによって或る分布幅で分布する場合に、書き込み対象の全メモリセルにおける当該分布幅を細分化した各階級に対して書き込み処理を行うと、個々の書き込み処理で書き込み完了となる階級の書き込み完了後の分布はその階級のメモリセル数が多いほどバラツキが大きくなる。

そこで、本発明によれば、各階級に属するメモリセルの個数で表された評価値に応じた書き込み条件で書き込み処理を行うため、メモリセル数の多い階級に対しては、書き込み完了後の分布を狭く制御可能な細かな書き込み制御となる書き込み条件を適用し、メモリセル数の少ない階級に対しては、書き込み完了後の分布が或る程度広がることを許容した大まかな書き込み制御となる書き込み条件を適用することができるので、書き込み対象の全メモリセルの上記物理量の分布幅を一定範囲内に収めるのに、全ての階級に対して一様に書き込み完了後の分布を狭く制御するための書き込み条件を適用する必要がなくなる。即ち、書き込み対象の全メモリセルの上記物理量の書き込み完了後の分布幅を一定範囲内に収めるのに、メモリセル数の少ない階級に対しては書き込み処理数を低減できることから、全ての階級のメモリセルが書き込み完了となるまでに要する書き込み処理の総数を低減でき、全体としての書き込み時間を短縮できる。つまり、少ない書き込み処理回数で、書き込み完了後の分布幅を狭く制御可能となる。

更に、メモリセルがＭＯＳＦＥＴ構造を有し、前記物理量がＭＯＳＦＥＴ構造の閾値電圧として規定され、前記書き込み工程で使用する書き込み条件の内の各階級の評価値に応じて変化する条件が、メモリセルのゲート電極に印加する書き込み電圧の変化量である場合を想定して、上記効果について理論的な説明を加える。

書き込み電圧の変化量ΔＶｐｇｍを一定にして、書き込み対象の全メモリセルに対して書き込み完了となるまで書き込みを行うと、書き込み完了後の閾値電圧の分布幅はΔＶｐｇｍより広がり、ΔＶｐｇｍ＋αの値になることは前述のとおりである。この場合、閾値電圧分布は、或る標準偏差に基づいた正規分布に近い分布となる。図１２〜図１６に示した書き込み過程で示したとおり、書き込みの途中の段階では、自然な書き込み閾値分布がΔＶｐｇｍに相当する閾値電圧分だけ徐々に目標とする閾値電圧分布の方向に移動し、あたかも、図１２に示す自然な閾値電圧分布がΔＶｐｇｍに相当する閾値電圧幅で分解された個々の小分布が書き込み完了基準閾値電圧Ｖｐｖを最小値として重ね合わされるようにして上述の書き込み後分布は形成される。従って、自然な閾値電圧分布がΔＶｐｇｍ幅で区切られた各階級Ａｉは、書き込み完了基準閾値電圧Ｖｐｖを越えた直後において、書き込み完了後の閾値電圧分布を表現する標準偏差Ｓ_０と、夫々同じ標準偏差Ｓ_０を持つ閾値電圧分布となると考えてよい。

従って、図１７に示すように、各階級Ａ_ｉの閾値電圧分布（正規分布）の幅は、各階級Ａ_ｉのメモリセル数が多いほど広く、メモリセル数が少ないほど狭くなる。即ち、メモリセル数Ｎ_ｉの階級Ａ_ｉと、メモリセル数Ｎ_ｊの階級Ａ_ｊに対して、Ｎ_ｉ＞Ｎ_ｊが成り立つとき、階級Ａ_ｉ、Ａ_ｊの閾値電圧分布の形状は相似形をなし、夫々、平均値をＶｔｈｕ、標準偏差をＳ_０とする正規分布Ｎ（Ｖｔｈｕ、 Ｓ_０）に従う。各階級のメモリセル数に対してＮ_ｉ＞Ｎ_ｊが成り立つので、相似形をなす２つの閾値電圧分布の分布幅、即ち、最大値と最小値の差Ｒ_ｉ、Ｒ_ｊは、Ｒ_ｉ＞Ｒ_ｊとなる。

また、図１７に示す例では、２つの階級Ａ_ｉ，Ａ_ｊが同一のΔＶｐｇｍで書き込まれた場合を想定しており、各階級の閾値電圧分布の平均は等しくなっている。このため、最大値には差が出ている。この差は、両階級のメモリセル数の差に起因する。更には、この最大値の差は、階級Ａ_ｊにとっては、無用な幅であり、階級Ａ_ｊの書き込み完了後の閾値電圧分布における最大値が階級Ａ_ｉのそれと等しくなっても、全体としての書き込み完了後の閾値電圧の分布幅は変わらない。従って、階級Ａ_ｊに関して、この階級に属するメモリセルに印加する書き込み電圧の変化幅ΔＶｐｇｍを階級Ａ_ｉより大きくして書き込み完了に至るまでの書き込み処理数も減らしても、同等の結果（階級Ａ_ｉの閾値電圧分布内に収まる閾値電圧分布）を得ることができる。

本発明では、書き込み対象となる複数のメモリセルからなる書き込み対象メモリセル群の全てまたは一部のメモリセルの集合を、閾値電圧等のメモリセルの記憶状態に応じて変化する物理量の分布範囲によって規定される３以上の階級に類別し、各階級に属するメモリセル数の差異を事前に想定して、各階級に対する書き込み電圧の変化量ΔＶｐｇｍを最適化することによって、図１８に示すように、特にメモリセル数の少ない階級Ａｊの書き込み完了後の閾値電圧分布の最大値を、最大のメモリセル数を有する階級の同閾値電圧分布の最大値に揃えるように設計することにより、書き込み処理数を有効に削減することを可能にする。

以下、本発明に係る不揮発性半導体記憶装置及びその書き込み方法（以下、適宜「本発明装置」及び「本発明方法」と略称する）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
図１に、本発明装置の一構成例のブロック図を示す。図１に示す本発明装置のブロック構成は、図９に示す従来の一般的な不揮発性記憶装置のブロック構成と同様に、メモリセルアレイ１０、センスアンプ回路１１、カラム（列）デコーダ１２、ロウ（行）デコーダ１３、カラム電圧制御回路１４、ロウ電圧制御回路１５、ステートマシン１６、入出力バッファ１７、アドレスバッファ１８、及び、コマンドステートロジックインタフェース１９等を備えて構成される。各部の基本的な機能は、図９に示す従来の一般的な不揮発性記憶装置と同様であり、重複する説明は割愛する。

図１に示すように、本発明装置は、後に詳細に説明する本発明方法を実施するために、上記構成に加えて、更に、本発明方法の類別工程と評価工程に使用する評価値計数レジスタ回路２０、及び、本発明方法の書き込み工程で使用する対照表を記憶した不揮発性の記憶回路２１を備える。評価値計数レジスタ回路２０は、本発明方法の処理手順を制御するステートマシン１６、及び、ロウデコーダ１３に接続し、対照表を記憶した不揮発性の記憶回路２１は、ステートマシン１６に接続し、ステートマシン１６が書き込み工程の制御時に上記対照表を利用可能に構成されている。

ステートマシン１６は、メモリセルアレイ１０に対するデータの書き込み動作をコマンド入力により認識すると、本発明方法を実行可能な所定のアルゴリズムに基づいて、評価値計数レジスタ回路２０及び記憶回路２１を含むステートマシン１６に接続する各回路部の制御を実行する。

尚、本実施形態においては、メモリセルアレイ１０は、図７に例示する浮遊ゲートを備えたＭＯＳＦＥＴ構造のフラッシュＥＰＲＯＭメモリセルを行方向及び列方向にマトリクス状に配列した構造を想定し、一例として、同一行の各メモリセルの制御ゲート４が行方向に延伸する共通のワード線に接続し、同一列の各メモリセルのドレイン電極７が列方向に延伸する共通のビット線に接続し、消去単位別に分割された同一ブロック内の各メモリセルのソース電極６が共通のソース線に接続している。ここで、各ワード線は、ロウデコーダ１３によって選択され、ロウ電圧制御回路１５から供給されるワード線電圧が供給される。更に、各ビット線は、カラムデコーダ１２によって選択され、カラム電圧制御回路１４から供給されるビット線電圧が供給される。尚、ソース線には、消去時以外は接地電圧が供給され、消去時には所定の消去電圧が印加されるが、図１においては、書き込み動作と直接関係しないので、ソース線への消去電圧印加回路の記載は省略している。

次に、図１に示すブロック構成において、ステートマシン１６の制御により実行される本発明方法の一例について説明する。

以下で説明する本発明方法においては、メモリセルアレイ１０内のデータ記憶領域を規定するアドレス空間の一部または全部に属するメモリセル群を書き込み対象として、当該メモリセル群のデータが予め消去された状態から、外部から入出力バッファ１７を介して入力された書き込み用データに基づいて消去状態からの書き込みが必要なメモリセルのみを書き込み対象として選択してデータの書き込みを行う場合を想定する。尚、以下の説明では、説明の簡潔のため、２値データ記憶を想定して、書き込み状態が１つの場合につき説明するが、多値データ記憶の場合であっても、書き込み状態が複数に分割されるだけで、消去状態から各書き込み状態への書き込み動作、及び、或る書き込み状態から別の書き込み状態への書き込み動作に対して本発明方法が同様に適用可能である。

本発明方法は、書き込み対象のメモリセル（以下、単に「メモリセル」という）の夫々を、消去状態から１回書き込み電圧を印加され、何れのメモリセルも書き込み完了に至らず、各メモリセルの特性バラツキに応じた自然な閾値電圧分布を呈する状態で、当該自然な閾値電圧分布を細分化して３以上の階級Ａ_ｉ（ｉは自然数で、閾値電圧の高い方から低い方に１ずつ増加する）に分解し、各メモリセルを個々の閾値電圧が何れの階級に属するかにより類別する類別工程と、各階級Ａ_ｉに属するメモリセル数Ｎ_ｉを各階級Ａ_ｉの評価値として計数する評価工程と、各階級Ａ_ｉの評価値Ｎ_ｉに応じた書き込み条件で、各階級Ａ_ｉに属するメモリセルに対して書き込み処理を行う書き込み工程を、夫々実行する。

以下、類別工程、評価工程、書き込み工程の夫々につき、詳細に説明する。本実施形態では、上記各工程を、１工程ずつ全ての階級に対して実行するのではなく、階級Ａ_ｉ毎に順番に各工程を全て実行しつつ、次の階級に順次移行して行く逐次実行方式につき説明する。

尚、上記書き込み処理では、各メモリセルの制御ゲートとドレインにワード線とビット線を介して、夫々書き込み電圧を印加するが、本実施形態では、制御ゲートに印加する書き込み電圧の１回前の書き込み処理からの増加量を評価値Ｎ_ｉに応じて変化させる場合について説明する。

先ず、消去状態にある全てのメモリセルが自然な閾値電圧分布を呈するように予備書き込みを行う。この段階では、全てのメモリセルの閾値電圧は、図１２に示すように、書き込み完了基準電圧Ｖｐ未満で、書き込み状態に至っていないものとし、予備書き込み条件は予め統計的或いは経験的に導出されたものを使用する。

次に、１回目（ｉ＝１）の書き込み処理を実行する。１回目の書き込み処理で印加する書き込み電圧Ｖｐｇｍ（１）により、階級Ａ_１のメモリセルが書き込み完了となる。全メモリセルの自然な閾値電圧分布が略正規分布に従うため、階級Ａ_１はその閾値電圧の高い側の端の領域であるため、メモリセル数Ｎ_１が少ないので、書き込み完了後の閾値電圧分布幅Ｗｖｔｐに対して、予備書き込みからのＶｐｇｍ（１）の増加量ΔＶｐｇｍ（１）は、分布幅Ｗｖｔｐより大きく設定でき、１回目の書き込み電圧Ｖｐｇｍ（１）も、統計的或いは経験的に導出されたものを使用する。

２回目以降の任意数ｉ番目の処理を開始する段階では、階級Ａ_ｉのメモリセルが書き込み直前の状態、つまり、ｉ番目の書き込み処理で書き込み完了状態にある。ここで、階級Ａ_ｉに対する類別工程と評価工程が同時に実行される。具体的には、未書き込み状態の全メモリセル（階級Ａ_ｉ以降のメモリセル）或いは全メモリセルに対して、第１の参照電圧を書き込み完了基準電圧Ｖｐとする読み出し動作（ベリファイ処理）により、閾値電圧が第１の参照電圧未満のメモリセル数を計数する。次に、書き込み完了基準電圧Ｖｐから１回前の（ｉ−１）番目の書き込み処理で使用したＶｐｇｍ（ｉ−１）における増加量ΔＶｐｇｍ（ｉ−１）｛＝Ｖｐｇｍ（ｉ−１）−Ｖｐｇｍ（ｉ−２）｝を差し引いた電圧（Ｖｐ−ΔＶｐｇｍ（ｉ−１））を第２の参照電圧として、先のベリファイ処理の対象となったメモリセルに対してベリファイ処理を実行して、閾値電圧が第２の参照電圧未満のメモリセル数を計数する。２つのベリファイ処理における計数値は、評価値計数レジスタ回路２０に記憶され、その差が計算される。

以上の処理により、閾値電圧が（Ｖｐ−ΔＶｐｇｍ（ｉ−１））から書き込み完了基準電圧Ｖｐまでの分布範囲内にあるメモリセルが階級Ａ_ｉとして類別され、２つのベリファイ処理における計数値の差が、階級Ａ_ｉのメモリセル数（評価値）Ｎ_ｉとして導出される。

次に、ステートマシン１６は、評価値計数レジスタ回路２０に記憶され評価値Ｎ_ｉを用いて、評価値Ｎ_ｉに対応する書き込み電圧増加量ΔＶｐｇｍ（ｉ）を、記憶回路２１に内蔵された評価値Ｎ_ｉとΔＶｐｇｍ（ｉ）の対照表にアクセスして取得する。そして、ロウ電圧制御回路１５に対して、取得したΔＶｐｇｍ（ｉ）に応じたＶｐｇｍ（ｉ）｛＝Ｖｐｇｍ（ｉ−１）＋ΔＶｐｇｍ（ｉ）｝をロウデコーダ１３に供給するように制御し、未書き込みの全メモリセルに対して書き込み処理を実行する。これにより、未書き込みの全メモリセルの閾値電圧が増加量ΔＶｐｇｍ（ｉ）に相当する電圧分だけ上昇し、階級Ａ_ｉのメモリセルの全数或いは略全数の閾値電圧が書き込み完了基準電圧Ｖｐ以上となり、書き込み完了となる。この時点で、次の階級Ａ_ｉ＋１が書き込み直前状態となっており、次の類別工程、評価工程、書き込み工程のサイクルが開始可能となる。

以下、全メモリセルが書き込み完了となるまで、階級別に類別工程、評価工程、書き込み工程を繰り返し実行する。

但し、この逐次実行方式では、階級Ａ_ｉの閾値電圧分布幅として１回前の書き込み処理における書き込み電圧増加量ΔＶｐｇｍ（ｉ−１）を使用するため、書き込み工程で導出した書き込み電圧増加量ΔＶｐｇｍ（ｉ）との間に若干の誤差が生じるが、評価工程において、その時点で未知の書き込み電圧増加量ΔＶｐｇｍ（ｉ）の使用が不可能であり、導出した書き込み電圧増加量ΔＶｐｇｍ（ｉ）で再度評価工程を再実行すると循環参照となり、処理が収束しない虞があり、敢えて若干の誤差を許容した運用を行っている。

次に、書き込み工程において使用する記憶回路２１に内蔵された評価値Ｎ_ｉとΔＶｐｇｍ（ｉ）の対照表について説明する。

先ず、或る連続した階級Ａ_ｉ、Ａ_ｉ−１の評価値（メモリセル数）をＮ_ｉ、Ｎ_ｉ−１とし、書き込み対象の全メモリセルの総数を評価値Ｎ_０とし、これらに対して、評価値Ｎ_ｉ、Ｎ_ｉ−１、Ｎ_０の逆数で与えられる確率Ｐ_ｉ、Ｐ_ｉ−１、Ｐ_０を、下記の数５〜数７に示すような正規分布の累積確率分布関数Ｐｒ｛ｋ_ｉ｝、Ｐｒ｛ｋ_ｉ−１｝Ｐｒ｛ｋ_０｝で表し、各累積確率分布関数Ｐｒ｛ｋ_ｉ｝、Ｐｒ｛ｋ_ｉ−１｝Ｐｒ｛ｋ_０｝の逆関数により、ｋ_ｉ、ｋ_ｉ−１、ｋ_０を夫々定義する。

一方、書き込み電圧増加量ΔＶｐｇｍ（ｉ）を書き込み工程の回数ｉに関係なく一定値に固定して全メモリセルに対する書き込み処理を行った場合に、目標となる書き込み完了後の閾値電圧分布幅が実現される場合の書き込み電圧増加量をΔＶｐｇｍ（０）とし、その書き込み電圧増加量ΔＶｐｇｍ（０）で全メモリセルに対して書き込み処理を行った場合の書き込み完了後の閾値電圧分布の標準偏差Ｓ_０を予め既知数として定義しておく。

次に、上記要領で定義されたｋ_ｉ、ｋ_ｉ−１、ｋ_０とＳ_０を用いて、評価値Ｎ_ｉの階級Ａ_ｉが書き込み完了直前にある場合に階級Ａ_ｉのメモリセルに印加する書き込み電圧Ｖｐｇｍ（ｉ）の１回前の書き込み処理の書き込み電圧Ｖｐｇｍ（ｉ−１）からの増加量ΔＶｐｇｍ（ｉ）を、下記の数８に示す漸化式により決定する。尚、使用するｋ_ｉ、ｋ_ｉ−１、ｋ_０とＳ_０は予め既知数として導出して、ステートマシン１６内の順序回路に組み込んでおくか、或いは、ステートマシン１６が実行するソフトウェアコードに格納しておく。

（数８）
ΔＶｐｇｍ（ｉ）＝ΔＶｐｇｍ（ｉ−１）−２×（ｋ_ｉ−ｋ_ｉ−１）×Ｓ_０

上記数８において、ΔＶｐｇｍ（ｉ−１）は、階級Ａ_ｉのメモリセルが書き込み完了直前となる書き込み処理前の段階において評価値Ｎ_ｉ−１の階級Ａ_ｉ−１が書き込み完了直前にある場合に、階級Ａ_ｉ−１のメモリセルに印加する書き込み電圧Ｖｐｇｍ（ｉ−１）のその１回前の書き込み処理の書き込み電圧Ｖｐｇｍ（ｉ−２）からの増加量である。

尚、１回目の書き込み電圧ΔＶｐｇｍ（１）は、上述の通り、予め統計的或いは経験的に定められている値を使用するため、数８で求まるΔＶｐｇｍ（１）は、１回目の書き込み工程では使用されない。

以上の要領で導出された対照表の一例を、図２に示す。図２に示す対照表では、書き込み完了直前の階級Ａ_ｉの評価値Ｎ_ｉと、階級Ａ_ｉのメモリセルを書き込み完了とする書き込み処理における書き込み電圧増加量ΔＶｐｇｍ（ｉ）と１回前に書き込み完了直前にあった階級Ａ_ｉ−１のメモリセルを書き込み完了とする書き込み処理における書き込み電圧増加量ΔＶｐｇｍ（ｉ−１）の差分｛ΔＶｐｇｍ（ｉ）−ΔＶｐｇｍ（ｉ−１）｝が記載されている。これより、順次前回の書き込み電圧増加量ΔＶｐｇｍ（ｉ−１）に当該差分を加算することで、今回の書き込み電圧増加量ΔＶｐｇｍ（ｉ）を算出することができる。更に、算出された今回の書き込み電圧増加量ΔＶｐｇｍ（ｉ）を前回の書き込み処理で使用した書き込み電圧Ｖｐｇｍ（ｉ−１）に加算することで、今回印加すべき書き込み電圧Ｖｐｇｍ（ｉ）を導出できる。

図２に示す対照表では、書き込み対象の全メモリセルが１３の階級に類別され、評価値の大きい階級Ａ_５〜Ａ_８に対する書き込み電圧増加量ΔＶｐｇｍ（ｉ）（ｉ＝５〜８）は０．１Ｖとなっている。前述の通り、各階級の書き込み完了後の閾値電圧分布幅は、評価値（メモリセル数）の大きい階級ほど広くなるが、これらの階級に対する書き込み電圧増加量ΔＶｐｇｍ（ｉ）（ｉ＝５〜８）によって規定される。また、他の評価値の小さい階級Ａ_ｊ（ｊ＝１〜４，９〜１３）については、評価値Ｎ_ｊが小さい分だけ書き込み完了後の閾値電圧分布幅が狭くなるので、その小さくなった程度に応じて書き込み電圧増加量ΔＶｐｇｍ（ｊ）を大きくしても、階級Ａ_５〜Ａ_８の書き込み完了後の閾値電圧分布内に収めることができる。つまり、評価値Ｎ_ｊの小さい階級Ａ_ｊに対する書き込み電圧増加量ΔＶｐｇｍ（ｊ）と評価値Ｎ_ｉが最大の階級Ａ_ｉに対する書き込み電圧増加量ΔＶｐｇｍ（ｉ）との間の関係が、上記数８に示す漸化式で求まることになる。

一例として、図２に示す対照表では、書き込み電圧増加量ΔＶｐｇｍ（ｉ）の最小値
が０．１Ｖであるので、全メモリセルの書き込み完了後の閾値電圧分布幅も０．１Ｖの近傍値となる。つまり、本発明方法では、０．１Ｖの書き込み完了後の閾値電圧分布幅を実現するのに、均等な０．１Ｖの書き込み電圧増加量ΔＶｐｇｍ（ｉ）で全てのメモリセルに対して書き込み処理を行う必要がなくなり、書き込み工程の回数を大幅に軽減できることになる。比較例として、均等な０．１Ｖの書き込み電圧増加量ΔＶｐｇｍ（ｉ）で全てのメモリセルに対して書き込み処理を行う場合の、書き込み工程の回数ｉと書き込み電圧増加量ΔＶｐｇｍ（ｉ）の関係を図３に示す。図２に示す本実施形態での書き込み電圧Ｖｐｇｍ（ｉ）は６〜８Ｖ程度の電圧範囲を１３回の書き込み工程の繰り返しでカバーしており、これに対し、図３に示す従来の書き込み方法では、１９回の書き込み工程の繰り返しで、同様の電圧範囲をカバーしている。

図２及び図３より、本実施形態では、１３回の書き込み工程で全メモリセルの書き込みが完了するのに対して、従来の書き込み方法では、１９回の書き込み工程が必要となり、本発明方法によって３２％程度の書き込み処理時間の軽減が可能となることが分かる。

実際に、同じ試料の同じアドレス領域のメモリセル群を用いて、図２及び図３に夫々示す書き込み電圧Ｖｐｇｍ（ｉ）で、２通りの書き込み工程を実行した場合、夫々の実行回数で、略同じ書き込み完了後の閾値電圧分布幅を得ることができた。

以上の要領で導出された書き込み電圧Ｖｐｇｍ（ｉ）と書き込み工程の回数ｉとの関係を、図４に示す。また、以上の要領で導出された書き込み電圧増加量ΔＶｐｇｍ（ｉ）と書き込み工程の回数ｉとの関係を、図５に示す。

図４及び図５に示すように、３回以上繰り返される書き込み工程を時間的に３段階に分けた場合、最初と最後の段階では、書き込み電圧Ｖｐｇｍ（ｉ）は大きく変化し、つまり、書き込み電圧増加量ΔＶｐｇｍ（ｉ）は大きく、中間段階では、書き込み電圧増加量ΔＶｐｇｍ（ｉ）は最初と最後の段階より小さくなり、極小値を取る。より具体的には、ｉ番目の書き込み工程で書き込み完了となる階級Ａ_ｉの評価値Ｎ_ｉが、ｊ番目の書き込み工程で書き込み完了となる階級Ａ_ｊの評価値Ｎ_ｊより大きい場合は、ｉ番目の書き込み工程での１回前からの書き込み電圧増加量ΔＶｐｇｍ（ｉ）が、ｊ番目の書き込み工程での１回前からの書き込み電圧増加量ΔＶｐｇｍ（ｊ）より小さくなっている。つまり、書き込み工程を順次繰り返すことで、評価値の小さい階級から評価値の大きい階級へと書き込みが完了し、約半数のメモリセルの書き込みが完了した時点から、評価値の大きい階級から評価値の小さい階級へと書き込みが完了していく様子を、図４及び図５は示している。

上述の通り、本実施形態では、書き込み工程において、ステートマシン１６が記憶回路２１に内蔵された対照表にアクセスしてΔＶｐｇｍ（ｉ）または相当情報を取得し、ロウ電圧制御回路１５に対して、取得したΔＶｐｇｍ（ｉ）に応じたＶｐｇｍ（ｉ）｛＝Ｖｐｇｍ（ｉ−１）＋ΔＶｐｇｍ（ｉ）｝をロウデコーダ１３に供給するように制御し、未書き込みの全メモリセルに対して書き込み処理を実行する。

ここで、ロウ電圧制御回路１５（書き込み電圧発生回路に相当）は、一実施例として、例えば、Ｄ／Ａ変換回路を備えて構成される。このＤ／Ａ変換回路は、ΔＶｐｇｍ（ｉ）の電圧値に相当するディジタル入力を受け付け、ΔＶｐｇｍ（ｉ）の電圧値の電圧をアナログ出力する回路である。ところで、図４及び図５に示すように、３回以上繰り返される書き込み工程を時間的に３段階に分けた場合、最初と最後の段階では、書き込み電圧Ｖｐｇｍ（ｉ）は大きく変化し、つまり、書き込み電圧増加量ΔＶｐｇｍ（ｉ）は大きく、中間段階では、書き込み電圧増加量ΔＶｐｇｍ（ｉ）は最初と最後の段階より小さくなるので、Ｄ／Ａ変換回路のアナログ出力である書き込み電圧Ｖｐｇｍ（ｉ）の離散的な分布を、当該分布の全電圧範囲を３以上の区分に均等分割した場合に、分布の中央寄りの区分ほど選択されるアナログ出力数が多くなるように設定しておくことで、効率的なＤ／Ａ変換処理が可能となる。

〈第２実施形態〉
本実施形態は、上記第１実施形態において実際の書き込み動作の過程で実行された本発明方法の類別工程と評価工程を、予め実験やシミュレーションに基づいて実施しておき、その結果を書き込み工程の回数ｉと、書き込み電圧増加量ΔＶｐｇｍ（ｉ）、書き込み電圧増加量ΔＶｐｇｍ（ｉ）の変化量、及び、書き込み電圧Ｖｐｇｍ（ｉ）の少なくとも何れか１つとの関係を示す対照表と作成し、記憶回路２１に内蔵しておく。

また、全メモリセルの自然な閾値電圧分布の形状（分布幅等）も、予め実験やシミュレーションに基づいて予測可能であり、類別工程前の全メモリセルの自然な閾値電圧分布として、予め実験やシミュレーションに基づいて予測した自然な閾値電圧分布を使用する。

従って、本実施形態では、本発明装置が実行する書き込み動作では、類別工程と評価工程は行わずに、書き込み工程だけを類別工程と評価工程の結果を格納した対照表を用いて実行する。

書き込み工程では、ステートマシン１６がｉ回目の書き込み工程においては、回数ｉを入力として記憶回路２１に内蔵された対照表にアクセスして、書き込み電圧増加量ΔＶｐｇｍ（ｉ）、書き込み電圧増加量ΔＶｐｇｍ（ｉ）の変化量、及び、書き込み電圧Ｖｐｇｍ（ｉ）の少なくとも何れか１つ取得し、書き込み電圧Ｖｐｇｍ（ｉ）を導出する。そして、ロウ電圧制御回路１５に対して、導出した書き込み電圧Ｖｐｇｍ（ｉ）をロウデコーダ１３に供給するように制御し、未書き込みの全メモリセルに対して書き込み処理を実行する。かかる書き込み工程を全メモリセルが書き込み完了となるまで繰り返す。

以上の結果、本実施形態では、類別工程と評価工程が実際の書き込み動作で省略できるため、本発明装置内での書き込み動作の処理手順が簡略化され、スループプットが向上する。また、本実施形態では、本発明装置内に上記第１実施形態で用いた評価値計数レジスタ回路２０は不要となる。

本実施形態では、類別工程と評価工程を書き込み工程と分離して別途独立に実行できるので、上記第１実施形態に示した逐次実行方式に加えて、評価工程において、全メモリセルを一旦全て書き込み完了とする方法が採用できる。つまり、各階級Ａ_ｉの閾値電圧分布の幅に相当する電圧差の複数の書き込み電圧Ｖｐｇｍ（ｉ）を全メモリセルに順次印加し、書き込み電圧Ｖｐｇｍ（ｉ）の印加による書き込み処理が終了する毎に、書き込み完了基準電圧Ｖｐを参照電圧とする読み出し動作（ベリファイ処理）を実行して書き込み状態となっているメモリセル数を集計し、隣接する階級Ａ_ｉ−１間の集計数の差分を求め、各階級Ａ_ｉの評価値Ｎ_ｉを導出することができる。尚、書き込み電圧Ｖｐｇｍ（ｉ）の隣接する階級Ａ_ｉ，Ａ_ｉ−１間での増加量ΔＶｐｇｍ（ｉ）は、上記第１実施形態と同様に、上記数８の漸化式に従って導出されるものとする。

〈第３実施形態〉
本実施形態は、本発明方法の類別工程と評価工程の別実施形態について説明する。本実施形態の評価工程では、上記第１及び第２実施形態とは異なり、書き込み処理を伴わずに読み出し動作（ベリファイ処理）だけで、各階級Ａ_ｉの評価値Ｎ_ｉを導出する。

具体的には、先ず、類別工程において、全メモリセルの自然な閾値電圧分布の下限値Ｖｔｈ_０と上限値Ｖｔｈ_Ｎの間をＮ個の領域に区分して各階級Ａ_ｉに割り当てる。

引き続き、評価工程において、各階級Ａ_ｉの閾値電圧分布の上限値Ｖｔｈ_ｉまたは下限値Ｖｔｈ_ｉ−１を参照電圧として、全メモリセルに対してベリファイ処理を実行して、階級Ａ_ｉ別に読み出された各メモリセルの閾値電圧の内、参照電圧に対して下限値Ｖｔｈ_ｉ−１より高電圧側或いは上限値Ｖｔｈ_ｉより低電圧側の何れか一方側にあるメモリセル数を集計し、隣接する階級Ａ_ｉ，Ａ_ｉ−１間または階級Ａ_ｉ＋１，Ａ_ｉ間の集計数の差分を求め、各階級Ａ_ｉの評価値Ｎ_ｉを導出することができる。導出した評価値Ｎ_ｉは、評価値計数レジスタ回路２０に記憶される。

ここで、階級Ａ_ｉの評価値Ｎ_ｉの逆数で与えられる確率Ｐ_ｉを上記数５に示すような正規分布の累積確率分布関数Ｐｒ｛ｋ_ｉ｝で表し、累積確率分布関数Ｐｒ｛ｋ_ｉ｝の逆関数によりｋ_ｉを定義する。更に、書き込み対象の全メモリセルの総数を評価値Ｎ_０とする。

一方、書き込み電圧増加量ΔＶｐｇｍ（ｉ）を書き込み工程の回数ｉ（つまり、各階級Ａ_ｉの閾値電圧分布幅）に関係なく一定値に固定して全メモリセルに対する書き込み処理を行った場合に、目標となる書き込み完了後の閾値電圧分布幅が実現される場合の書き込み電圧増加量をΔＶｐｇｍ（０）とし、その書き込み電圧増加量ΔＶｐｇｍ（０）で全メモリセルに対して書き込み処理を行った場合の書き込み完了後の閾値電圧分布の標準偏差Ｓ_０を予め既知数として定義しておく。

ここで、各階級Ａ_ｉのメモリセルに対して単独に書き込み処理を行って書き込み完了となった場合の書き込み完了後の閾値電圧分布幅Ｗ_ｉの予測値は、下記の数９で算出される。

（数９）
Ｗ_ｉ＝２×ｋ_ｉ×Ｓ_０

上記分布幅Ｗ_ｉを得るための書き込み条件における閾値電圧の変化量に関する予め導出した既知の設定値或いは関数により、各階級Ａ_ｉの書き込み処理後の閾値電圧分布の形状と位置（分布の上限値と下限値）を予測できる。

従って、書き込み工程において、数９で得られる各階級Ａ_ｉの書き込み完了後の閾値電圧分布幅Ｗ_ｉの予測値を利用して、各階級Ａ_ｉのメモリセルに個別の書き込み条件での書き込み電圧Ｖｐｇｍ（ｉ）を印加することにより、各階級Ａ_ｉの書き込み処理後の閾値電圧分布が目標とする全メモリセルの書き込み完了後の閾値電圧分布内に収まるように、各階級Ａ_ｉの書き込み条件を設定する。また、この書き込み条件の設定においては、各階級Ａ_ｉの書き込み処理後の閾値電圧分布の上限値、下限値、中央値等を各階級Ａ_ｉで揃えるようにすることができる。

書き込み工程では、各階級Ａ_ｉのメモリセルに対して、夫々、上記要領で設定された書き込み条件で書き込み処理が実行される。全ての階級のメモリセルが書き込み完了となるまで、当該書き込み処理が繰り返される。

ここで、評価工程の評価値の算出処理と、書き込み工程での書き込み条件の設定処理と書き込み処理の各処理は、階級Ａ_ｉ毎に連続して実行する逐次実行方式と、全階級のメモリセルに対して、各処理を一括して実行する一括実行方式の両方式が可能である。但し、一括実行方式の場合は、全ての階級Ａ_ｉに対する評価値Ｎ_ｉや書き込み条件を纏めて記憶しておく記録領域が必要となる。

次に、本発明装置及び本発明方法の別実施形態について説明する。

〈１〉上記各実施形態では、図１に示すように、対照表の内容を記憶する不揮発性の記憶回路２１を備えていたが、対照表を記憶回路２１に記憶するのに代えて、図６に示すように、ステートマシン１６内の順序回路１６ａに組み込んでおくか、或いは、ステートマシン１６が実行するソフトウェアコードに格納しておくようにしてもよい。

〈２〉上記各実施形態では、一実施例として、ロウ電圧制御回路１５にＤ／Ａ変換回路を設け、このＤ／Ａ変換回路が、ΔＶｐｇｍ（ｉ）の電圧値に相当するディジタル入力を受け付け、電圧値がΔＶｐｇｍ（ｉ）の書き込み電圧をアナログ出力する構成を例示したが、対照表を設ける代わりに、Ｄ／Ａ変換回路が、対照表の入力である階級Ａ_ｉの評価値Ｎ_ｉや書き込み工程の回数ｉをディジタル入力として受け付けて、直接に電圧値がΔＶｐｇｍ（ｉ）の書き込み電圧をアナログ出力する構成であってもよい。

〈３〉上記各実施形態では、制御ゲートに印加する書き込み電圧の１回前の書き込み処理からの増加量を評価値Ｎ_ｉに応じて変化させる場合について説明したが、評価値Ｎ_ｉに応じて変化させる書き込み条件としては、必ずしも制御ゲートに印加する書き込み電圧だけに限定されるものではない。メモリセルの書き込み原理によっては、メモリセルの他の電極に印加される電圧を制御対象としても構わない。

〈４〉上記各実施形態では、メモリセルとして、図７に例示するフローティングを備えたＭＯＳＦＥＴ構造のフラッシュＥＰＲＯＭメモリセルを想定したが、メモリセルの構造は、図７に例示するスタック型のフローティング構造に限定されるものではない。

本発明に係る不揮発性半導体記憶装置及びその書き込み方法は、不揮発性半導体記憶装置に利用可能であり、より詳細には、不揮発性半導体記憶装置の書き込み対象となる複数のメモリセルからなる書き込み対象メモリセル群に対する書き込み方法に有効である。

本発明に係る不揮発性半導体記憶装置の一実施形態における構成を模式的に示すブロック図 本発明に係る不揮発性半導体記憶装置で使用する各階級の評価値と書き込み電圧増加量の対応関係を示す対照表を説明する図 従来の書き込み方法における書き込み工程の回数と書き込み電圧増加量の関係を示す対照表 本発明に係る不揮発性半導体記憶装置の書き込み方法で得られた導出された書き込み電圧と書き込み工程の回数の関係を示す説明図 本発明に係る不揮発性半導体記憶装置の書き込み方法で得られた導出された書き込み電圧増加量と書き込み工程の回数の関係を示す図 本発明に係る不揮発性半導体記憶装置の別実施形態における構成を模式的に示すブロック図 従来技術のフラッシュＥＰＲＯＭのメモリセル構造の一例を模式的に示す素子断面図 図７に示すメモリセルの等価回路図 従来の不揮発性半導体記憶装置の一構成例を模式的に示すブロック図 従来の不揮発性半導体記憶装置における消去後の閾値電圧分布と自然な閾値電圧分布を示す図 従来の不揮発性半導体記憶装置における書き込み回数と書き込み電圧の関係を示す図 従来の不揮発性半導体記憶装置における書き込み動作中のメモリセルの閾値電圧分布の推移を説明する図 従来の不揮発性半導体記憶装置における書き込み動作中のメモリセルの閾値電圧分布の推移を説明する図 従来の不揮発性半導体記憶装置における書き込み動作中のメモリセルの閾値電圧分布の推移を説明する図 従来の不揮発性半導体記憶装置における書き込み動作中のメモリセルの閾値電圧分布の推移を説明する図 従来の不揮発性半導体記憶装置における書き込み動作中のメモリセルの閾値電圧分布の推移を説明する図 従来の不揮発性半導体記憶装置におけるメモリセル数の異なる階級の閾値電圧分布の関係を示す図 本発明に係る不揮発性半導体記憶装置におけるメモリセル数の異なる階級の閾値電圧分布の関係を示す図

符号の説明

１： 浮遊ゲート
２： チャンネル
３： 絶縁膜
４： 制御ゲート
５： トンネルゲート絶縁膜
６： ソース拡散、ソース電極
７： ドレイン拡散、ドレイン電極
１０： メモリセルアレイ
１１： センスアンプ回路
１２： カラム（列）デコーダ
１３： ロウ（行）デコーダ
１４： カラム電圧制御回路
１５： ロウ電圧制御回路
１６： ステートマシン
１６ａ：順序回路（対照表）
１７： 入出力バッファ
１８： アドレスバッファ
１９： コマンドステートロジックインタフェース
２０： 評価値計数レジスタ回路
２１： 記憶回路（対照表）
Ａ_ｉ，Ａ_ｊ： 階級
ＤＥ： 消去後の閾値電圧分布
ＤＰ１： 自然な閾値電圧分布
ＤＰ２〜ＤＰ４： 書き込み電圧印加後の移動した閾値電圧分布
ＤＸ，ＤＹ，ＤＺ： 書き込み電圧印加毎の書き込み完了した領域の合成閾値電圧分布
Ｒ_ｉ，Ｒ_ｊ： 閾値電圧分布幅
Ｖｐｇｍ： 書き込み電圧
Ｖｐｖ： 書き込み完了基準閾値電圧
Ｗｖｔｐ： 最終的な書き込み完了後の閾値電圧分布幅
Ｘ１〜Ｘ３： 書き込み電圧印加後の閾値電圧分布内の書き込み完了した領域
ΔＶｐｇｍ： 書き込み電圧の増加量

Claims (21)

1. 不揮発性半導体記憶装置の書き込み対象となる複数のメモリセルからなる書き込み対象メモリセル群の全てまたは一部の前記メモリセルの集合に対して、
   前記メモリセルの夫々を、前記メモリセルの記憶状態に応じて変化する物理量に応じて、前記物理量の分布範囲によって規定される３以上の階級に類別する類別工程と、
   前記類別工程で類別された前記各階級に属する前記メモリセルの数を前記各階級の評価値として導出する評価工程と、
   前記各階級の前記メモリセルに対して、前記各階級の前記評価値に応じた書き込み条件で書き込み処理を行う書き込み工程と、
   を有することを特徴とする不揮発性半導体記憶装置の書き込み方法。
2. 前記メモリセルがＭＯＳＦＥＴ構造を有し、前記物理量が前記ＭＯＳＦＥＴ構造の閾値電圧として規定されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置の書き込み方法。
3. 前記評価工程において、前記各階級の閾値電圧分布の上限値または下限値を参照電圧として、前記集合内の前記メモリセルに対して読み出し動作を実行して、前記階級別に読み出された前記各メモリセルの閾値電圧の内、前記参照電圧に対して高電圧側或いは低電圧側の何れか一方側にある前記メモリセルの数を集計し、隣接する前記階級間の前記集計数の差分を求め、前記各階級の前記評価値を導出することを特徴とする請求項２に記載の不揮発性半導体記憶装置の書き込み方法。
4. 前記評価工程において、前記各階級の閾値電圧分布の幅に相当する電圧差の複数の書き込み電圧を前記集合内の前記メモリセルに順次印加することにより実行し、１つの書き込み電圧での書き込み動作が終了する毎に、前記メモリセルの書き込み状態を規定する基準閾値電圧を参照電圧とする読み出し動作を実行して書き込み状態となっている前記メモリセルの数を集計し、隣接する前記階級間の前記集計数の差分を求め、前記各階級の前記評価値を導出することを特徴とする請求項２に記載の不揮発性半導体記憶装置の書き込み方法。
5. 前記評価工程において、前記各階級の閾値電圧分布の幅に相当する電圧差の複数の書き込み電圧を前記集合内の前記メモリセルに順次印加することにより実行し、１つの書き込み電圧での書き込み動作が終了する毎に、前記メモリセルの書き込み状態を規定する第１の基準閾値電圧を参照電圧とする第１の読み出し動作と、評価対象の前記階級の閾値電圧分布幅だけ消去側に電圧差のある第２の基準閾値電圧を参照電圧とする第２の読み出し動作とを実行して、前記第１の読み出し動作で消去状態となっている前記メモリセルの数を集計し、且つ、前記第２の読み出し動作で書き込み状態となっている前記メモリセルの数を集計し、前記２つの集計数の差分を求め、評価対象の前記階級の前記評価値を逐次導出することを特徴とする請求項２に記載の不揮発性半導体記憶装置の書き込み方法。
6. 前記書き込み工程で使用する前記書き込み条件の内の前記各階級の前記評価値に応じて変化する条件が、前記集合全体に対して書き込み処理が終了した時点での前記集合全体の閾値電圧分布の標準偏差と、前記各階級に属する前記メモリセルの数に基づいて導出されることを特徴とする請求項２〜５の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法。
7. 前記書き込み工程において、前記書き込み条件を変化させながら前記書き込み処理を順次実行することにより、前記集合内の前記メモリセルを順次書き込み状態に遷移させるに際し、
   前記書き込み条件の変化量を、変化後の前記書き込み条件が適用されることによって前記書き込み状態に遷移する一群の前記メモリセルが属する前記階級の前記評価値が大きいほど小さく設定することを特徴とする請求項２〜６の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法。
8. 前記書き込み工程において、前記書き込み条件を変化させながら逐次実行する前記書き込み処理の実行回数の進行につれて、前記書き込み条件または前記書き込み条件の変化量が極小値を持つように前記書き込み条件が変化することを特徴とする請求項２〜７の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法。
9. 前記書き込み工程で使用する前記書き込み条件の内の前記各階級の前記評価値に応じて変化する条件が、前記メモリセルの所定の電極に印加する書き込み電圧の変化量であることを特徴とする請求項２〜７の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法。
10. 前記書き込み電圧が、前記メモリセルのゲート電極に印加する書き込みゲート電圧であることを特徴とする請求項８に記載の不揮発性半導体記憶装置の書き込み方法。
11. 前記書き込み工程において、前記各階級の前記メモリセルに対する前記書き込み処理に適用する前記書き込み電圧の変化量を決定するに際し、
    任意数ｉ番目の前記階級の前記評価値Ｎ_ｉが、前記任意数ｉと異なる任意数ｊ番目の前記階級の前記評価値Ｎ_ｊより大きい場合（Ｎ_ｉ＞Ｎ_ｊ）、
    前記任意数ｉ番目の前記階級に属する前記メモリセルが書き込み直前の閾値電圧領域にある場合の当該階級に属する前記メモリセルに対する書き込み処理における前記書き込み電圧Ｖｐｇｍ（ｉ）の１回前の書き込み処理における前記書き込み電圧のＶｐｇｍ（ｉ−１）からの変化量ΔＶｐｇｍ（ｉ）が、前記任意数ｊ番目の前記階級に属する前記メモリセルが書き込み直前の閾値電圧領域にある場合の当該階級に属する前記メモリセルに対する書き込み処理における前記書き込み電圧Ｖｐｇｍ（ｊ）の１回前の書き込み処理における前記書き込み電圧のＶｐｇｍ（ｊ−１）からの変化量ΔＶｐｇｍ（ｊ）より小さくなるように、決定されることを特徴とする請求項９または１０に記載の不揮発性半導体記憶装置の書き込み方法。
12. 前記書き込み工程において、前記各階級の前記メモリセルに対する前記書き込み処理に適用する前記書き込み電圧の変化量を決定するに際し、
    任意数ｉ番目の前記階級に属する前記メモリセルが書き込み直前の閾値電圧領域にある場合の当該階級に属する前記メモリセルに対する書き込み処理における前記書き込み電圧Ｖｐｇｍ（ｉ）の１回前の書き込み処理における前記書き込み電圧のＶｐｇｍ（ｉ−１）からの変化量ΔＶｐｇｍ（ｉ）が、下記の数１に示す漸化式で与えられ、
    （数１）
    ΔＶｐｇｍ（ｉ＋１）−ΔＶｐｇｍ（ｉ）＝−２×（ｋ_ｉ＋１−ｋ_ｉ）×Ｓ_０
    
    前記数１中の前記任意数ｉが１以上の場合のｋ_ｉ＋１とｋ_ｉが、（ｉ＋１）番目の前記階級の前記評価値Ｎ_ｉ＋１とｉ番目の前記階級の前記評価値Ｎ_ｉの逆数で与えられる確率Ｐ_ｉ＋１とＰ_ｉの夫々を、下記の数２と数３に示すような正規分布の累積確率分布関数Ｐｒ｛ｋ_ｉ＋１｝とＰｒ｛ｋ_ｉ｝で表した場合の各逆関数で与えられ、
    前記数１中の前記任意数ｉが０の場合のｋ_０が、前記集合全体の前記メモリセルの数Ｎ_０の逆数で与えられる確率Ｐ_０を、下記の数４に示すような正規分布の累積確率分布関数Ｐｒ｛ｋ_０｝で表した場合の逆関数で与えられ、
    前記数１中の前記任意数ｉが０の場合のΔＶｐｇｍ（０）が、変化量ΔＶｐｇｍ（ｉ）を任意数ｉに関係なく一定値に固定して前記集合全体の前記メモリセルの書き込み処理を完了させた場合に前記集合全体の閾値電圧分布幅が目標の閾値電圧分布幅となる場合の変化量で与えられ、
    前記数１中のＳ_０が、変化量ΔＶｐｇｍ（ｉ）を前記任意数ｉに関係なくΔＶｐｇｍ（０）固定して前記集合全体の前記メモリセルの書き込み処理を完了させた場合の前記集合全体の閾値電圧分布の標準偏差で与えられることを特徴とする請求項９または１０に記載の不揮発性半導体記憶装置の書き込み方法。
13. 前記類別工程と前記評価工程を、実際に前記書き込み工程を前記不揮発性半導体記憶装置内で実行する前に、前記不揮発性半導体記憶装置とは別の試料を用いた実験或いはシミュレーションによって予め実行しておき、その実行結果として得られた前記各階級の前記評価値に応じた前記書き込み条件を、予め導出した上で前記不揮発性半導体記憶装置内に記憶しておくことを特徴とする請求項１〜１２の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法。
14. 請求項１〜１２の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法により、書き込み対象となる複数のメモリセルからなる書き込み対象メモリセル群の全てまたは一部の前記メモリセルの集合に対して書き込み可能な不揮発性半導体記憶装置であって、
    前記書き込み方法の前記類別工程を実行可能な類別手段と、
    前記書き込み方法の前記評価工程を実行可能な評価手段と、
    前記書き込み方法の前記書き込み工程を実行可能な書き込み手段と、
    を備えてなることを特徴とする不揮発性半導体記憶装置。
15. 請求項２〜１２の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法により、書き込み対象となる複数のメモリセルからなる書き込み対象メモリセル群の全てまたは一部の前記メモリセルの集合に対して書き込み可能な不揮発性半導体記憶装置であって、
    前記書き込み方法の前記類別工程を実行可能な類別手段と、
    前記書き込み方法の前記評価工程を実行可能な評価手段と、
    前記書き込み方法の前記書き込み工程を実行可能な書き込み手段と、
    を備えてなり、
    前記評価手段が、前記集合内において、閾値電圧が所定の参照電圧以下または以上の前記メモリセルの数を集計可能な集計手段を備えていることを特徴とする不揮発性半導体記憶装置。
16. 前記評価手段が、前記集計手段が集計した前記メモリセルの数を記憶するレジスタ回路を備えていることを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
17. 前記書き込み手段が、前記各階級の前記評価値を入力とし、前記評価値に対して予め設定された前記書き込み条件、前記書き込み条件の変化量、または、前記書き込み条件の変化量の変化量を出力とする書き込み条件対照表を備えていることを特徴とする請求項１４〜１６の何れか１項に記載の不揮発性半導体記憶装置。
18. 前記書き込み手段が、前記各階級の前記評価値が入力されると、前記書き込み条件、前記書き込み条件の変化量、または、前記書き込み条件の変化量の変化量を出力とする順序回路を備えていることを特徴とする請求項１４〜１６の何れか１項に記載の不揮発性半導体記憶装置。
19. 請求項１３に記載の不揮発性半導体記憶装置の書き込み方法により、書き込み対象となる複数のメモリセルからなる書き込み対象メモリセル群の全てまたは一部の前記メモリセルの集合に対して書き込み可能な不揮発性半導体記憶装置であって、
    前記書き込み方法の前記類別工程と前記評価工程を予め実行して得られる前記各階級の前記評価値に応じた前記書き込み条件を対照表として記憶する記憶回路と、
    前記書き込み方法の前記書き込み工程を前記対照表として記憶された前記書き込み条件に基づいて実行可能な書き込み手段と、
    を備えてなることを特徴とする不揮発性半導体記憶装置。
20. 前記書き込み手段が、前記各階級の前記評価値に応じた前記書き込み条件、前記書き込み条件の変化量、または、前記書き込み条件の変化量の変化量に基づいて、前記メモリセルの所定の電極に印加する書き込み電圧を出力する書き込み電圧発生回路を備えていることを特徴とする請求項１７〜１９の何れか１項に記載の不揮発性半導体記憶装置。
21. 前記書き込み電圧発生回路がＤ／Ａ変換回路で構成され、
    前記Ｄ／Ａ変換回路のディジタル入力によって選択されるアナログ出力である前記書き込み電圧の離散的な分布が、前記分布の全電圧範囲を３以上の区分に均等分割した場合に、前記分布の中央寄りの区分ほど選択されるアナログ出力数が多いことを特徴とする請求項２０に記載の不揮発性半導体記憶装置。