JP2002025283A - フラッシュメモリ素子の消去方法 - Google Patents
フラッシュメモリ素子の消去方法Info
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Abstract
(57)【要約】
【課題】 内部電圧の変化にもかかわらず、一定の消去
速度を有するフラッシュメモリ素子の消去方法を提供す
ること。 【解決手段】 本発明のフラッシュメモリ素子の消去方
法は、セルの消去検証時に消去されたセルの数を確認
し、消去されたセルの数が設定された数より少ない場
合、消去パルス幅または消去電圧を増加させて消去を行
い、消去されたセルの数が設定された数より多い場合、
消去パルス幅或いは消去電圧を減少させて消去を行うこ
とにより、工程や動作環境に応じて変わる消去速度を一
定に維持して、過消去の問題を解決することができる。
速度を有するフラッシュメモリ素子の消去方法を提供す
ること。 【解決手段】 本発明のフラッシュメモリ素子の消去方
法は、セルの消去検証時に消去されたセルの数を確認
し、消去されたセルの数が設定された数より少ない場
合、消去パルス幅または消去電圧を増加させて消去を行
い、消去されたセルの数が設定された数より多い場合、
消去パルス幅或いは消去電圧を減少させて消去を行うこ
とにより、工程や動作環境に応じて変わる消去速度を一
定に維持して、過消去の問題を解決することができる。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ素
子の消去方法に係り、特にセルの消去検証時に消去され
たセルの数を確認し、消去パルス幅或いは消去電圧を変
化させて消去動作を行なうことにより、工程や動作環境
に応じて変わる消去速度を一定に維持してセルの消去分
布の安定化を図り、過消去の問題を解決することができ
るフラッシュメモリ素子の消去方法に関する。
子の消去方法に係り、特にセルの消去検証時に消去され
たセルの数を確認し、消去パルス幅或いは消去電圧を変
化させて消去動作を行なうことにより、工程や動作環境
に応じて変わる消去速度を一定に維持してセルの消去分
布の安定化を図り、過消去の問題を解決することができ
るフラッシュメモリ素子の消去方法に関する。
【０００２】
【従来の技術】フラッシュメモリ素子はＦＮトンネリン
グ(F-N tunneling)によって消去を行う。これは約１０
０Å程度のトンネル酸化膜の性質及び厚さなどによって
その効率性が変化し、一定時間に対してはその特性が自
己制限(self-limiting)されない。従って、このような
各種の工程過程で発生する変化によって各セルの消去速
度が異なる。これはセルの特性分布、特に消去セルのし
きい値電圧分布を悪くする結果をもたらす。
グ(F-N tunneling)によって消去を行う。これは約１０
０Å程度のトンネル酸化膜の性質及び厚さなどによって
その効率性が変化し、一定時間に対してはその特性が自
己制限(self-limiting)されない。従って、このような
各種の工程過程で発生する変化によって各セルの消去速
度が異なる。これはセルの特性分布、特に消去セルのし
きい値電圧分布を悪くする結果をもたらす。
【０００３】以下、一般的なフラッシュメモリ素子の消
去方法を図１に基づいて説明する。
去方法を図１に基づいて説明する。
【０００４】消去を行う前に選択されたブロックのセル
をプログラムして各セルのしきい値電圧を高めるための
プリプログラム(pre-program)（１１）及び検証を行う
（１２）。プリプログラムは既に消去されて低いしきい
値電圧を有するセルが更に消去されると、一層低いしき
い値電圧に移動して殆どのセルが過消去される現象を防
止するために実施するものである。全体セルのしきい値
電圧を調整した後、ブロック単位で消去を行う（１
３）。消去状態を検証して（１４）、消去が十分でない
場合、再び消去動作を行う一連の動作を繰り返す。全て
のセルの消去が完了した後、相対的に速い速度の消去特
性を有する一部セルの過消去を解決するために若干のプ
ログラム動作でセルの漏洩電流を防ぐポストプログラム
(post-program)（１５）及び検証（１６）を行ってフラ
ッシュメモリ素子の消去動作を完了する。プログラムが
チャネルホットエレクトロン(channel hot electron)を
利用するのとは対照的に、ポストプログラムはアバラン
シェホットエレクトロン(avalanche hot electron)を利
用する。
をプログラムして各セルのしきい値電圧を高めるための
プリプログラム(pre-program)（１１）及び検証を行う
（１２）。プリプログラムは既に消去されて低いしきい
値電圧を有するセルが更に消去されると、一層低いしき
い値電圧に移動して殆どのセルが過消去される現象を防
止するために実施するものである。全体セルのしきい値
電圧を調整した後、ブロック単位で消去を行う（１
３）。消去状態を検証して（１４）、消去が十分でない
場合、再び消去動作を行う一連の動作を繰り返す。全て
のセルの消去が完了した後、相対的に速い速度の消去特
性を有する一部セルの過消去を解決するために若干のプ
ログラム動作でセルの漏洩電流を防ぐポストプログラム
(post-program)（１５）及び検証（１６）を行ってフラ
ッシュメモリ素子の消去動作を完了する。プログラムが
チャネルホットエレクトロン(channel hot electron)を
利用するのとは対照的に、ポストプログラムはアバラン
シェホットエレクトロン(avalanche hot electron)を利
用する。
【０００５】このような消去方法では、製造工程上や動
作環境、即ち温度及び動作電源に応じて消去時の内部電
圧が異なってくる。
作環境、即ち温度及び動作電源に応じて消去時の内部電
圧が異なってくる。
【０００６】フラッシュメモリ素子は一般的な単一外部
電源により動作しつつ、情報を消去及び記憶するために
内部電源が昇圧回路を内在して高電圧を発生させるチャ
ージポンプ回路を使用する。内部から発生した高電圧を
適切な電圧にレギュレーションして所望の情報記憶行為
を行う。
電源により動作しつつ、情報を消去及び記憶するために
内部電源が昇圧回路を内在して高電圧を発生させるチャ
ージポンプ回路を使用する。内部から発生した高電圧を
適切な電圧にレギュレーションして所望の情報記憶行為
を行う。
【０００７】従って、外部の要因によってかかる電圧整
流回路は、多少異なる利得値を有し、その結果、消去時
の内部電圧が激しく変化する。このような内部電圧の変
化はセルの消去速度に急激な影響を与える。低い消去電
圧の場合、消去速度が遅くなりすぎて素子の性能を悪化
させる。一方、高い消去電圧の場合、消去速度が急激に
増加して単位回数の消去においてセルの消去が過度に発
生する過消去の問題を招く。
流回路は、多少異なる利得値を有し、その結果、消去時
の内部電圧が激しく変化する。このような内部電圧の変
化はセルの消去速度に急激な影響を与える。低い消去電
圧の場合、消去速度が遅くなりすぎて素子の性能を悪化
させる。一方、高い消去電圧の場合、消去速度が急激に
増加して単位回数の消去においてセルの消去が過度に発
生する過消去の問題を招く。
【０００８】これにより、セルの情報を読み取るとき、
過消去の発生した一部の隣接したセルにおいて漏洩電流
が発生する。その結果、読み出そうとするセルがプログ
ラムの場合、オフセル(off-cell)の情報がセンシングさ
れなければならないが、漏洩電流が過度の場合、まるで
オンセル(on-cell)かの如く認識され、間違っている情
報を読み出す素子の誤動作が発生する。
過消去の発生した一部の隣接したセルにおいて漏洩電流
が発生する。その結果、読み出そうとするセルがプログ
ラムの場合、オフセル(off-cell)の情報がセンシングさ
れなければならないが、漏洩電流が過度の場合、まるで
オンセル(on-cell)かの如く認識され、間違っている情
報を読み出す素子の誤動作が発生する。
【０００９】
【発明が解決しようとする課題】本発明の目的は、内部
電圧の変化にもかかわらず、一定の消去速度を有するフ
ラッシュメモリ素子の消去方法を提供することにある。
電圧の変化にもかかわらず、一定の消去速度を有するフ
ラッシュメモリ素子の消去方法を提供することにある。
【００１０】本発明の他の目的は、消去状態に応じて消
去パルスを調節して消去動作を行なうことにより、過消
去の問題を解決することができるフラッシュメモリ素子
の消去方法を提供することにある。
去パルスを調節して消去動作を行なうことにより、過消
去の問題を解決することができるフラッシュメモリ素子
の消去方法を提供することにある。
【００１１】本発明のまた他の目的は、消去状態に応じ
て消去電圧を調節して消去動作を行うことにより、過消
去の問題を解決することができるフラッシュメモリ素子
の消去方法を提供することにある。
て消去電圧を調節して消去動作を行うことにより、過消
去の問題を解決することができるフラッシュメモリ素子
の消去方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の一実施例は、選
択されたセクタのセルのしきい値電圧を高めるためのプ
リプログラム及びその検証を行う第１段階と、前記選択
されたセクタのアドレスカウンタをリセットした後、ア
ドレス単位で単位パルスの消去電圧を印加して消去を行
う第２段階と、前記アドレスの全体セルの消去状態を検
証し、その結果、アドレスの全体セルが消去されたな
ら、アドレスを増加させると共に最後のアドレスまで消
去を行う第３段階と、前記最後のアドレスまで消去され
た場合、ポストプログラム及びその検証を介してフラッ
シュメモリ素子の消去動作を完了する第４段階と、前記
第３段階の消去検証結果、全体セルが消去されていない
場合、セクタ全体を消去し、消去を行った回数が設定さ
れた最大消去回数を超過するか否かを検証する第５段階
と、前記第５段階の消去回数検証結果、最大消去回数を
超過していない場合、消去されたセルの個数を把握する
第６段階と、前記第６段階の結果、消去されたセルの個
数が設定された最小消去セルの個数より少ない場合、パ
ルスの幅を増加させた消去電圧を印加して消去を行う第
７段階と、前記第６段階の結果、消去されたセルの個数
が設定された最大消去セルの個数より多い場合、パルス
の幅を減少させた消去電圧を印加して消去を行う第８段
階と、前記第６段階の結果、消去セルの個数が設定され
た最小及び最大消去セル数の間の場合、パルスの幅を調
節していない消去電圧を印加して消去を行う第９段階
と、前記第５段階の消去回数検証結果、最大消去回数を
超過した場合、素子が不良であることを判定し終了する
第１０段階とを含んでなることを特徴とする。
択されたセクタのセルのしきい値電圧を高めるためのプ
リプログラム及びその検証を行う第１段階と、前記選択
されたセクタのアドレスカウンタをリセットした後、ア
ドレス単位で単位パルスの消去電圧を印加して消去を行
う第２段階と、前記アドレスの全体セルの消去状態を検
証し、その結果、アドレスの全体セルが消去されたな
ら、アドレスを増加させると共に最後のアドレスまで消
去を行う第３段階と、前記最後のアドレスまで消去され
た場合、ポストプログラム及びその検証を介してフラッ
シュメモリ素子の消去動作を完了する第４段階と、前記
第３段階の消去検証結果、全体セルが消去されていない
場合、セクタ全体を消去し、消去を行った回数が設定さ
れた最大消去回数を超過するか否かを検証する第５段階
と、前記第５段階の消去回数検証結果、最大消去回数を
超過していない場合、消去されたセルの個数を把握する
第６段階と、前記第６段階の結果、消去されたセルの個
数が設定された最小消去セルの個数より少ない場合、パ
ルスの幅を増加させた消去電圧を印加して消去を行う第
７段階と、前記第６段階の結果、消去されたセルの個数
が設定された最大消去セルの個数より多い場合、パルス
の幅を減少させた消去電圧を印加して消去を行う第８段
階と、前記第６段階の結果、消去セルの個数が設定され
た最小及び最大消去セル数の間の場合、パルスの幅を調
節していない消去電圧を印加して消去を行う第９段階
と、前記第５段階の消去回数検証結果、最大消去回数を
超過した場合、素子が不良であることを判定し終了する
第１０段階とを含んでなることを特徴とする。
【００１３】本発明の他の実施例は、選択されたセクタ
のセルのしきい値電圧を高めるためのプリプログラム及
びその検証を行う第１段階と、前記選択されたセクタの
アドレスカウンタをリセットした後、アドレス単位で単
位パルスの消去電圧を印加して消去を行う第２段階と、
前記アドレスの全体セルの消去状態を検証し、その結
果、アドレスの全体セルが消去されたなら、アドレスを
増加させると共に最後のアドレスまで消去を行う第３段
階と、前記最後のアドレスまで消去された場合、ポスト
プログラム及びその検証を介してフラッシュメモリ素子
の消去動作を完了する第４段階と、前記第３段階の消去
検証結果、全体セルが消去されていない場合、セクタ全
体を消去し、消去を行った回数が設定された最大消去回
数を超過するか否かを検証する第５段階と、前記第５段
階の消去回数検証結果、最大消去回数を超過していない
場合、消去されたセルの個数を把握する第６段階と、前
記第６段階の結果、消去されたセルの個数が設定された
最小消去セルの個数より少ない場合、消去電圧を増加さ
せて消去を行う第７段階と、前記第６段階の結果、消去
されたセルの個数が設定された最大消去セルの個数より
多い場合、消去電圧を減少させて消去を行う第８段階
と、前記第６段階の結果、消去セルの個数が設定された
最小及び最大消去セル数の間の場合、消去電圧を調節し
ていない消去電圧を印加して消去を行う第９段階と、前
記第５段階の消去回数検証結果、最大消去回数を超過し
た場合、素子が不良であることを判定し終了する第１０
段階とを含んでなることを特徴とする。
のセルのしきい値電圧を高めるためのプリプログラム及
びその検証を行う第１段階と、前記選択されたセクタの
アドレスカウンタをリセットした後、アドレス単位で単
位パルスの消去電圧を印加して消去を行う第２段階と、
前記アドレスの全体セルの消去状態を検証し、その結
果、アドレスの全体セルが消去されたなら、アドレスを
増加させると共に最後のアドレスまで消去を行う第３段
階と、前記最後のアドレスまで消去された場合、ポスト
プログラム及びその検証を介してフラッシュメモリ素子
の消去動作を完了する第４段階と、前記第３段階の消去
検証結果、全体セルが消去されていない場合、セクタ全
体を消去し、消去を行った回数が設定された最大消去回
数を超過するか否かを検証する第５段階と、前記第５段
階の消去回数検証結果、最大消去回数を超過していない
場合、消去されたセルの個数を把握する第６段階と、前
記第６段階の結果、消去されたセルの個数が設定された
最小消去セルの個数より少ない場合、消去電圧を増加さ
せて消去を行う第７段階と、前記第６段階の結果、消去
されたセルの個数が設定された最大消去セルの個数より
多い場合、消去電圧を減少させて消去を行う第８段階
と、前記第６段階の結果、消去セルの個数が設定された
最小及び最大消去セル数の間の場合、消去電圧を調節し
ていない消去電圧を印加して消去を行う第９段階と、前
記第５段階の消去回数検証結果、最大消去回数を超過し
た場合、素子が不良であることを判定し終了する第１０
段階とを含んでなることを特徴とする。
【００１４】
【発明の実施の形態】以下、添付図に基づいて本発明を
詳細に説明する。
詳細に説明する。
【００１５】図２は本発明の一実施例に係るフラッシュ
メモリ素子の消去方法を説明するための流れ図である。
メモリ素子の消去方法を説明するための流れ図である。
【００１６】消去を行う前に選択されたセクタのセルを
プログラムして各セルのしきい値電圧を高めるためのプ
リプログラム（２０１）及びその検証を行う（２０
２）。プリプログラムを完了して全てのセルのしきい値
電圧が上昇した後、セクタ単位で消去を行う。まず、選
択されたセクタのアドレスカウンタをリセットした後
（２０３）、アドレス単位で単位パルスの消去電圧を印
加して消去を行うが、１０ｍｓまたは５ｍｓのパルス幅
を有する−１０Ｖ及び５Ｖの消去電圧をゲート及び基板
のそれぞれに印加して消去を行う（２０４）。アドレス
の全体セルの消去状態を検証し（２０５）、その結果、
アドレスの全体セルが消去成功したなら、最後のアドレ
スまで消去されたか否かを検証する（２０６）。段階２
０６の検証結果、最後のアドレスまで消去されていなけ
れば、アドレスカウンタを増加させ、消去及び消去検証
を最後のアドレスが消去されるまで行う。最後のアドレ
スまで消去が成功したなら、相対的に速い速度の消去特
性を有する一部セルの過消去を解決するためにポストプ
ログラム（２０８）及びその検証（２０９）を介してフ
ラッシュメモリ素子の消去動作を完了する。一方、段階
（２０５）の消去検証結果、全体セルが消去されていな
ければ、セクタ全体を消去し（２１０）、消去を行った
回数が設定された最大消去回数を超過するか否かを検証
する（２１１）。段階（２１１）の検証結果、最大消去
回数を超過したなら、素子が不良であることを判定し
（２１２）終了する。しかし、段階（２１１）の検証結
果、最大消去回数を超過していない場合、消去されたセ
ルの個数Ｃを把握する（２１３）。段階（２１３）の結
果、設定された最小消去セルの個数Ａより少なく消去さ
れた場合、セルの消去速度が遅い場合と判断して消去パ
ルスの幅を２倍に増加させ（２１４）、消去を行う（２
０４）。即ち、２０ｍｓまたは１０ｍｓのパルス幅を有
する−１０Ｖ及び５Ｖの電圧をゲート及び基板のそれぞ
れに印加して消去を行う。一方、段階２１３の結果、設
定された最大消去セルの個数Ｂより多く消去された場
合、セルの消去速度が速いものと判断して消去パルスの
幅を半分に減らして（２１５）消去を行う（２０４）。
即ち、５ｍｓまたは２.５ｍｓのパルス幅を有する−１
０Ｖ及び５Ｖの電圧をゲート及び基板のそれぞれに印加
して消去を行う。また、消去セルの個数が最小及び最大
消去セル数の間の場合、パルス幅を調節せずに消去を行
う（２０４）。
プログラムして各セルのしきい値電圧を高めるためのプ
リプログラム（２０１）及びその検証を行う（２０
２）。プリプログラムを完了して全てのセルのしきい値
電圧が上昇した後、セクタ単位で消去を行う。まず、選
択されたセクタのアドレスカウンタをリセットした後
（２０３）、アドレス単位で単位パルスの消去電圧を印
加して消去を行うが、１０ｍｓまたは５ｍｓのパルス幅
を有する−１０Ｖ及び５Ｖの消去電圧をゲート及び基板
のそれぞれに印加して消去を行う（２０４）。アドレス
の全体セルの消去状態を検証し（２０５）、その結果、
アドレスの全体セルが消去成功したなら、最後のアドレ
スまで消去されたか否かを検証する（２０６）。段階２
０６の検証結果、最後のアドレスまで消去されていなけ
れば、アドレスカウンタを増加させ、消去及び消去検証
を最後のアドレスが消去されるまで行う。最後のアドレ
スまで消去が成功したなら、相対的に速い速度の消去特
性を有する一部セルの過消去を解決するためにポストプ
ログラム（２０８）及びその検証（２０９）を介してフ
ラッシュメモリ素子の消去動作を完了する。一方、段階
（２０５）の消去検証結果、全体セルが消去されていな
ければ、セクタ全体を消去し（２１０）、消去を行った
回数が設定された最大消去回数を超過するか否かを検証
する（２１１）。段階（２１１）の検証結果、最大消去
回数を超過したなら、素子が不良であることを判定し
（２１２）終了する。しかし、段階（２１１）の検証結
果、最大消去回数を超過していない場合、消去されたセ
ルの個数Ｃを把握する（２１３）。段階（２１３）の結
果、設定された最小消去セルの個数Ａより少なく消去さ
れた場合、セルの消去速度が遅い場合と判断して消去パ
ルスの幅を２倍に増加させ（２１４）、消去を行う（２
０４）。即ち、２０ｍｓまたは１０ｍｓのパルス幅を有
する−１０Ｖ及び５Ｖの電圧をゲート及び基板のそれぞ
れに印加して消去を行う。一方、段階２１３の結果、設
定された最大消去セルの個数Ｂより多く消去された場
合、セルの消去速度が速いものと判断して消去パルスの
幅を半分に減らして（２１５）消去を行う（２０４）。
即ち、５ｍｓまたは２.５ｍｓのパルス幅を有する−１
０Ｖ及び５Ｖの電圧をゲート及び基板のそれぞれに印加
して消去を行う。また、消去セルの個数が最小及び最大
消去セル数の間の場合、パルス幅を調節せずに消去を行
う（２０４）。
【００１７】図３は本発明の他の実施例に係るフラッシ
ュメモリ素子の消去方法を説明するための流れ図であ
る。
ュメモリ素子の消去方法を説明するための流れ図であ
る。
【００１８】消去を行う前に選択されたセクタのセルを
プログラムして各セルのしきい値電圧を高めるためのプ
リプログラム３０１及びその結果を検証する（３０
２）。プリプログラムを完了して全てのセルのしきい値
電圧が上昇した後、セクタ単位で消去を行う。まず、選
択されたセクタのアドレスカウンタをリセットした後
（３０３）、アドレス単位で単位パルスの消去電圧を印
加して消去を行うが、１０ｍｓまたは５ｍｓのパルス幅
を有する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそ
れぞれ印加して消去を行う（３０４）。アドレスの全体
セルの消去状態を検証し（３５）、その結果、アドレス
の全体セルが消去成功したなら、最後のアドレスまで消
去されたか否かを検証する（３０６）。段階３０６の検
証結果、最後のアドレスまで消去されていなければ、ア
ドレスカウンタを増加させ且つ消去及び消去検証を最後
のアドレスが消去されるまで行う。最後のアドレスまで
消去が成功したなら、相対的に速い速度の消去特性を有
する一部セルの過消去を解決するためにポストプログラ
ム（３０８）及びその検証（３０９）を介してフラッシ
ュメモリ素子の消去動作を完了する。一方、段階（３０
５）の消去検証結果、全体セルが消去されていなけれ
ば、セクタ全体を消去し（３１０）、消去を行った回数
が設定された最大消去回数を超過するか否かを検証する
（３１１）。段階（３１１）の検証結果、最大消去回数
を超過したなら、素子が不良であることを判定し（３１
２）終了する。しかし、段階（３１１）の検証結果、最
大消去回数を超過していない場合、消去されたセルの個
数Ｃを把握する（３１３）。段階３１３の結果、設定さ
れた最小消去セルの個数Ａより少なく消去された場合、
セルの消去速度が遅いものと判断して消去電圧を０.５
〜１Ｖ程度増加させて（３１４）消去を行う（２０
４）。即ち、１０ｍｓまたは５ｍｓのパルス幅を維持す
る状態でゲートに−１０.５Ｖ〜−１１Ｖの電圧を印加
し、基板に５.５Ｖ〜６Ｖの電圧を印加する。この際、
ゲートまたは基板に印加される電圧のみを変化させるこ
ともでき、ゲート及び基板に印加される全ての電圧を変
化させることもできる。一方、段階３１３の結果、設定
された最大消去セルの個数Ｂより多く消去された場合、
セルの消去速度が速いものと判断して消去電圧を０.５
〜１Ｖ程度減少させて（３１５）消去を行う（３０
４）。即ち、１０ｍｓまたは５ｍｓのパルス幅を維持す
る状態でゲートに−９.５Ｖ〜−９Ｖの電圧を印加し、
基板に４Ｖ〜４.５Ｖの電圧を印加する。この際、ゲー
トまたは基板に印加される電圧のみを変化させることも
でき、ゲート及び基板に印加される全ての電圧を変化さ
せることもできる。また、消去セルの個数が最小及び最
大消去セル数の間の場合、消去電圧を調節することなく
消去を行う（３０４）。
プログラムして各セルのしきい値電圧を高めるためのプ
リプログラム３０１及びその結果を検証する（３０
２）。プリプログラムを完了して全てのセルのしきい値
電圧が上昇した後、セクタ単位で消去を行う。まず、選
択されたセクタのアドレスカウンタをリセットした後
（３０３）、アドレス単位で単位パルスの消去電圧を印
加して消去を行うが、１０ｍｓまたは５ｍｓのパルス幅
を有する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそ
れぞれ印加して消去を行う（３０４）。アドレスの全体
セルの消去状態を検証し（３５）、その結果、アドレス
の全体セルが消去成功したなら、最後のアドレスまで消
去されたか否かを検証する（３０６）。段階３０６の検
証結果、最後のアドレスまで消去されていなければ、ア
ドレスカウンタを増加させ且つ消去及び消去検証を最後
のアドレスが消去されるまで行う。最後のアドレスまで
消去が成功したなら、相対的に速い速度の消去特性を有
する一部セルの過消去を解決するためにポストプログラ
ム（３０８）及びその検証（３０９）を介してフラッシ
ュメモリ素子の消去動作を完了する。一方、段階（３０
５）の消去検証結果、全体セルが消去されていなけれ
ば、セクタ全体を消去し（３１０）、消去を行った回数
が設定された最大消去回数を超過するか否かを検証する
（３１１）。段階（３１１）の検証結果、最大消去回数
を超過したなら、素子が不良であることを判定し（３１
２）終了する。しかし、段階（３１１）の検証結果、最
大消去回数を超過していない場合、消去されたセルの個
数Ｃを把握する（３１３）。段階３１３の結果、設定さ
れた最小消去セルの個数Ａより少なく消去された場合、
セルの消去速度が遅いものと判断して消去電圧を０.５
〜１Ｖ程度増加させて（３１４）消去を行う（２０
４）。即ち、１０ｍｓまたは５ｍｓのパルス幅を維持す
る状態でゲートに−１０.５Ｖ〜−１１Ｖの電圧を印加
し、基板に５.５Ｖ〜６Ｖの電圧を印加する。この際、
ゲートまたは基板に印加される電圧のみを変化させるこ
ともでき、ゲート及び基板に印加される全ての電圧を変
化させることもできる。一方、段階３１３の結果、設定
された最大消去セルの個数Ｂより多く消去された場合、
セルの消去速度が速いものと判断して消去電圧を０.５
〜１Ｖ程度減少させて（３１５）消去を行う（３０
４）。即ち、１０ｍｓまたは５ｍｓのパルス幅を維持す
る状態でゲートに−９.５Ｖ〜−９Ｖの電圧を印加し、
基板に４Ｖ〜４.５Ｖの電圧を印加する。この際、ゲー
トまたは基板に印加される電圧のみを変化させることも
でき、ゲート及び基板に印加される全ての電圧を変化さ
せることもできる。また、消去セルの個数が最小及び最
大消去セル数の間の場合、消去電圧を調節することなく
消去を行う（３０４）。
【００１９】
【発明の効果】上述したように、本発明によれば、アド
レスカウンタを用いてセルの消去検証時に消去されたセ
ルの数を確認し、消去パスル幅または消去電圧を変化さ
せて消去動作を行なうことにより、工程や動作環境に応
じて変わる消去速度を一定に維持してセルの消去分布を
安定化させ、過消去の問題を解決することができる。
レスカウンタを用いてセルの消去検証時に消去されたセ
ルの数を確認し、消去パスル幅または消去電圧を変化さ
せて消去動作を行なうことにより、工程や動作環境に応
じて変わる消去速度を一定に維持してセルの消去分布を
安定化させ、過消去の問題を解決することができる。
【図１】一般的なフラッシュメモリ素子の消去方法を説
明するための流れ図である。
明するための流れ図である。
【図２】本発明の実施例に係るフラッシュメモリ素子の
消去方法を説明するための流れ図である。
消去方法を説明するための流れ図である。
【図３】本発明の他の実施例に係るフラッシュメモリ素
子の消去方法を説明するための流れ図である。
子の消去方法を説明するための流れ図である。
Claims (22)
- 【請求項１】 選択されたセクタのセルのしきい値電圧
を高めるためのプリプログラム及びその検証を行う第１
段階と、 前記選択されたセクタのアドレスカウンタをリセットし
た後、アドレス単位で単位パルスの消去電圧を印加して
消去を行う第２段階と、 前記アドレスの全体セルの消去状態を検証し、その結
果、アドレスの全体セルが消去されたなら、アドレスを
増加させると共に最後のアドレスまで消去を行う第３段
階と、 前記最後のアドレスまで消去された場合、ポストプログ
ラム及びその検証を介してフラッシュメモリ素子の消去
動作を完了する第４段階と、 前記第３段階の消去検証結果、全体セルが消去されてい
ない場合、セクタ全体を消去し、消去を行った回数が設
定された最大消去回数を超過するか否かを検証する第５
段階と、 前記第５段階の消去回数検証結果、最大消去回数を超過
していない場合、消去されたセルの個数を把握する第６
段階と、 前記第６段階の結果、消去されたセルの個数が設定され
た最小消去セルの個数より少ない場合、パルスの幅を増
加させた消去電圧を印加して消去を行う第７段階と、 前記第６段階の結果、消去されたセルの個数が設定され
た最大消去セルの個数より多い場合、パルスの幅を減少
させた消去電圧を印加して消去を行う第８段階と、 前記第６段階の結果、消去セルの個数が設定された最小
及び最大消去セル数の間の場合、パルスの幅を調節して
いない消去電圧を印加して消去を行う第９段階と、 前記第５段階の消去回数検証結果、最大消去回数を超過
した場合、素子が不良であることを判定し終了する第１
０段階とを含んでなることを特徴とするフラッシュメモ
リ素子の消去方法。 - 【請求項２】 前記第２段階は１０ｍｓのパルス幅を有
する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞ
れ印加して消去を行うことを特徴とする請求項１記載の
フラッシュメモリ素子の消去方法。 - 【請求項３】 前記第２段階は５ｍｓのパルス幅を有す
る−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞれ
印加して消去を行うことを特徴とする請求項１記載のフ
ラッシュメモリ素子の消去方法。 - 【請求項４】 前記第７段階は２０ｍｓのパルス幅を有
する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞ
れ印加して消去を行うことを特徴とする請求項１記載の
フラッシュメモリ素子の消去方法。 - 【請求項５】 前記第７段階は１０ｍｓのパルス幅を有
する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞ
れ印加して消去を行うことを特徴とする請求項１記載の
フラッシュメモリ素子の消去方法。 - 【請求項６】 前記第８段階は５ｍｓのパルス幅を有す
る−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞれ
印加して消去を行うことを特徴とする請求項１記載のフ
ラッシュメモリ素子の消去方法。 - 【請求項７】 前記第８段階は２.５ｍｓのパルス幅を
有する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれ
ぞれ印加して消去を行うことを特徴とする請求項１記載
のフラッシュメモ素子の消去方法。 - 【請求項８】 選択されたセクタのセルのしきい値電圧
を高めるためのプリプログラム及びその検証を行う第１
段階と、 前記選択されたセクタのアドレスカウンタをリセットし
た後、アドレス単位で単位パルスの消去電圧を印加して
消去を行う第２段階と、 前記アドレスの全体セルの消去状態を検証し、その結
果、アドレスの全体セルが消去されたなら、アドレスを
増加させると共に最後のアドレスまで消去を行う第３段
階と、 前記最後のアドレスまで消去された場合、ポストプログ
ラム及びその検証を介してフラッシュメモリ素子の消去
動作を完了する第４段階と、 前記第３段階の消去検証結果、全体セルが消去されてい
ない場合、セクタ全体を消去し、消去を行った回数が設
定された最大消去回数を超過するか否かを検証する第５
段階と、 前記第５段階の消去回数検証結果、最大消去回数を超過
していない場合、消去されたセルの個数を把握する第６
段階と、 前記第６段階の結果、消去されたセルの個数が設定され
た最小消去セルの個数より少ない場合、消去電圧を増加
させて消去を行う第７段階と、 前記第６段階の結果、消去されたセルの個数が設定され
た最大消去セルの個数より多い場合、消去電圧を減少さ
せて消去を行う第８段階と、 前記第６段階の結果、消去セルの個数が設定された最小
及び最大消去セル数の間の場合、消去電圧を調節してい
ない消去電圧を印加して消去を行う第９段階と、 前記第５段階の消去回数検証結果、最大消去回数を超過
した場合、素子が不良であることを判定し終了する第１
０段階とを含んでなることを特徴とするフラッシュメモ
リ素子の消去方法。 - 【請求項９】 前記第２段階は１０ｍｓのパルス幅を有
する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞ
れ印加して消去を行うことを特徴とする請求項８記載の
フラッシュメモリ素子の消去方法。 - 【請求項１０】 前記第２段階は５ｍｓのパルス幅を有
する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞ
れ印加して消去を行うことを特徴とする請求項８記載の
フラッシュメモリ素子の消去方法。 - 【請求項１１】 前記第７段階は１０ｍｓのパルス幅を
有する−１０.５Ｖ〜−１１Ｖの電圧をゲートに印加
し、５Ｖの電圧を基板に印加して消去を行うことを特徴
とする請求項８記載のフラッシュメモリ素子の消去方
法。 - 【請求項１２】 前記第７段階は１０ｍｓのパルス幅を
有する−１０Ｖの電圧をゲートに印加し、５.５Ｖ〜６
Ｖの電圧を基板に印加して消去を行うことを特徴とする
請求項８記載のフラッシュメモリ素子の消去方法。 - 【請求項１３】 前記第７段階は１０ｍｓのパルス幅を
有する−１０.５Ｖ〜−１１Ｖの電圧をゲートに印加
し、５.５Ｖ〜６Ｖの電圧を基板に印加して消去を行う
ことを特徴とする請求項８記載のフラッシュメモリ素子
の消去方法。 - 【請求項１４】 前記第７段階は５ｍｓのパルス幅を有
する−１０.５Ｖ〜−１１Ｖの電圧をゲートに印加し、
５Ｖの電圧を基板に印加して消去を行うことを特徴とす
る請求項８記載のフラッシュメモリ素子の消去方法。 - 【請求項１５】 前記第７段階は５ｍｓのパルス幅を有
する−１０Ｖの電圧をゲートに印加し、５.５Ｖ〜６Ｖ
の電圧を基板に印加して消去を行うことを特徴とする請
求項８記載のフラッシュメモリ素子の消去方法。 - 【請求項１６】 前記第７段階は５ｍｓのパルス幅を有
する−１０.５Ｖ〜−１１Ｖの電圧をゲートに印加し、
５.５Ｖ〜６Ｖの電圧を基板に印加して消去を行うこと
を特徴とする請求項８記載のフラッシュメモリ素子の消
去方法。 - 【請求項１７】 前記第８段階は１０ｍｓのパルス幅を
有する−９.５Ｖ〜−９Ｖの電圧をゲートに印加し、５
Ｖの電圧を基板に印加して消去を行うことを特徴とする
請求項８記載のフラッシュメモリ素子の消去方法。 - 【請求項１８】 前記第８段階は１０ｍｓのパルス幅を
有する−１０Ｖの電圧をゲートに印加し、４Ｖ〜４.５
Ｖの電圧を基板に印加して消去を行うことを特徴とする
請求項８記載のフラッシュメモリ素子の消去方法。 - 【請求項１９】 前記第８段階は１０ｍｓのパルス幅を
有する−９.５Ｖ〜−９Ｖの電圧をゲートに印加し、４
Ｖ〜４.５Ｖの電圧を基板に印加して消去を行うことを
特徴とする請求項８記載のフラッシュメモリ素子の消去
方法。 - 【請求項２０】 前記第８段階は５ｍｓのパルス幅を有
する−９.５Ｖ〜−９Ｖの電圧をゲートに印加し、５Ｖ
の電圧を基板に印加して消去を行うことを特徴とする請
求項８記載のフラッシュメモリ素子の消去方法。 - 【請求項２１】 前記第８段階は５ｍｓのパルス幅を有
する−１０Ｖの電圧をゲートに印加し、４Ｖ〜４.５Ｖ
の電圧を基板に印加して消去を行うことを特徴とする請
求項８記載のフラッシュメモリ素子の消去方法。 - 【請求項２２】 前記第８段階は５ｍｓのパルス幅を有
する−９.５Ｖ〜−９Ｖの電圧をゲートに印加し、４Ｖ
〜４.５Ｖの電圧を基板に印加して消去を行うことを特
徴とする請求項８記載のフラッシュメモリ素子の消去方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-35685 | 2000-06-27 | ||
| KR10-2000-0035685A KR100414146B1 (ko) | 2000-06-27 | 2000-06-27 | 플래쉬 메모리 소자의 소거 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002025283A true JP2002025283A (ja) | 2002-01-25 |
| JP4171185B2 JP4171185B2 (ja) | 2008-10-22 |
Family
ID=19674206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001093077A Expired - Fee Related JP4171185B2 (ja) | 2000-06-27 | 2001-03-28 | フラッシュメモリ素子の消去方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6407947B2 (ja) |
| JP (1) | JP4171185B2 (ja) |
| KR (1) | KR100414146B1 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20020001251A (ko) | 2002-01-09 |
| JP4171185B2 (ja) | 2008-10-22 |
| US6407947B2 (en) | 2002-06-18 |
| KR100414146B1 (ko) | 2004-01-13 |
| US20020012275A1 (en) | 2002-01-31 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060518 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080808 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R371 | Transfer withdrawn |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| S531 | Written request for registration of change of domicile |
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|
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| R350 | Written notification of registration of transfer |
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