JP3138557B2 - 不揮発性記憶回路の初期書込み方法 - Google Patents
不揮発性記憶回路の初期書込み方法Info
- Publication number
- JP3138557B2 JP3138557B2 JP1715693A JP1715693A JP3138557B2 JP 3138557 B2 JP3138557 B2 JP 3138557B2 JP 1715693 A JP1715693 A JP 1715693A JP 1715693 A JP1715693 A JP 1715693A JP 3138557 B2 JP3138557 B2 JP 3138557B2
- Authority
- JP
- Japan
- Prior art keywords
- writing
- address
- cell
- erased
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は不揮発性記憶回路の初期
書込み方法に関し、特にフラッシュ型の不揮発性記憶回
路の初期書込み方法に関する。
書込み方法に関し、特にフラッシュ型の不揮発性記憶回
路の初期書込み方法に関する。
【０００２】
【従来の技術】従来、不揮発性記憶回路（以下、フラッ
シュメモリと云う）は、低コスト性および電気的に消去
が可能であることなどの利点があるために、その応用範
囲を含めて将来性が期待されており、近年一段と開発努
力が注がれている。フラッシュメモリのセル構造は、紫
外線消去型の不揮発性メモリと同様の構造を有してお
り、図３（ａ）および（ｂ）に示されるように、トンネ
ル酸化膜３５および基板３６に対応して、電荷を蓄積す
る浮遊ゲート３１と、書込み、読出しおよび消去を制御
する制御ゲート３２と、書込み時に高電圧を印加するド
レイン３３と、消去時に高電圧を印加するソース３４と
により構成され、一般にスタックゲート型と呼ばれてい
る。本セルに対する書込みは、ドレイン３３および制御
ゲート３２に対して高電圧が印加され、ドレイン３３の
近傍において発生するチャネルホットエレクトロンの浮
遊ゲート３１に対する注入により行われる。
シュメモリと云う）は、低コスト性および電気的に消去
が可能であることなどの利点があるために、その応用範
囲を含めて将来性が期待されており、近年一段と開発努
力が注がれている。フラッシュメモリのセル構造は、紫
外線消去型の不揮発性メモリと同様の構造を有してお
り、図３（ａ）および（ｂ）に示されるように、トンネ
ル酸化膜３５および基板３６に対応して、電荷を蓄積す
る浮遊ゲート３１と、書込み、読出しおよび消去を制御
する制御ゲート３２と、書込み時に高電圧を印加するド
レイン３３と、消去時に高電圧を印加するソース３４と
により構成され、一般にスタックゲート型と呼ばれてい
る。本セルに対する書込みは、ドレイン３３および制御
ゲート３２に対して高電圧が印加され、ドレイン３３の
近傍において発生するチャネルホットエレクトロンの浮
遊ゲート３１に対する注入により行われる。
【０００３】図３（ａ）は、浮遊ゲート３１に電子の注
入が行われた書込み状態を示している。一方、消去につ
いては、ソース３４と制御ゲート３２との間に印加され
た高電圧により、トンネル酸化膜３５を介して生じるト
ンネル現象を利用して、浮遊ゲート３１の蓄積された電
荷を引抜くことにより行われる。このトンネル現象を利
用した消去の場合には、浮遊ゲート３１に蓄積された電
荷量以上に電荷を引抜くと過剰消去を引起こすことにな
る。図３（ｂ）は、その過剰消去の様子を示す図であ
り、過剰消去によって浮遊ゲート３１は正に帯電され、
結果としてセルはディプレッションに移行する。この様
子は、図４のグラフに示されており、図４において、４
１として示される特性は、浮遊ゲート３１に対する電子
注入がない時の単体セルの電流電圧特性である。また、
４２の特性は、セルにデータ“０”が書込まれた状態、
即ち浮遊ゲート３１に電子が注入された状態における特
性であり、しきい値電圧が５Ｖ以上に増大している。４
３の特性は、特性４２におけるセルに対応して、消去時
間を十分に長くとった場合における特性であり、過剰消
去により、正常な特性４１の状態を越えてディプレッシ
ョン状態となっている。
入が行われた書込み状態を示している。一方、消去につ
いては、ソース３４と制御ゲート３２との間に印加され
た高電圧により、トンネル酸化膜３５を介して生じるト
ンネル現象を利用して、浮遊ゲート３１の蓄積された電
荷を引抜くことにより行われる。このトンネル現象を利
用した消去の場合には、浮遊ゲート３１に蓄積された電
荷量以上に電荷を引抜くと過剰消去を引起こすことにな
る。図３（ｂ）は、その過剰消去の様子を示す図であ
り、過剰消去によって浮遊ゲート３１は正に帯電され、
結果としてセルはディプレッションに移行する。この様
子は、図４のグラフに示されており、図４において、４
１として示される特性は、浮遊ゲート３１に対する電子
注入がない時の単体セルの電流電圧特性である。また、
４２の特性は、セルにデータ“０”が書込まれた状態、
即ち浮遊ゲート３１に電子が注入された状態における特
性であり、しきい値電圧が５Ｖ以上に増大している。４
３の特性は、特性４２におけるセルに対応して、消去時
間を十分に長くとった場合における特性であり、過剰消
去により、正常な特性４１の状態を越えてディプレッシ
ョン状態となっている。
【０００４】次に、このような過剰消去により誤動作を
生じる現象について、図５および図６を参照して説明す
る。
生じる現象について、図５および図６を参照して説明す
る。
【０００５】図５はセル部の一部を抜粋して示した回路
図であり、フラッシュメモリ５１が、ワード線Ｗ1 、Ｗ
2 およびＷ3 とディジット線Ｄ1 、Ｄ2 およびＤ3 に論
理和型に接続されている。ここにおいて、セル５２には
データ“０”が書込まれており、セル５３は過剰消去さ
れてディプレッション状態、即ち浮遊ゲートに電子が注
入されて、書込き前に比較してしきい値電圧が、印加電
圧ＶCCよりも高い電圧となっている。今、この状態にお
いて、セル５２に情報を読出す場合について考えるもの
とする。一般的にはワード線Ｗ2 が電源電圧ＶCCまで上
昇してデータ読出しが開始されるが、この時、セル５２
におけるしきい値電圧ＶTEは、ワード線電位に比較して
レベルが大きい状態にあり、このためにセル５２はオン
することなく、従ってデジット線電位ＶD2は、センスア
ンプ入力基準電位ＶREF に比較してレベルが大となり、
データ“０”の読出しが行われる。この状態における内
部波形が図６に示される。
図であり、フラッシュメモリ５１が、ワード線Ｗ1 、Ｗ
2 およびＷ3 とディジット線Ｄ1 、Ｄ2 およびＤ3 に論
理和型に接続されている。ここにおいて、セル５２には
データ“０”が書込まれており、セル５３は過剰消去さ
れてディプレッション状態、即ち浮遊ゲートに電子が注
入されて、書込き前に比較してしきい値電圧が、印加電
圧ＶCCよりも高い電圧となっている。今、この状態にお
いて、セル５２に情報を読出す場合について考えるもの
とする。一般的にはワード線Ｗ2 が電源電圧ＶCCまで上
昇してデータ読出しが開始されるが、この時、セル５２
におけるしきい値電圧ＶTEは、ワード線電位に比較して
レベルが大きい状態にあり、このためにセル５２はオン
することなく、従ってデジット線電位ＶD2は、センスア
ンプ入力基準電位ＶREF に比較してレベルが大となり、
データ“０”の読出しが行われる。この状態における内
部波形が図６に示される。
【０００６】図６において、時間Ｔ1 においてはワード
線Ｗ2 の電位が上昇し、時間Ｔ3 において出力が立ち下
がり始めてデータ“０”が出力される。ここにおいて、
同じデジット線Ｄ2 に接続されているセル５３が過剰消
去状態、即ちディプレッション状態にあるものとする
と、ワード線Ｗ3 の電位が上昇しなくてもセル５３はオ
ンの状態となっているために、デジット線Ｄ2 の電位Ｖ
D2は、図６にＶD2’として示されるように、セル５３を
通して流れる電流ＩL により低下してくる。この電位Ｖ
D2’は、時間Ｔ2 においてセンスアンプ入力基準電圧Ｖ
REF を下回り、これによって、その出力波形は、図６の
Ｄout として示されるように推移し、誤データが出力さ
れる。以上のことより明らかなように、フラッシュメモ
リにおいては、過剰消去は誤動作を引起す要因となるた
め、絶対に存在してはならない状態である。このため、
フラッシュメモリにおいては、消去動作が開始される前
に、消去対象の全てのセルのしきい値電圧を揃える目的
で、“０”データを書込む初期書込み機能が付与されて
いるのが一般である。この時のセルしきい値電圧ＶTEの
分布状態が図７に示されている。
線Ｗ2 の電位が上昇し、時間Ｔ3 において出力が立ち下
がり始めてデータ“０”が出力される。ここにおいて、
同じデジット線Ｄ2 に接続されているセル５３が過剰消
去状態、即ちディプレッション状態にあるものとする
と、ワード線Ｗ3 の電位が上昇しなくてもセル５３はオ
ンの状態となっているために、デジット線Ｄ2 の電位Ｖ
D2は、図６にＶD2’として示されるように、セル５３を
通して流れる電流ＩL により低下してくる。この電位Ｖ
D2’は、時間Ｔ2 においてセンスアンプ入力基準電圧Ｖ
REF を下回り、これによって、その出力波形は、図６の
Ｄout として示されるように推移し、誤データが出力さ
れる。以上のことより明らかなように、フラッシュメモ
リにおいては、過剰消去は誤動作を引起す要因となるた
め、絶対に存在してはならない状態である。このため、
フラッシュメモリにおいては、消去動作が開始される前
に、消去対象の全てのセルのしきい値電圧を揃える目的
で、“０”データを書込む初期書込み機能が付与されて
いるのが一般である。この時のセルしきい値電圧ＶTEの
分布状態が図７に示されている。
【０００７】図７において、ＶTINIは初期分布の中心
値、ＶPVはプログラムベリファイ電圧、ＶEVは消去ベリ
ファイ電圧である。一般的に最も消去の遅いセルのしき
い値電圧ＶTEと消去ベリファイ電圧ＶEVとを比較するこ
とにより、消去時間ＴE が決定されるが、この時に最も
消去の早いセル（最もしきい値電圧ＶTEが小さいセルに
相当）のしきい値電圧が負の状態、即ちディプレッショ
ン状態になっていなければ、正常な消去が行われたこと
になる。このように、消去後のセルのしきい値電圧ＶTE
の分布は、基本的に消去前の初期書込み時のしきい値電
圧分布に依存している。図７において、７１は初期書込
み時におけるセルしきい値電圧分布、７２は消去ベリフ
ァイ電圧ＶEVにおける消去後のセルしきい値電圧分布、
７３は消去ベリファイ電圧をＶEVより小さくＶEV’に設
定した時のセルしきい値電圧分布であり、過剰消去によ
るディプレッションが発生している状態を示している。
また７４は、データ“０”を全てのセルに再度書込んだ
時点におけるしきい値電圧分布を示しており、しきい値
電圧の最小値を有するセルが、プログラムベリファイ電
圧ＶPVに等しくなった時のしきい値電圧分布状態であ
る。このプログラムベリファイ電圧ＶPVは、製品ごとに
或る特定の値に設定される。
値、ＶPVはプログラムベリファイ電圧、ＶEVは消去ベリ
ファイ電圧である。一般的に最も消去の遅いセルのしき
い値電圧ＶTEと消去ベリファイ電圧ＶEVとを比較するこ
とにより、消去時間ＴE が決定されるが、この時に最も
消去の早いセル（最もしきい値電圧ＶTEが小さいセルに
相当）のしきい値電圧が負の状態、即ちディプレッショ
ン状態になっていなければ、正常な消去が行われたこと
になる。このように、消去後のセルのしきい値電圧ＶTE
の分布は、基本的に消去前の初期書込み時のしきい値電
圧分布に依存している。図７において、７１は初期書込
み時におけるセルしきい値電圧分布、７２は消去ベリフ
ァイ電圧ＶEVにおける消去後のセルしきい値電圧分布、
７３は消去ベリファイ電圧をＶEVより小さくＶEV’に設
定した時のセルしきい値電圧分布であり、過剰消去によ
るディプレッションが発生している状態を示している。
また７４は、データ“０”を全てのセルに再度書込んだ
時点におけるしきい値電圧分布を示しており、しきい値
電圧の最小値を有するセルが、プログラムベリファイ電
圧ＶPVに等しくなった時のしきい値電圧分布状態であ
る。このプログラムベリファイ電圧ＶPVは、製品ごとに
或る特定の値に設定される。
【０００８】このように、初期書込み機能は、フラッシ
ュメモリを動作させる上において不可欠の機能であり、
従来は、図８に示されるフローチャートに示されるよう
な手順により行われている。
ュメモリを動作させる上において不可欠の機能であり、
従来は、図８に示されるフローチャートに示されるよう
な手順により行われている。
【０００９】図８において、まずステップ８０１におい
て書込みのための高電圧ＶPP（通常１２Ｖ）を電源端子
に印加する。その後ステップ８０２において、該当ブロ
ックまたはチップ全体のセルの先頭番地を選択する。図
８の例では番地の“０”番地が選択されている。次に、
ステップ８０３において書込み回数の計数を行うライト
カウンタを初期状態にし、ステップ８０４において計数
値を一つ増加させる。この状態において、ステップ８０
６において、１回目の書込みが終了した場合には、正常
に書込みが行われたか否かを検証する。この検証を行う
ことをベリファイと呼び、前記プログラムベリファイ電
圧ＶPVとセルしきい値電圧との比較が行われる。当該ベ
リファイが正常な場合には、ステップ８０７において最
終アドレスであるか否かが判定されて、最終アドレスで
ない場合には、ステップ８１１においてアドレス値を一
つ増加させて次の番地に対する書込みを行い、ステップ
８０３に戻る。そしてステップ８０３に戻ることによ
り、ライトカウンタは再度初期状態にセットされる。
て書込みのための高電圧ＶPP（通常１２Ｖ）を電源端子
に印加する。その後ステップ８０２において、該当ブロ
ックまたはチップ全体のセルの先頭番地を選択する。図
８の例では番地の“０”番地が選択されている。次に、
ステップ８０３において書込み回数の計数を行うライト
カウンタを初期状態にし、ステップ８０４において計数
値を一つ増加させる。この状態において、ステップ８０
６において、１回目の書込みが終了した場合には、正常
に書込みが行われたか否かを検証する。この検証を行う
ことをベリファイと呼び、前記プログラムベリファイ電
圧ＶPVとセルしきい値電圧との比較が行われる。当該ベ
リファイが正常な場合には、ステップ８０７において最
終アドレスであるか否かが判定されて、最終アドレスで
ない場合には、ステップ８１１においてアドレス値を一
つ増加させて次の番地に対する書込みを行い、ステップ
８０３に戻る。そしてステップ８０３に戻ることによ
り、ライトカウンタは再度初期状態にセットされる。
【００１０】また、ステップ８０６において、ベリファ
イが異常である場合には、ステップ８０８においてライ
ト回数が最大であるか否かが判定されて、最大でない場
合においては、ステップ８０４に戻り、再度ライトカウ
ンタにデータ“０”の書込みが行われる。これにより、
ステップ８０４を介してライトカウンタにおいては、一
つ計数値が増加する。ライト回数としては或る最大回数
が設定されており、ステップ８０８において最大である
場合には、ステップ８０９において全ての手順は終了と
なり、この場合においては、初期書込み機能が不良であ
るものと判定される。ステップ８０７において最終アド
レスである場合には、ステップ８１０において電源端子
ＶPPに対する高圧電圧に印加が除去されて、ステップ８
１２において手順の終了となる。
イが異常である場合には、ステップ８０８においてライ
ト回数が最大であるか否かが判定されて、最大でない場
合においては、ステップ８０４に戻り、再度ライトカウ
ンタにデータ“０”の書込みが行われる。これにより、
ステップ８０４を介してライトカウンタにおいては、一
つ計数値が増加する。ライト回数としては或る最大回数
が設定されており、ステップ８０８において最大である
場合には、ステップ８０９において全ての手順は終了と
なり、この場合においては、初期書込み機能が不良であ
るものと判定される。ステップ８０７において最終アド
レスである場合には、ステップ８１０において電源端子
ＶPPに対する高圧電圧に印加が除去されて、ステップ８
１２において手順の終了となる。
【００１１】このように、従来においては、ベリファイ
電圧ＶPVとセルしきい値電圧とのレベルを書込みサイク
ルごとに比較して、ベリファイ電圧ＶPVがセルしきい値
電圧を越えたサイクルにおいて該当番地に対する書込み
を終了させており、このようにして該当セルに対する全
初期書込みが終了すると、本来の消去動作に移行すると
いう手順が行われている。そして、この場合、消去動作
としては、該当ブロックまたは該当チップの全セルのソ
ース電極に対して高電圧を印加し、浮遊ゲートを接地電
位に落して該当全セルを一斉に消去することが行われて
いる。
電圧ＶPVとセルしきい値電圧とのレベルを書込みサイク
ルごとに比較して、ベリファイ電圧ＶPVがセルしきい値
電圧を越えたサイクルにおいて該当番地に対する書込み
を終了させており、このようにして該当セルに対する全
初期書込みが終了すると、本来の消去動作に移行すると
いう手順が行われている。そして、この場合、消去動作
としては、該当ブロックまたは該当チップの全セルのソ
ース電極に対して高電圧を印加し、浮遊ゲートを接地電
位に落して該当全セルを一斉に消去することが行われて
いる。
【００１２】
【発明が解決しようとする課題】上述した従来の不揮発
性記憶回路における初期書込み方式としては、初期書込
み対象セルのしきい値電圧の内、プログラムベリファイ
電圧ＶPVに比較して、最も書込みの遅いセルのしきい値
電圧がＶTEを越えたサイクルにおいて、各アドレスの初
期書込みが終了したことになる。この状態においては、
ＶPV近傍のしきい値電圧ＶTEを有するセル群において
は、書込み条件に対して十分に浮遊ゲートに対する電子
の蓄積が為された状態にはなく、該当セルのしきい値電
圧分布は完全に飽和することはなく、その分布は本来の
製造条件等によるバラツキの分布とは異なっており、よ
り広がった分布状態となっている。この状態における分
布状態は、図７のしきい値電圧分布７４に示されるとう
りである。
性記憶回路における初期書込み方式としては、初期書込
み対象セルのしきい値電圧の内、プログラムベリファイ
電圧ＶPVに比較して、最も書込みの遅いセルのしきい値
電圧がＶTEを越えたサイクルにおいて、各アドレスの初
期書込みが終了したことになる。この状態においては、
ＶPV近傍のしきい値電圧ＶTEを有するセル群において
は、書込み条件に対して十分に浮遊ゲートに対する電子
の蓄積が為された状態にはなく、該当セルのしきい値電
圧分布は完全に飽和することはなく、その分布は本来の
製造条件等によるバラツキの分布とは異なっており、よ
り広がった分布状態となっている。この状態における分
布状態は、図７のしきい値電圧分布７４に示されるとう
りである。
【００１３】このことは、このしきい値電圧分布を有す
るセル群を一斉に消去すると、消去されたセルのしきい
値分布は、ベリファイ終了直後のセルしきい値電圧分布
に依存するために、結果的に大きく広がったセルしきい
値電圧分布を有することになり、図７の７３のしきい値
電圧分布に示されるような過剰消去を引起し、誤動作の
要因になるという欠点がある。
るセル群を一斉に消去すると、消去されたセルのしきい
値分布は、ベリファイ終了直後のセルしきい値電圧分布
に依存するために、結果的に大きく広がったセルしきい
値電圧分布を有することになり、図７の７３のしきい値
電圧分布に示されるような過剰消去を引起し、誤動作の
要因になるという欠点がある。
【００１４】また、このことにより、消去時における消
去ベリファイ電圧ＶEVを余り低い値に設定することがで
きないことになり、不揮発性記憶回路の低電圧動作を阻
害するという欠点があるとともに、ひいては当該不揮発
性記憶回路の信頼性をも低下させるという欠点がある。
去ベリファイ電圧ＶEVを余り低い値に設定することがで
きないことになり、不揮発性記憶回路の低電圧動作を阻
害するという欠点があるとともに、ひいては当該不揮発
性記憶回路の信頼性をも低下させるという欠点がある。
【００１５】
【課題を解決するための手段】第１の発明の構成は、フ
ラッシュ型不揮発性記憶回路に含まれる全ての消去対象
セルの初期データ書込み後におけるプログラムベリファ
イを完了し、消去対象の全セルに対するデータ“０”の
初期書込み終了後における追加書込みを実施する不揮発
性記憶回路の初期書込み方法において、前記追加書込み
が、消去動作後の消去ベリファイ電圧を低減するように
所定回数実施される際に、初期書込み該当ブロックまた
はチップ全体における先頭番地を選択する第１のステッ
プと、消去対象セルに対する書込み回数を計数するライ
トカウンタを初期状態の前記所定回数に設定する第２の
ステップと、前記ライトカウンタの計数値を一つ増加さ
せる第３のステップと、前記消去対象のセルにおける先
頭番地のセルにデータ“０”を書込む第４のステップ
と、前記消去対象のセルの書込み番地が最終であるか否
かを判定する第５のステップと、この第５のステップ
で、前記書込み番地が最終番地でないと判定した場合
に、当該番地を一つ増加させて、前記第２のステップに
戻る第６のステップと、前記第５のステップで、前記書
込み番地が最終番地あると判定した場合に、そのセルに
対し前記所定回数分の追加書込みが実行されたか否かを
判定する第７のステップと、この第７のステップで、前
記所定回数の追加書込みが実行されていないと判定した
場合に、前記第３のステップに戻り以降のステップを実
行する第８のステップと、前記第７のステップで、前記
所定回数の追加書込みが実行されていると判定した場合
に、初期データ書込み用として印加された電源電圧をリ
セットして、消去時書込み手順を終了とする第９のステ
ップとを有することを特徴とする。
ラッシュ型不揮発性記憶回路に含まれる全ての消去対象
セルの初期データ書込み後におけるプログラムベリファ
イを完了し、消去対象の全セルに対するデータ“０”の
初期書込み終了後における追加書込みを実施する不揮発
性記憶回路の初期書込み方法において、前記追加書込み
が、消去動作後の消去ベリファイ電圧を低減するように
所定回数実施される際に、初期書込み該当ブロックまた
はチップ全体における先頭番地を選択する第１のステッ
プと、消去対象セルに対する書込み回数を計数するライ
トカウンタを初期状態の前記所定回数に設定する第２の
ステップと、前記ライトカウンタの計数値を一つ増加さ
せる第３のステップと、前記消去対象のセルにおける先
頭番地のセルにデータ“０”を書込む第４のステップ
と、前記消去対象のセルの書込み番地が最終であるか否
かを判定する第５のステップと、この第５のステップ
で、前記書込み番地が最終番地でないと判定した場合
に、当該番地を一つ増加させて、前記第２のステップに
戻る第６のステップと、前記第５のステップで、前記書
込み番地が最終番地あると判定した場合に、そのセルに
対し前記所定回数分の追加書込みが実行されたか否かを
判定する第７のステップと、この第７のステップで、前
記所定回数の追加書込みが実行されていないと判定した
場合に、前記第３のステップに戻り以降のステップを実
行する第８のステップと、前記第７のステップで、前記
所定回数の追加書込みが実行されていると判定した場合
に、初期データ書込み用として印加された電源電圧をリ
セットして、消去時書込み手順を終了とする第９のステ
ップとを有することを特徴とする。
【００１６】また、第２の発明においては、追加書込み
が、消去動作後の消去ベリファイ電圧を低減するように
所定回数実施される際に、初期書込み該当ブロックまた
はチップ全体における先頭番地を選択する第１のステッ
プと、消去対象セルに対する書込み回数を計数するライ
トカウンタを初期状態の前記所定回数に設定する第２の
ステップと、前記ライトカウンタの計数値を一つ増加さ
せる第３のステップと、前記消去対象のセルにおける先
頭番地のセルにデータ“０”を書込む第４のステップ
と、前記消去対象のセルに対し前記所定回数分の追加書
込みが実行されたか否かを判定する第５のステップと、
この第５のステップで、前記所定回数の追加書込みが実
行されていないと判定した場合に、前記第３のステップ
に戻り以降のステップを実行する第６ステップと、前記
第５のステップで、前記所定回数の追加書込みが実行さ
れていると判定した場合に、消去対象のセルの書込み番
地が最終であるか否かを判定する第７のステップと、こ
の第７のステップで、前記書込み番地が最終番地でない
と判定した場合に、当該番地を一つ増加させて、前記第
２のステップに戻る第８のステップと、前記第７のステ
ップで、前記書込み番地が最終番地であると判定した場
合に、初期データ書込み用として印加された電源電圧を
リセットして、消去時書込み手順を終了とする第９のス
テップとを有することを特徴とする。
が、消去動作後の消去ベリファイ電圧を低減するように
所定回数実施される際に、初期書込み該当ブロックまた
はチップ全体における先頭番地を選択する第１のステッ
プと、消去対象セルに対する書込み回数を計数するライ
トカウンタを初期状態の前記所定回数に設定する第２の
ステップと、前記ライトカウンタの計数値を一つ増加さ
せる第３のステップと、前記消去対象のセルにおける先
頭番地のセルにデータ“０”を書込む第４のステップ
と、前記消去対象のセルに対し前記所定回数分の追加書
込みが実行されたか否かを判定する第５のステップと、
この第５のステップで、前記所定回数の追加書込みが実
行されていないと判定した場合に、前記第３のステップ
に戻り以降のステップを実行する第６ステップと、前記
第５のステップで、前記所定回数の追加書込みが実行さ
れていると判定した場合に、消去対象のセルの書込み番
地が最終であるか否かを判定する第７のステップと、こ
の第７のステップで、前記書込み番地が最終番地でない
と判定した場合に、当該番地を一つ増加させて、前記第
２のステップに戻る第８のステップと、前記第７のステ
ップで、前記書込み番地が最終番地であると判定した場
合に、初期データ書込み用として印加された電源電圧を
リセットして、消去時書込み手順を終了とする第９のス
テップとを有することを特徴とする。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】図１は本発明の第１の実施例における消去
時初期書込み方式の手順を示すフローチャートである。
時初期書込み方式の手順を示すフローチャートである。
【００１９】図１において、まずステップ１０１におい
て、初期データ書込みのための高電圧ＶPPを電源端子に
印加する。次いで、ステップ１０２において、初期書込
み該当ブロックまたはチップ全体のセルの先頭番地を選
択する。図１の例では仮の例として“０”番地が選択さ
れている。次に、ステップ１０３において書込み回数の
計数を行うライトカウンタを初期状態にし、ステップ１
０４においてライトカウンタの計数値を一つ増加させ
る。ステップ１０５においては、この状態の下において
該当番地のセルにデータ“０”を書込む。この１回目の
データ書込みが終了した時点において、ステップ１０６
において書込みデーが正常に書込まれたか否かを検証す
る。この検証機能はベリファイと呼ばれ、検証の内容と
しては、前記プログラムベリファイ電圧ＶPVとセルしき
い値電圧との比較が行われる。当該ベリファイが正常な
場合には、ステップ１０７において当該番地が最終番地
であるか否かの判定を行い、最終番地でない場合には、
ステップ１１０におい番地を一つ増加させてステップ１
０３に戻り、再度ステップ１０３以降のステップに移行
する。また、ステップ１０６においてベリファイが異常
である場合には、未だ書込みレベルが不十分であるた
め、ステップ１０８において、書込み回数が設定された
最大回数に到達したか否かを判定し、当該書込み回数が
最大回数を越えていない場合にはステップ１０４に戻
り、再度ステップ１０４以降のステップの実行に移行す
る。またステップ１０８において最大回数を越えている
場合には、初期書込みが不良であるものと判定されて、
ステップ１０９において手順は終了となる。この場合に
は、当該デバイスは不良であると判定されたことにな
る。
て、初期データ書込みのための高電圧ＶPPを電源端子に
印加する。次いで、ステップ１０２において、初期書込
み該当ブロックまたはチップ全体のセルの先頭番地を選
択する。図１の例では仮の例として“０”番地が選択さ
れている。次に、ステップ１０３において書込み回数の
計数を行うライトカウンタを初期状態にし、ステップ１
０４においてライトカウンタの計数値を一つ増加させ
る。ステップ１０５においては、この状態の下において
該当番地のセルにデータ“０”を書込む。この１回目の
データ書込みが終了した時点において、ステップ１０６
において書込みデーが正常に書込まれたか否かを検証す
る。この検証機能はベリファイと呼ばれ、検証の内容と
しては、前記プログラムベリファイ電圧ＶPVとセルしき
い値電圧との比較が行われる。当該ベリファイが正常な
場合には、ステップ１０７において当該番地が最終番地
であるか否かの判定を行い、最終番地でない場合には、
ステップ１１０におい番地を一つ増加させてステップ１
０３に戻り、再度ステップ１０３以降のステップに移行
する。また、ステップ１０６においてベリファイが異常
である場合には、未だ書込みレベルが不十分であるた
め、ステップ１０８において、書込み回数が設定された
最大回数に到達したか否かを判定し、当該書込み回数が
最大回数を越えていない場合にはステップ１０４に戻
り、再度ステップ１０４以降のステップの実行に移行す
る。またステップ１０８において最大回数を越えている
場合には、初期書込みが不良であるものと判定されて、
ステップ１０９において手順は終了となる。この場合に
は、当該デバイスは不良であると判定されたことにな
る。
【００２０】また、ステップ１０７において、消去対象
の全セルに対するデータ“０”の初期書込みが終了する
と、本発明の特徴とするステップ１１１以降の追加書込
みサイクルが実行される。ステップ１１１においては、
ステップ１０２の場合と同様に、初期書込み該当ブロッ
クまたはチップ全体における先頭番地を選択する。ステ
ップ１１２においては、書込み回数の計数を行うライト
カウンタを初期状態に設定し、ステップ１１３において
ライトカウンタを一つ増加させる。次いで、ステップ１
１４においては先頭番地のセルにデータ“０”を書込
む。ステップ１１５においては書込み番地が最終である
か否かの判定を行い、当該書込み番地が最終番地でない
場合には、ステップ１１７において番地を一つ増加させ
てステップ１１２に戻り、再度ステップ１１２以降のス
テップが実行される。また、ステップ１１５において最
終番地であると判定された場合には、ステップ１１６に
おいて所定の書込み回数分の追加書込みが実行されたか
否かの判定を行い、当該所定回数の追加書込みが終了し
ている場合には、ステップ１１８において電源電圧ＶPP
をリセットし、ステップ１１９において全ての手順が終
了となる。またステップ１１６において所定回数の追加
書込みが終了していない場合には、ステップ１１３に戻
り、再度ステップ１１３以降の手順が実行される。
の全セルに対するデータ“０”の初期書込みが終了する
と、本発明の特徴とするステップ１１１以降の追加書込
みサイクルが実行される。ステップ１１１においては、
ステップ１０２の場合と同様に、初期書込み該当ブロッ
クまたはチップ全体における先頭番地を選択する。ステ
ップ１１２においては、書込み回数の計数を行うライト
カウンタを初期状態に設定し、ステップ１１３において
ライトカウンタを一つ増加させる。次いで、ステップ１
１４においては先頭番地のセルにデータ“０”を書込
む。ステップ１１５においては書込み番地が最終である
か否かの判定を行い、当該書込み番地が最終番地でない
場合には、ステップ１１７において番地を一つ増加させ
てステップ１１２に戻り、再度ステップ１１２以降のス
テップが実行される。また、ステップ１１５において最
終番地であると判定された場合には、ステップ１１６に
おいて所定の書込み回数分の追加書込みが実行されたか
否かの判定を行い、当該所定回数の追加書込みが終了し
ている場合には、ステップ１１８において電源電圧ＶPP
をリセットし、ステップ１１９において全ての手順が終
了となる。またステップ１１６において所定回数の追加
書込みが終了していない場合には、ステップ１１３に戻
り、再度ステップ１１３以降の手順が実行される。
【００２１】次に、本発明の第２の実施例について説明
する。
する。
【００２２】図２は本発明の第２の実施例における消去
時初期書込み方式の手順を示すフローチャートである。
時初期書込み方式の手順を示すフローチャートである。
【００２３】図２において、ステップ２０１〜２１０に
示される、全ての消去対象セルの初期データ書込み後に
おけるプログラムベリファイを完了し、消去対象の全セ
ルに対するデータ“０”の初期書込みを終了する手順の
内容については、前述の第１の実施例の場合と全く同様
である。本実施例の第１の実施例と異なる点は、本実施
例においては、ステップ２０７において消去対象の全セ
ルに対するデータ“０”の書込みが終了した後に実行さ
れる追加書込み方式として、該当番地に対して連続して
所定回数の追加書込みを実行し、この追加書込みが終了
した後に次の番地に移行して、同様に所定回数の追加書
込みを実行するという手順が行われていることである。
示される、全ての消去対象セルの初期データ書込み後に
おけるプログラムベリファイを完了し、消去対象の全セ
ルに対するデータ“０”の初期書込みを終了する手順の
内容については、前述の第１の実施例の場合と全く同様
である。本実施例の第１の実施例と異なる点は、本実施
例においては、ステップ２０７において消去対象の全セ
ルに対するデータ“０”の書込みが終了した後に実行さ
れる追加書込み方式として、該当番地に対して連続して
所定回数の追加書込みを実行し、この追加書込みが終了
した後に次の番地に移行して、同様に所定回数の追加書
込みを実行するという手順が行われていることである。
【００２４】即ち、図２において、本発明の特徴とする
追加書込みサイクルにおけるステップ２１１において
は、初期書込み該当ブロックまたはチップ全体における
先頭番地を選択し、ステップ２１２においては、書込み
回数の計数を行うライトカウンタを初期状態に設定し
て、ステップ２１３においてライトカウンタを一つ増加
させる。次いで、ステップ２１４においては先頭番地の
セルにデータ“０”を書込む。次いで、ステップ２１５
において前記書込み回数が所定の回数に到達しているか
否かが判定されて、当該書込み回数が所定の回数に達し
ていない場合には、ステップ２１３に戻り、ステップ２
１３以降の手順に従って、同一番地に対し連続して追加
書込みが実行される。またステップ２１５において書込
み回数が所定回数に達している場合には、ステップ２１
６において書込み番地が最終であるか否かの判定を行
い、当該書込み番地が最終番地でない場合には、ステッ
プ２１８において番地を一つ増加させてステップ２１２
に戻り、再度ステップ２１２以降のステップが実行され
る。また、ステップ２１６において最終番地であると判
断された場合には、ステップ２１７において電源電圧Ｖ
PPをリセットし、ステップ２１９において全ての手順が
終了となる。
追加書込みサイクルにおけるステップ２１１において
は、初期書込み該当ブロックまたはチップ全体における
先頭番地を選択し、ステップ２１２においては、書込み
回数の計数を行うライトカウンタを初期状態に設定し
て、ステップ２１３においてライトカウンタを一つ増加
させる。次いで、ステップ２１４においては先頭番地の
セルにデータ“０”を書込む。次いで、ステップ２１５
において前記書込み回数が所定の回数に到達しているか
否かが判定されて、当該書込み回数が所定の回数に達し
ていない場合には、ステップ２１３に戻り、ステップ２
１３以降の手順に従って、同一番地に対し連続して追加
書込みが実行される。またステップ２１５において書込
み回数が所定回数に達している場合には、ステップ２１
６において書込み番地が最終であるか否かの判定を行
い、当該書込み番地が最終番地でない場合には、ステッ
プ２１８において番地を一つ増加させてステップ２１２
に戻り、再度ステップ２１２以降のステップが実行され
る。また、ステップ２１６において最終番地であると判
断された場合には、ステップ２１７において電源電圧Ｖ
PPをリセットし、ステップ２１９において全ての手順が
終了となる。
【００２５】即ち、本実施例における消去時初期書込み
手順と、前述の第１の実施例における消去時初期書込み
手順との相違点は、本発明特有の追加書込みサイクルに
おいて、ステップ１１１以降の手順における差異にあ
り、第１の実施例においては、最終番地の確認後におい
て書込み回数の確認を行っているのに対し、本実施例に
おいては、書込み回数の確認を行ってから最終番地の確
認を行っていることである。
手順と、前述の第１の実施例における消去時初期書込み
手順との相違点は、本発明特有の追加書込みサイクルに
おいて、ステップ１１１以降の手順における差異にあ
り、第１の実施例においては、最終番地の確認後におい
て書込み回数の確認を行っているのに対し、本実施例に
おいては、書込み回数の確認を行ってから最終番地の確
認を行っていることである。
【００２６】
【発明の効果】以上説明したように、本発明は、消去対
象セルの初期書込み後のプラグラムベリファイ完了直後
に、複数回の追加書込みサイクルを、全ての消去対象セ
ルに対して実行する手順を有することにより、初期書込
み時におけるセルしきい値電圧分布の分散を抑制するこ
とが可能となり、過剰消去による誤動作を防止すること
ができるとともに、消去ベリファイ電圧値を低いレベル
に設定することができるために低電圧動作を可能にする
という効果がある。
象セルの初期書込み後のプラグラムベリファイ完了直後
に、複数回の追加書込みサイクルを、全ての消去対象セ
ルに対して実行する手順を有することにより、初期書込
み時におけるセルしきい値電圧分布の分散を抑制するこ
とが可能となり、過剰消去による誤動作を防止すること
ができるとともに、消去ベリファイ電圧値を低いレベル
に設定することができるために低電圧動作を可能にする
という効果がある。
【００２７】また、過剰消去に対応する動作マージンを
十分に確保することができ、信頼性を向上させることが
できるという効果がある。
十分に確保することができ、信頼性を向上させることが
できるという効果がある。
【図１】本発明の第１の実施例の消去時初期書込み手順
を示すフローチャートである。
を示すフローチャートである。
【図２】本発明の第２の実施例の消去時初期書込み手順
を示すフローチャートである。
を示すフローチャートである。
【図３】フラッシュ型不揮発性記憶セルの電子注入時お
よび消去時の動作説明用断面図である。
よび消去時の動作説明用断面図である。
【図４】フラッシュ型不揮発性記憶セルのドレイン電流
・ゲート電圧特性を示す図である。
・ゲート電圧特性を示す図である。
【図５】フラッシュ型不揮発性記憶回路のセル部の部分
回路図である。
回路図である。
【図６】フラッシュ型不揮発性記憶回路のセル部の動作
特性を示す図である。
特性を示す図である。
【図７】フラッシュメモリの初期書込み機能に対応する
セルしきい値電圧分布状態を示す図である。
セルしきい値電圧分布状態を示す図である。
【図８】従来例の消去時初期書込み手順を示すフローチ
ャートである。
ャートである。
３１ 浮遊ゲート ３２ 制御ゲート ３３ ドレイン ３４ ソース ３５ トンネル酸化膜 ３６ 基盤 ５１ フラッシュメモリセル ５２、５３ セル Ｄ1 〜Ｄ3 デジット線 Ｗ1 〜Ｗ3 ワード線 １０１〜１１９、２０１〜２１９、８０１〜８１２
ステップ
ステップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (2)
- 【請求項１】 フラッシュ型不揮発性記憶回路に含まれ
る全ての消去対象セルの初期データ書込み後におけるプ
ログラムベリファイを完了し、消去対象の全セルに対す
るデータ“０”の初期書込み終了後における追加書込み
を実施する不揮発性記憶回路の初期書込み方法におい
て、前記追加書込みが、消去動作後の消去ベリファイ電
圧を低減するように所定回数実施される際に、 初期書込み該当ブロックまたはチップ全体における先頭
番地を選択する第１のステップと、 消去対象セルに対する書込み回数を計数するライトカウ
ンタを初期状態の前記所定回数に設定する第２のステッ
プと、 前記ライトカウンタの計数値を一つ増加させる第３のス
テップと、 前記消去対象のセルにおける先頭番地のセルにデータ
“０”を書込む第４のステップと、 前記消去対象のセルの書込み番地が最終であるか否かを
判定する第５のステップと、 この第５のステップで、前記書込み番地が最終番地でな
いと判定した場合に、当該番地を一つ増加させて、前記
第２のステップに戻る第６のステップと、 前記第５のステップで、前記書込み番地が最終番地ある
と判定した場合に、そのセルに対し前記所定回数分の追
加書込みが実行されたか否かを判定する第７のステップ
と、 この第７のステップで、前記所定回数の追加書込みが実
行されていないと判定した場合に、前記第３のステップ
に戻り以降のステップを実行する第８のステップと、 前記第７のステップで、前記所定回数の追加書込みが実
行されていると判定した場合に、初期データ書込み用と
して印加された電源電圧をリセットして、消去時書込み
手順を終了とする第９のステップとを有することを特徴
とする不揮発性記憶回路の初期書込み方法。 - 【請求項２】 フラッシュ型不揮発性記憶回路に含まれ
る全ての消去対象セルの初期データ書込み後におけるプ
ログラムベリファイを完了し、消去対象の全セルに対す
るデータ“０”の初期書込み終了後における追加書込み
を実施する不揮発性記憶回路の初期書込み方法におい
て、前記追加書込みが、消去動作後の消去ベリファイ電
圧を低減するように所定回数実施される際に、 初期書込み該当ブロックまたはチップ全体における先頭
番地を選択する第１のステップと、 消去対象セルに対する書込み回数を計数するライトカウ
ンタを初期状態の前記所定回数に設定する第２のステッ
プと、 前記ライトカウンタの計数値を一つ増加させる第３のス
テップと、 前記消去対象のセルにおける先頭番地のセルにデータ
“０”を書込む第４のステップと、 前記消去対象のセルに対し前記所定回数分の追加書込み
が実行されたか否かを判定する第５のステップと、 この第５のステップで、前記所定回数の追加書込みが実
行されていないと判定した場合に、前記第３のステップ
に戻り以降のステップを実行する第６ステップと、 前記第５のステップで、前記所定回数の追加書込みが実
行されていると判定した場合に、消去対象のセルの書込
み番地が最終であるか否かを判定する第７のステップ
と、 この第７のステップで、前記書込み番地が最終番地でな
いと判定した場合に、当該番地を一つ増加させて、前記
第２のステップに戻る第８のステップと、 前記第７のステップで、前記書込み番地が最終番地であ
ると判定した場合に、初期データ書込み用として印加さ
れた電源電圧をリセットして、消去時書込み手順を終了
とする第９のステップとを有することを特徴とする不揮
発性記憶回路の初期書込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1715693A JP3138557B2 (ja) | 1993-02-04 | 1993-02-04 | 不揮発性記憶回路の初期書込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1715693A JP3138557B2 (ja) | 1993-02-04 | 1993-02-04 | 不揮発性記憶回路の初期書込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06231590A JPH06231590A (ja) | 1994-08-19 |
| JP3138557B2 true JP3138557B2 (ja) | 2001-02-26 |
Family
ID=11936120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1715693A Expired - Fee Related JP3138557B2 (ja) | 1993-02-04 | 1993-02-04 | 不揮発性記憶回路の初期書込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3138557B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100257854B1 (ko) * | 1997-12-10 | 2000-06-01 | 김영환 | 플래쉬 메모리의 소거 방법 |
| KR100672938B1 (ko) * | 2004-07-21 | 2007-01-24 | 삼성전자주식회사 | 플래시 메모리를 위한 선택적 소거 방법 |
| CN114343338A (zh) * | 2021-12-30 | 2022-04-15 | 深圳市丰巢网络技术有限公司 | 一种智能柜及智能柜控制方法 |
-
1993
- 1993-02-04 JP JP1715693A patent/JP3138557B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06231590A (ja) | 1994-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100414146B1 (ko) | 플래쉬 메모리 소자의 소거 방법 | |
| US6252803B1 (en) | Automatic program disturb with intelligent soft programming for flash cells | |
| US6567316B1 (en) | Nonvolatile semiconductor memory device and method of erasing data of nonvolatile semiconductor memory device | |
| JP2716906B2 (ja) | 不揮発性半導体記憶装置 | |
| US20040027858A1 (en) | Nonvolatile memory having a trap layer | |
| JP2003257188A (ja) | 不揮発性半導体記憶装置 | |
| JP2004515024A (ja) | デュアルビットメモリ消去検証のための方法およびシステム | |
| WO2006025089A1 (ja) | 不揮発性記憶装置の消去方法、および不揮発性記憶装置 | |
| US7075832B2 (en) | Method for erasing an NROM cell | |
| US5912844A (en) | Method for flash EEPROM data writing | |
| US6222772B1 (en) | Methods of performing sector erase operations on non-volatile semiconductor memory devices | |
| KR100266521B1 (ko) | 포획전하들을 추출하는 비휘발성 반도체 메모리장치 | |
| JP4106028B2 (ja) | メモリ装置におけるソフトプログラム検証のための方法および装置 | |
| JP3143161B2 (ja) | 不揮発性半導体メモリ | |
| JP2707970B2 (ja) | 不揮発性半導体記憶装置の消去方法 | |
| JP3138557B2 (ja) | 不揮発性記憶回路の初期書込み方法 | |
| US7142455B1 (en) | Positive gate stress during erase to improve retention in multi-level, non-volatile flash memory | |
| US6327186B1 (en) | Non-volatile semiconductor memory including memory cells having different charge exchange capability | |
| JP2008293616A (ja) | 不揮発性半導体記憶装置の消去方法 | |
| JP3848059B2 (ja) | 不揮発性半導体メモリ及びその制御方法 | |
| JPH1145588A (ja) | 不揮発性半導体記憶装置 | |
| JP3580726B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3808656B2 (ja) | 不揮発性半導体メモリ | |
| JP2002208287A (ja) | 不揮発性半導体記憶装置 | |
| CN117558322A (zh) | 非易失性存储器及其编程方法、计算机系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001128 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |