JP4106028B2 - メモリ装置におけるソフトプログラム検証のための方法および装置 - Google Patents

Description

本発明は一般にメモリシステムに関し、さらに詳細には半導体メモリ装置におけるソフトプログラミングを検証するための装置および方法に関する。

フラッシュメモリおよびその他のタイプの電子メモリデバイスは、それぞれデータを記憶し、それに対するアクセスを提供する何千何百万ものメモリセルから構成されている。一般的なメモリセルはビットと呼ばれる単一のバイナリ情報を記憶し、それはとりうる２つの状態のうちのどちらかを持つ。最近になって、各セルが２ビットのデータを記憶することができるデュアルビットメモリセル構造が紹介されている。セルは一般的に、８個のセルからなるバイト、または１６個またはそれ以上のセルを含むワードなどの複数のセルユニットに組織されるが、通常は８の倍数のセルから構成される。そのようなメモリ装置アーキテクチャへのデータ記憶は特定のメモリセルセットに対する、しばしばセルのプログラミングと呼ばれる、書き込みによって実行される。セルからのデータの取り出しは読み出し（リード）動作によって実行される。プログラミングおよびリード動作に加えて、メモリ装置のセルのグループを消去することができる。消去動作において、そのグループの各セルはある既知の状態にプログラムされる。

個々のセルは個別にアドレス指定可能なユニットまたはグループ、例えばバイトまたはワードに組織化される。それらのユニットまたはグループは、アドレスデコーディング回路を介して、読み出し、プログラム、消去のためにアクセスされ、それらの動作は特定のバイトまたはワード内のセルに対して実行される。個々のメモリセルは一般的に１ビットのデータを記憶するように構成された半導体構造から構成される。例えば、従来の多くのメモリセルは、電荷の形態で１ビットの情報を保持できるトランジスタである金属酸化膜半導体（ＭＯＳ）デバイスを含む。このメモリ装置は適切なデコーディングおよびグループ選択回路を含み、そのようなバイトまたはワードをアドレス指定する。メモリ装置はさらに、所望の動作を実現するために操作されるセルに電圧を供給する回路を含む。

消去、プログラムおよび読み出し動作は一般的に適切な電圧をセルの特定端子に印加することによって実行される。消去またはプログラム動作においては、メモリセルへの電荷の変化が引き起こされるように電圧が加えられる。読み出し動作では、セルに電流が流れるように適切な電圧が印加される。その電流の量はそのセルに記憶されたデータの値を示している。メモリ装置は記憶されているデータを判定するために結果として生じるセル電流を検出（センス）するための適切な回路を含む。次にデータは、メモリ装置が組み込まれているシステムの他の装置へのアクセスのため、メモリ装置のデータバス端子に供給される。

フラッシュメモリは、再書き込み可能で、その内容を電力なしに保持できるタイプの電子記憶媒体である。フラッシュメモリ装置は一般に１０万から１００万書き込みサイクルの寿命（ライフスパン）を持つ。単一バイトを消去可能なダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）およびスタティック・アクセス・メモリ（ＳＲＡＭ）チップとは異なり、通常フラッシュメモリは固定された複数ビットブロックまたはセクタにおいて消去または書き込みされる。従来型のフラッシュメモリは１ビットの情報が各フラッシュメモリセルに記憶されるセル構造で作られる。そのような単一ビットメモリアーキテクチャでは、一般的に各セルは、ソース、ドレインおよび基板またはＰウェル内のチャネル、そしてそのチャネル上のスタックゲート構造を持つＭＯＳトランジスタ構造を含む。スタックゲートは、Ｐウェルの表面に形成された薄いゲート絶縁膜（しばしばトンネル酸化膜と呼ばれる）をさらに含む。スタックゲートはさらに、このトンネル酸化膜上のポリシリコンフローティングゲートおよびこのフローティングゲート上のポリ層間（interpoly）絶縁膜を含む。このポリ層間絶縁膜はしばしば、２つの酸化物層が窒化物層をサンドイッチする酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁膜である。最後に、ポリシリコンのコントロールゲートがポリ層間絶縁膜の上に載る。

典型的なＮＯＲ型の回路構成では、コントロールゲートはそのような複数セルからなる一行にかかるワード線に接続されて、それらセルのセクタを形成する。さらに、それらセルのドレイン領域は導電性ビット線によって互いに接続される。
セルのチャネルは、スタックゲート構造によってチャネル内に形成された電界に従って、ソースとドレインの間に電流を導通させる。ＮＯＲ型の回路構成では、一列（１コラム）内のトランジスタの各ドレイン端子は同一のビット線に接続される。さらに、ある与えられたビット線に係る各フラッシュセルは異なったワード線に結合されたスタックゲート端子を持つ。一方、アレイ内のすべてのフラッシュセルのソース端子は共通ソース端子に結合される。動作時には、個々のフラッシュセルは、周辺デコーダおよび制御回路を使用して、プログラミング（書き込み）、読み出し、消去機能のために、対応するビット線およびワード線を介してアドレス指定される。

フラッシュメモリセルのプログラミングは一般にチャネルホットエレクトロン（ＣＨＥ）によって行われ、それはソース領域を接地し、比較的高い正電圧をコントロールゲートに印加し、高エネルギーまたはホットエレクトロンを発生させるために中間の電圧をドレインに与える。ホットエレクトロンは、セルの実効閾値電圧がプログラムされた閾値電圧に上昇するまでフローティングゲートに蓄積される。このプログラムされた閾値電圧は、後からの読み出しモード動作においてチャネル領域を流れる電流を抑制するのに十分な大きさである。一般的に、読み出しモードでは、比較的低い正電圧がドレインに印加され、中間の電圧がコントロールゲートに印加され、ソースは接地される。セルがプログラムされているか、または消去されているかを突き止めるために、結果として生じた電流の大きさをセンスする。

フラッシュセルの消去は、フローティングゲートとソースの間（例えば、ソースイレースまたはネガティブゲートイレース）または、フローティングゲートと基板の間（例えば、チャネルイレース）で、ファウラー・ノルドハイムトンネリング現象を用いて行われる。ソースイレース動作では高い正電圧（例えば、およそ１２Ｖ）がソースに供給され、ゲートおよび基板は接地され、ドレインはフローティング状態にされる。ネガティブゲートイレース動作では、中間の正電圧（例えば、５ＶまたはＶＣＣ）をソースに供給し、ドレインをフローティング状態にし、基板を接地し、負の電圧（例えば、−１０ボルト）をゲートに印加する。チャネルイレース動作では、高い正電圧を基板に印加し、ゲートを接地し、ソースおよびドレインはフローティング状態にしておく。

メモリセルのセクタが消去される際には、セクタ内の各セルが正しく消去されたことを保証するために続いて消去検証動作が実行される。その後、ソフトプログラミングが実行される。ソフトプログラミングとは、セルの消去を繰り返すことによって生じる過消去の状態を修正または緩和するために、少量の電荷をセルに注入するものである。ソフトプログラミングの際に注入される電荷の量は、セルをプログラムしすぎないように制御され、ソフトプログラム動作の直後に行われる、ソフトプログラム検証動作の後でも消去検証に合格するようにする。

ソフトプログラム検証動作の際に、メモリ装置の内部で生成された電圧源によって、正電圧がセルのゲート端子に供給される。しかしながら、もしそのような電圧源が不安定なゲート電圧を供給した場合、または電圧レベルが高すぎたとき（例えば、オーバーシュートにより）、異常なソフトプログラム検証結果が得られることになる。例えば、不適切に消去されたまたは過消去されたセルが合格と判定され、および／または適切に消去されたセルが不合格と判定されうる。メモリ装置の密度が増え続けるに従い、様々なセル端子（例えば、ゲート、ドレイン、ソース等）について、それぞれの動作（例えば、読み出し、書き込み、消去、ソフトプログラム検証、その他）に関する専用の電圧源を提供することは困難であり、コスト対効果に劣ることである。しかしながら、そのような動作の際の様々な端子のインピーダンス特性によって、単一の電圧源がそのような様々な用途に電圧を供給するのは困難である。従って、高いまたは不安定なソフトプログラム検証ゲート電圧レベルに関連した異常な結果を緩和し、回避しながら、異なった動作の際の異なったセル端子に対して電圧源を用いることができるようにする方法および装置が求められている。

発明の概要

以下に、本発明のいくつかの態様を基本的に理解するための本発明の簡単な要約を提供する。この要約は本発明の全体像ではない。本発明の主要な、または重要な要素を特定するものでもなければ、本発明の範囲を線引きするものでもない。第１の目的は、後述されるより詳しい説明の前奏曲として、本発明のいくつかの概念を単純な形態で提供することである。

本発明は、メモリ層内の一以上のセルのソフトプログラミングを検証するための方法および装置に関し、当該方法および装置はソフトプログラム検証時にゲート電圧を印加するときにドレインポンプまたは他の電圧源の使用を可能にする。本発明は単一ビット（例えば、スタックゲート）、およびデュアルビットメモリセル構造との関連で応用できる。本発明の一態様である方法は、コアセルゲートに電圧源を提供するステップと、定電圧電源のオーバーシュートが収束した後でソフトプログラミングを検証するステップとを含み、それによって高いまたは不安定なゲート電圧に関連する悪影響を緩和し、または回避する。この技術によって、フラッシュメモリおよび他のタイプのメモリ装置（例えば、シングルステージポンプ回路、マルチステージポンプ他）に用いられる多くの異なった電圧源を、それらの電圧源が初期のオーバーシュートまたは不安定性といった欠点を持つ場合でも、ソフトプログラム検証または他の動作の際に、セルゲートに電圧を供給するために使用可能にすることができる。

本発明の他の態様は、ソフトプログラム検証動作の際に定電圧電源をコアセルゲートに提供するロジック回路と、第１電圧（例えば、およそ２．７ボルト）が定電圧電源からゲートに与えられるときにセルのソフトプログラミングを検証するセンサと備えるメモリ装置である。ソフトプログラミングの適切な検証を保証するために、ロジック回路は、定電圧電源のオーバーシュートが収束した後でソフトプログラミングを検証するために、例えば定電圧電源が最初に調整電圧値（例えば、ある実装においてはおよそ４ボルト）上昇した後で固定時間待った後で、センサにソフトプログラミング検証信号を供給する。例えば、定電圧電源が最初に調整電圧レベルに上昇した後で、ロジック回路がディレイまたは待ち時間を設定することで、定電圧電源がオーバーシュートの介入を減少（例えば、収束）させることを可能にし、それによって検証が行われるときに適切なレベルの安定したゲート電圧が供給される。

従って、本発明は、ソフトプログラム検証動作の際にゲート電圧を供給するにあたり、ドレインポンプのような様々な電圧源の使用を可能にする。例えば、プログラミングの際にドレインポンプを代替的にドレインへの接続に使用すると、そのようなポンプは比較的大きな量の電流（例えば、２ｍA）を供給することができる。ソフトプログラム検証動作では、ドレインポンプからコアセルのゲートおよび基準セルのゲートへの抵抗器によって分圧された電圧を用いるが、それによってゲート電圧のオーバーシュートに結びつくおそれがある。本発明は、そのようなオーバーシュートが収束するまで待ってからソフトプログラム検証を実行するので有利である。これは、セルが現在ソフトプログラム検証モードにあり、電圧源（例えば、ドレインポンプ）のレベルが調整レベル（例えば、およそ４ボルト）よりも高くなったことを検証するロジック回路またはシステムを用いることで実現される。その後、ロジック回路は関連するセンサへのソフトプログラム検証信号の供給を、例えばある固定時間（例えば、およそ２００ｎｓ（ナノ秒）以上、またはおよそ５００ｎｓ以下、例えばおよそ４００ｎｓ）だけ遅らせる。この待ち時間（wait period）はタイマー、またはその他の回路を用いて実装することができ、それによって適切なソフトプログラム検証が容易になる。

本発明の他の態様は、メモリ装置におけるソフトプログラミングの検証を行うための方法である。本方法では、ソフトプログラム検証動作の際に分圧器を通して定電圧電源がセルのゲートに提供される。そして、コアセルのソフトプログラミングは定電圧電源のオーバーシュートが収束した後にセンサを用いて検証される。この検証は、定電圧電源がある電圧、例えば調整値（例えば、ある実装においてはおよそ４ボルト）よりも上昇した後、決まった時間（例えば、４００ｎｓ）待つステップと、この決まった時間の後、センサを用いてセルに関連する電流をセンスするステップとを含む。

この待ち時間は、定電圧電源が第２電圧よりも大きな値を持つときに、第１回路を用いて第１信号を生成し、第２回路を用いて第１信号に従った固定時間を示す第１ウェイト信号を生成し、タイマー回路を用いて第１信号の後に固定時間第２ウェイト信号を供給し、状態機械を用いて第２ウェイト信号に従ってセンサに対してソフトプログラム検証信号を供給することによって実装される。従って、本発明はメモリ回路の設計に柔軟性を与え、それによってオーバーシュート問題の欠点を持つ電源でもうまくソフトプログラム検証ゲート電圧の供給に用いることができる。

上述の、および関連した目的を達成するため、以下の説明および添付の図面は本発明の例示としての特定の態様および実施形態を詳細に記述する。しかしながら、これらの実施形態は、本発明の原理を実施しうる様々な手段のほんの少しを例示したものにすぎない。本発明の他の目的、利点および新規な特徴は、図面を考慮に入れて、以下の本発明の詳細な説明から明らかになるであろう。

図面を参照して、本発明を説明する。図面を通して類似の参照符号は類似の要素を示すために使用される。本発明は、フラッシュメモリ装置のメモリセルのソフトプログラミングを検証するための方法および装置に関する。本発明はソフトプログラミングに続く、メモリセルの状態検証において特に有用である。そのような場合、比較的高い電流容量（例えば、ドレインポンプまたはその他のそのような電源）を持つ電圧源がセルのゲート電圧を供給するのに有利に用いられる。ドレインポンプは一般的にチャネルホットエレクトロン（ＣＨＥ）プログラミングの際に十分な電流を供給するために使用される。

まず、図１および２を参照して、半導体メモリ装置は一般的に、基板上または基板内に形成された複数の独立した部品を含む。そのような装置はしばしば高密度の部分と低密度の部分とを有する。例えば、図１に示すように、フラッシュメモリ１０のようなメモリ装置は、１以上の高密度コア領域１２と、低密度周辺部分１４とを単一基板１６上に含んでいる。高密度コア領域１２は典型的には独立してアドレス指定可能な、実質的に同一のメモリセルの少なくともＭ×Ｎのアレイを含み、低密度周辺領域１４は典型的には入出力（Ｉ／Ｏ）回路、個々のセルを選択的にアドレス指定するための回路（例えば、選択されたセルのソース、ゲートおよびドレインを所定の電圧またはインピーダンスに接続して、プログラミング、読み出しまたは消去などの指定動作を可能にするためのデコーダなど）を含む。

コア領域１２内のメモリセルは、図２に示すようなＮＯＲ型回路構成のような回路構成において互いに結合される。各メモリセル２０は、ドレイン２２，ソース２４、およびスタックゲート２６を有する。各スタックゲート２６はワード線（ＷＬ０，ＷＬ１，．．．，ＷＬＮ）に結合され、各ドレイン２２はビット線（ＢＬ０，ＢＬ１，．．．，ＢＬＮ）に結合される。さらに各ソース２４は接地される。周辺デコーダおよび制御回路（図示せず）を用いて、各メモリセル２０をプログラミング、読み出し、消去、ソフトプログラミング、および／または検証機能のためにアドレス指定することができる。

図３は、図１または図２のコア領域１２において見つけられるような、単一（シングル）ビット（例えば、スタックゲート）メモリセル２０の断面図である。以下では、単一ビットタイプのセルを例示目的で簡単に説明するが、本発明はデュアルビットおよび他のフラッシュメモリセル構造に同等に適用可能であり、そのような代替物は本発明の範囲に入るものと考えられることを理解してもらいたい。そのようなメモリセル２０は典型的にはソース２４、ドレイン２２および基板３０内のチャネル２８、ならびにチャネル２８上に載るスタックゲート構造２６を含む。

スタックゲート２６は基板３０の表面上に形成された薄いゲート絶縁膜３２（一般にトンネル酸化膜と呼ばれる）を含む。トンネル酸化膜３２はシリコン基板３０の上面の一部を覆い、チャネル２８の真上の異なる複数層の配列を支持する。スタックゲート２６は、トンネル酸化膜３２の上に載るフローティングゲート３８として機能するドープされた多結晶シリコン（ポリシリコン、またはポリＩ）のような最下層または第１薄膜３８を含む。上で特に説明したトランジスタ２０の様々な部分は図３ではスケールどおりには描かれておらず、むしろ描写の容易さ、およびデバイスの動作の理解を容易にするように描かれていることに注意してもらいたい。

ポリＩ層３８の上はポリ層間（interpoly）絶縁膜４０である。このポリ層間絶縁膜４０はしばしば、２つの酸化物層が窒化物層をサンドイッチする酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁膜である。ポリ層間絶縁膜４０は、あるいは五酸化タンタルのような他の絶縁層であってもよい。最後に、スタックゲート２６は、ＯＮＯ層４０の上に載るポリシリコン・コントロールゲートとして機能する、上部または第２ポリシリコン層（ポリＩＩ）４４を含む。ある一行に形成されるセル２０それぞれのコントロールゲート２６はその行のセルにかかる共通ワード線（ＷＬ）を共有する（例えば、図２を参照）。さらに、上で強調したように、垂直列内のセルそれぞれのドレイン領域２２は導電ビット線（ＢＬ）によって互いに接続される。セル２０のチャネル２８は、スタックゲート構造２６によってチャネル２８に生成された電界に応じてソース２４とドレイン２２との間で電流を導通させる。

メモリセル２０は、ドレイン２２のそばのチャネル２８において、「ホット」（高エネルギーの）エレクトロン（電子）を生成するために、比較的高い電圧をコントロールゲート３８に、中間の高さの電圧をドレイン２２に印加することによって、プログラムされる。ホットエレクトロンはトンネル酸化膜３２中を横切って加速し、フローティングゲート３４に入る。フローティングゲート３８は絶縁体（ポリ層間絶縁膜４０およびトンネル酸化膜３２）によって囲まれているので、ホットエレクトロンはフローティングゲート３８中に捕獲（トラップ）される。電子の捕獲の結果、メモリセル２０の閾値電圧が増加する。この捕獲電子によって生じたメモリセル２０の閾値電圧（そして、それによるチャネルコンダクタンス）の変化によって、メモリセル２０がプログラムされる。

メモリセル２０を読み出すためには、プログラムされていないメモリセルの閾値電圧よりも大きく、プログラムされたメモリセルの閾値電圧よりは小さい所定のゲート電圧をコントロールゲート２６に与える。もしメモリセル２０が導通すれば（例えば、セルにおいて検出された電流がある最低値を超えていれば）、メモリセル２０はプログラムされていない（従って、メモリセル２０は第１論理状態、例えば「１」である）。反対に、もしメモリセル２０が導通しなければ（例えば、セルを流れる電流がある閾値を超えなければ）、メモリセル２０はプログラムされている（従って、メモリセル２０は第２論理状態、例えば「０」である）。従って、各メモリセル２０はそれがプログラムされているか、いないかを決定するために（そして、メモリセル２０内のデータの論理状態を決定するために）読み出すことができる。

メモリセル２０を消去するためには、比較的高い電圧をソース２４に印加し、ゲート２６を負の電圧に維持して、ドレイン２２をフローティングにしておく。これらの条件下で、フローティングゲート３８とソース領域２４の間で、トンネル酸化膜３２を横切るように強い電界が発生する。フローティングゲート３８に捕獲されている電子は、フローティングゲート３８のソース領域２４にかかる部分に向かって流れ、密集し、トンネル酸化膜３２を通ってファウラー・ノルドハイムトンネリング現象によってフローティングゲート３８からソース領域２２に引き抜かれる。結果として、電子がフローティングゲート３８から除去されると、メモリセル２０は消去される。

図４を参照して、メモリセルの１セクタが消去されると、１セクタ内の各セルが正しく消去されていることを保証するために続いて消去検証動作が実行される。その後、セルの消去を繰り返すことによって生じる過消去の状態を修正または緩和するために、少量の電荷をセルに注入するソフトプログラミングが実行される。ソフトプログラミングの際に注入される電荷の量は、ソフトプログラミングの後に行われる消去検証およびセルのソフトプログラム検証に失敗しないように制御される。ソフトプログラム検証動作の際、中間の正電圧がゲートおよびドレインに印加され、ソースが接地される（例えば、ＶＳＳにつながれる）。結果として流れる電流を検出して、消去およびソフトプログラミングの成功を検証する。例えば、図３のスタックゲートセル２０のソフトプログラミング検証を実行するとき、ゲート２６にはおよそ２．７ボルトが、ドレイン２２には１．２ボルトが供給され、ソース２４は接地される。

ステップ７２から始まる、典型的なセクタまたはブロック消去動作７０を説明する。これは、単一ビットおよび／またはデュアルビットタイプのメモリセル構造との関連で利用することができる。ステップ７４の第１プリプログラミングフェーズにおいて、アレイまたはメモリセクタの各ビットが、セクタ内の各セルの消去を完了するために、既知の状態にプリプログラムされる。ステップ７６で、第２フェーズとして、第１消去検証動作が実行され、メモリセクタ内の各セルが正しく消去されているかを検証する。その後、消去動作、および第２消去検証動作が続く。その後、ステップ７８の第３フェーズにおいて、ソフトプログラム検証動作が実行され、その後、動作７０がステップ８０で終了する前に、セクタ内のセルの過消去がないことを保証するために、ソフトプログラミング操作およびさらに別のソフトプログラム検証動作が続く。

従って、デバイス１０に関する様々な動作（例えば、検証、プログラム、消去、読み出し）を実行するためにメモリデバイス１０内のセル２０の様々な端子（例えば、ソース、ドレイン、およびゲート）に適切な電圧を与えなければならない。図５に、本発明の一態様に従った、典型的なメモリセル２０（図３）を、セル２０の消去、ソフトプログラミング、および／または検証のためのシステム１０２とともに、断面図で示す。システム１０２は第１端子１３２および第２端子１３４を持つ定電圧電源１３０を含み、それは第１および第２端子１３２，１３４にそれぞれ接続されたスイッチングデバイス（例えば、デコード回路）を介して、ソース２４、ドレイン２２およびゲート２６のうちの２つに選択的に電圧を印加するように構成されている。さらに、定電圧電源１３０は端子１３２および１３４の一つまたは両方に正または負の電圧を選択的に印加することができる。例えば、定電圧電源１３０は、端子１３２および／または１３４に選択的に接続可能な、正および／または負のチャージポンプまたは類似のものなどの、複数の電源部を含む。

例えば、定電圧電源１３０は、セル２０のプログラミングの際にドレイン端子２２に接続される調整（regulated）ドレインポンプ１３１を含む。例示する実装例では、ドレインポンプ１３１はおよそ４ボルトの調整電圧を供給できる４段ポンプ回路である。メモリ装置上のスペース、複雑さ、およびコストを節約するために、ソフトプログラム検証の際にゲート２６に電圧を供給するのに、ドレインポンプ１３１から分圧された電圧を用いるのが望ましい。以下で図７においてさらに詳細に図示し、説明するように、調整電圧ＶＰＲＯＧ（例えば、およそ４ボルト）が抵抗分圧ネットワークを介してコアセルゲートに供給され、それによってソフトプログラム検証動作の際のゲート電圧はおよそ２．７ボルトになる。しかしながら、ドレインポンプ１３１は、チャネルホットエレクトロン（ＣＨＥ）プログラミング動作の際に、電圧だけでなく、ドレイン２２との関係で使用するために最大でおよそ３ｍＡの電流を供給する。この電流供給能力のために、ソフトプログラム検証動作の際に、ドレインポンプ１３１をより高いインピーダンスのゲート端子２６に接続すると、結果としてゲート２６における電圧のオーバーシュートが発生し、そのため異常なソフトプログラム検証結果が生じる可能性がある。

スイッチングデバイス１３６および１３８は、それぞれ制御線１４２および１４４を介して、ロジックデバイス１４０によって制御される。スイッチングデバイス１３６および１３８は半導体トランジスタ、ゲート、または他のタイプのスイッチングデバイスでよい。システム１０２はさらに、ソフトプログラム検証動作の際にドレイン２２に接続される第１端子１５２を持つ、直流電流センサ／カスコード電流電圧増幅器１５０を含む。この電流センサ１５０は共通（common）または接地電位に接続された第２端子１５８をさらに含む。電流センサ１５０はテストされるセルに関して「オンチップ」のセンスアンプ回路（図示せず）をさらに含んでいてもよい。

従って、ロジックデバイスまたは回路１４０は、セル２０を選択的にプログラム、ソフトプログラム、消去、読み出しおよび／またはソフトプログラミングまたは消去の検証を行うために、ソース１３０およびスイッチングデバイス１３６および１３８を介して、メモリセル２０の様々な端子（例えば、ゲート２６，ドレイン２２、ソース２４）に選択的に電圧（例えば、正電圧、負電圧、接地電圧）を印加して、センサ１５０およびスイッチングデバイス１５４を用いてセル２０に関する電流を選択的に測定または検出（センス）するように構成される。ロジック回路１４０は、テストされるメモリセルに関して「オンチップ」で配置される。さらに、セル２０はＮＯＲ型の回路構成においてはそのような他のセル（図示せず）と結合することができる（例えば、そのようなセルの行にかかる共通ワード線によってそれぞれのゲート２６を相互に接続する）。従って、システム１０２はそのような他のセル（図示せず）に関して、個別に電圧を印加する、および／または、電流を測定するための回路をさらに含むことができる。

図６および７を参照して、ドレインポンプ１３１は、ソフトプログラム検証（例えば、図４の７８）の際に、調整電圧ＶＰＲＯＧ（例えば、おおよそ４ボルトの直流）を例えば抵抗器Ｒ１およびＲ２を含む分圧ネットワーク回路に供給する。およそ２．７ボルトの分圧は、次に、スイッチングデバイス１３６を用いてコアセル２０のゲート２６に供給される。しかしながら、図６に示すように、ドレインポンプ１３１をゲート端子２６に接続すると（例えば、スイッチ１３６を閉じる）、結果として、ドレインポンプ１３１の充電開始後、電圧ＶＰＲＯＧ１６０にオーバーシュート１６２が生じる。例えば、オーバーシュート１６２は、調整電圧４．０ボルトよりも最大でおよそ０．５から０．７ボルト大きくなりうる。さらに、オーバーシュート１６２は、ドレインポンプ１３１のレギュレーションがＶＰＲＯＧ１６０を４ボルトの調整レベルまたは４ボルトの回りの許容範囲幅内に戻すまでの時間１６４の間持続しうる。オーバーシュート１６２がソフトプログラム検証動作の際に不利な結果を生じさせうることに対し、本発明は、ソフトプログラム検証が開始される前に、電圧１６０が最初に調整レベルを超えた後、固定時間１６６だけウェイト（待ち）を入れる。

従って、本発明は、電圧ＶＰＲＯＧ１６０が４ボルトに達したときを決定するために、ドレインポンプ１３１を抵抗分圧器（例えば、Ｒ１およびＲ２）およびスイッチ１３６を通じてコアセルゲート２６に接続し、次に時間１６６が終了したとき、またはその後ソフトプログラム検証信号１７０をセンサ１５０に供給することができる。このようにして、本発明は、初期期間１６４の高いまたは不安定な電圧が許容可能なレベルにまで収束または落ちたことを保証して、その後、適切なソフトプログラム検証を実行することができる。このことにより、プログラミング動作時にドレインを供給することに加え、ソフトプログラム検証の際にドレインポンプ１３１を使用してゲート電圧を供給することが可能になる。

図７を参照して、本発明の１以上の態様がロジック回路１４０に実装されている。このロジック回路１４０は、ソフトプログラム検証動作の際に、例えばスイッチ１３６および抵抗器Ｒ１およびＲ２を用いて、定電圧電源（例えば、ドレインポンプ１３１）をゲート２６に供給する。第１電圧（例えば、およそ２．７ボルト）が定電圧電源１３１からゲート２６に印加されたとき、センサ１５０はセル２０に接続されてソフトプログラミングを検証する。回路１４０はオーバーシュート１６２が収束した後、状態機械１７８からセンサ１５０にソフトプログラム検証信号１７０を供給して、ソフトプログラミングを検証する。例示する実装においては、ドレインポンプ１３１が調整点（例えば、およそ４ボルト）よりも大きな値を持った後、ソフトプログラム検証信号１７０が固定時間１６６の間、センサ１５０に与えられる。

論理回路１４０は、現在の動作がソフトプログラム検証であることを決定し、およびドレインポンプがうまく４ボルトの調整値に達したか、それを超えたかを決定するために、信号ＰＧＭＶ，ＳＦＰＧＭおよびＤＰＯＫを入力する第１回路１７２を含む。例えば、ソフトプログラムおよびソフトプログラム検証モードにおいてはＳＦＰＧＭ信号がアクティブであり、検証モードにおいてはＰＧＭＶがアクティブである。さらに、調整電圧ＶＰＲＯＧ１６０がおよそ４ボルトの調整点に到達したときは、ＤＰＯＫ信号がアクティブである。もしそうであれば、回路１４０は第２回路１７４に第１信号ＷＡＰＤＥＶを供給し、次にそれは固定時間１６６を表す第１ウェイト信号ＲＷＡＩＴを生成する。

このＲＷＡＩＴ信号はタイマー回路１７６に供給される。タイマー回路１７６は、例えばメモリ装置内の様々なタイマータスクに用いられる汎用のタイマーでよい。タイマー回路１７６はＲＷＡＩＴ信号を受信し、第１信号ＷＡＰＤＥＶの後、状態機械１７８に第２ウェイト信号ＷＡＩＴを固定時間１６６の間与える。例えば、この固定時間１６６はおよそ２００ｎｓ以上で、およそ５００ｎｓ以下である。一実装例においては、この時間１６６は約３５０ｎｓ以上約４５０ｎｓ以下であり、およそ４００ｎｓの時間で不安定または高電圧の期間１６４の終了が保証される、ことがわかっている。この点において、ソフトプログラム検証動作の際に、不安定な、またはオーバーシュートの期間１６４が回避できるような適切な時間期間が任意に設定されうる。例えば、ある定電圧電源が与えられたとき、それに対する固定時間はそれに関連するレギュレータの応答時間特性に従って決定されうる。

ロジック回路１４０内で読み出し、プログラム、消去、ソフトプログラムおよび検証動作に関連する様々なタスクのために使用される状態機械１７８は、ＷＡＩＴ信号に従って、ソフトプログラム検証信号１７０をセンサ１５０に供給する。例示する実装においては、状態機械１７８は検証１（ＶＥＲＩＦＹ１）状態から検証２（ＶＥＲＩＦＹ２）状態（図示せず）に移る前に、タイマー回路１７６からのＷＡＩＴ信号を受信するまで待機する。検証２状態は、信号１７０およびセンサ１５０を介して、ソフトプログラム検証を実行させる。このようにして、ソフトプログラム検証は、固定時間１６６が終わるまで実行されず（例えば、ＶＰＲＯＧが４ボルトに達したことを示すＤＰＯＫ信号に続いて）、それによってセルゲート２６における高いまたは不安定なゲート電圧に対する保証をする。

図８から図１０を参照して、第１および第２回路１７２、１７４の典型的な実装例を、関連するいくつかの信号の相互関係を示す典型的なタイミングダイアグラムとともに、それぞれ示す。本発明は回路１７２および１７４について例示された実装に限定されるものではなく、電流モードがソフトプログラム検証であり、ドレインポンプ１３１が調整点以上であることを決定するどのような適切な装置も使用可能であることを理解してもらいたい。ＰＧＭＶおよびＳＦＰＧＭ信号の両方がハイであるときは、ＮＡＮＤゲート２００を介した回路１７２の信号Ｑ２はローであり、それはソフトプログラム検証モードを示している。Ｑ２がゲート２０２，２０４，２０６，２０８，２１０，２１２，２１４，２１６および２１８を介してローになった後、クロック信号ＳＣＫ２の２サイクル後に信号Ｑ１はハイになる。ここで、ＳＣＫ２（例えば、およびＳＣＫ１）のクロックサイクル２２２はそのパルス幅がおよそ２００ｎｓである（例えば、図１０を参照）。

信号Ｑ１およびＱ２がともにローのときは、ＯＲゲート２２０を介してＷＡＰＤＥＶ信号はローになり、ＷＡＰＤＥＶ信号がローである時間２２４はおよそ４００ｎｓである。本発明に従って、ＶＰＲＯＧ電圧１６０（図６）におけるオーバーシュート１６２が収束していることを保証するだけ固定時間が十分長くなるような、任意の適切な時間２２４を用いることができる。第２回路１７４は、ＳＦＰＧＭ、ＰＧＭＶ、およびＤＰＯＫ信号とともに、第１回路１７２からＷＡＰＤＥＶ信号を受信し、ゲート２３０，２３２，２３４，２３６，２３８，２４０，２４２，２４４，２４６，２４８，２５０，２５２および２５４を介してＲＷＡＩＴ信号を生成する。信号ＲＷ１またはＲＷ２のどちらかまたはそれらの両方がハイのとき、ＲＷＡＩＴ信号はローである。次にＲＷＡＩＴ信号はタイマー回路１７６（図７）に供給される。タイマー回路１７６はそれに従ってＷＡＩＴ信号を生成する。ＤＰＯＫ信号（ドレインポンプ１３１が調整レベルに到達したことを示す）の直後に状態機械１７８がソフトプログラム検証信号１７０を供給することを許可するのではなく、本発明では、ＶＰＲＯＧ１６０のオーバーシュート１６２（例えば、セル２０のゲート２６における任意のオーバーシュートまたはその他の不安定性）がドレインポンプ１３１のレギュレーション（図示せず）を通して収束するような固定時間１６６を設ける。この固定時間が過ぎると、ソフトプログラム検証（例えば、図４の８０）を実行するために、状態機械１７８によってソフトプログラム検証信号１７０が生成される。

本発明の他の態様は、メモリ装置のソフトプログラミングを検証するための方法であって、当該方法は任意のメモリ装置において、さらに上述の装置およびシステムにおいて実行することができる。本発明は、ソフトプログラム検証動作の間、分圧器を通してメモリセルゲートに定電圧電源を供給し、定電圧電源のオーバーシュートが収束した後に、センサを用いてセルのソフトプログラミングを検証しようとするものである。この検証は、定電圧電源が調整レベルよりも大きくなった後、例えばおよそ４００ｎｓの固定時間待つステップと、この固定時間の経過後、センサを用いてセルに関連する電流を検出（センス）するステップとを含むことができる。固定時間待つステップは、定電圧源が調整値よりも大きな値を持っているときに第１信号を生成するステップと、この第１信号に従って固定時間を示す第１ウェイト信号を生成するステップと、第１信号の後、第２ウェイト信号を固定時間供給するステップと、その後、第２ウェイト信号に従ってソフトプログラム検証信号をセンサに供給するステップとを含むことができる。

本発明に従った、そのような一つの方法３００を図１１に示す。この模範的な方法３００はここでは一連の動作または出来事として図示され、説明されるが、本発明はそのような動作または出来事の図示された順番に限定されるものではなく、本発明に従って、あるステップはここで図示され、説明されたものから離れて、異なった順番で起きてもよいし、および／または他のステップと同時に起きてもよい。さらに、本発明に従った方法を実現するために図示されたすべてのステップが必要なわけではない。さらに、方法３００はこれまでに図示し、説明した装置およびシステムとの関連において実装することもできるし、図示されない他のシステムとの関連でも実装することが可能である、ことを理解してもらいたい。例えば、方法３００および本発明の範囲内の他の方法は、図５および図７のロジック回路１４０に実装することができる。

ステップ３０２において、ソフトプログラム検証動作が開始される。ここで、定電圧電源ＶＰＲＯＧは分圧器３０４を介してコアメモリセルゲートに接続される。例えば、ドレインポンプ１３１の電圧ＶＰＲＯＧ１６０は、スイッチングデバイス１３６とともに抵抗器Ｒ１およびＲ２を用いて、図７に示すようにセル２０のゲート２６に接続される。ステップ３０６で、ＶＰＲＯＧが所定のレベル、例えばおよそ４ボルトに到達したかどうか（例えば、信号ＤＰＯＫによって上で示されたように）が決定される。もし到達していなければ、方法３００はステップ３０８で、ＶＰＲＯＧがステップ３０６において４ボルトより大きくなったことが分かるまで待機する。その後、方法３００はステップ３１０でＶＰＲＯＧ電圧の任意のオーバーシュートまたは不安定さが収まるまで待つ。例えば、方法３００は、ＶＰＲＯＧ（図６）のオーバーシュート１６２が収束したことを保証するために、ステップ３１０において固定時間（例えば、およそ４００ｎｓ）だけ待つ。次に、セルのソフトプログラミングがステップ３１２で検証される。その後、方法３００はステップ３１４で終了する。ここで注意するべきは、ステップ３１０における待ち時間なしでは、検証されるコアセルのゲートにおける不適切な（例えば、高い、または不安定な）電圧レベルに起因して、ステップ３１２におけるソフトプログラム検証でエラーが発生するおそれがあるということである。従って、方法３００は、ゲート電圧レベルのオーバーシュートおよび／または不安定性に関連した異常なソフトプログラム検証結果を抑制し、または回避する。

以上、本発明を一以上の実施形態との関係において示し、説明してきたが、この明細書および添付の図面を読み、理解した当業者が、均等な代替物および修正を思いつくことは明白である。特に、上述の要素（アッセンブリ、デバイス、回路、その他）によって実行される様々な機能に関して、そのような要素を説明するのに用いられた用語（「手段」についてのすべての引用を含む）は、特にことわらない限り、本発明の典型的実施例としてここに示された機能を実現する開示された構造と構造的に均等でないとしても、説明された要素の特定された機能を実現するすべての要素に対応する（つまり、機能的に均等である）ことを意図している。さらに、本発明の特定の特徴については、いくつかの実施形態のうちの一つとの関係においてのみ開示されているかもしれないが、そのような特徴は、必要に応じて、所定のまたは特定の応用用途において有利になるように、他の実施形態における一以上の他の特徴と組み合わせることができる。さらに、詳細な説明および特許請求の範囲において用いられる、「含む（includes）」、「有する（having）」、「持つ（has）」、「持つ（with）」またはそれらの変形の用語は、「含む（comprising）」という用語と同じような内包的な意味合いを意図している。

本発明の装置および方法は、メモリセルのプログラミングを検証するために、メモリ装置の技術分野において利用可能である。

メモリ装置の典型的なレイアウトの平面図。 ＮＯＲ型メモリ回路の典型的コア部分を示す図。 本発明の態様を実装可能な従来のスタックゲートメモリセルを示す部分断面図。 本発明の様々な態様を実行可能な典型的な４フェーズセクタ消去動作を示す流れ図。 典型的なメモリセルの一部およびそのソフトプログラミングを検証するシステムの側面図。 ドレインポンプを用いて図５のセルにゲート電圧を印加したときの電圧オーバーシュートを示すグラフ。 本発明に従って、メモリコアセルのソフトプログラミングを検証するためのシステムの典型的な一実装例を示す図。 図７の回路をさらに詳細に示す図。 図７および図８の回路をさらに詳細に示す図。 図７−９の回路に関連する信号のタイミングダイアグラム。 本発明の他の態様に従ったメモリ装置のソフトプログラミングを検証する典型的な方法を示す流れ図。

Claims (10)

1. ゲート（２６）、ドレイン（２２）、およびソース（２４）を持ち、少なくとも１ビットの情報を記憶することができる、少なくとも一つのコアセル（２０）と、
   ソフトプログラム検証動作の際に、前記ゲート（２６）に定電圧電源（１３０）を提供することができるロジック回路（１４０）と、
   前記ソフトプログラム検証動作の際に前記少なくとも一つのコアセル（２０）に関連し、ソフトプログラム検証信号（１７０）に従って、前記少なくとも一つのコアセル（２０）のソフトプログラミングを検証することができるセンサ（１５０）とを備え、
   前記ロジック回路（１４０）は、前記定電圧電源（１３０）のオーバーシュートが実質的に終わった後で前記少なくとも一つのコアセル（２０）のソフトプログラミング検証を開始するために前記ソフトプログラム検証信号（１７０）を前記センサ（１５０）に供給する、メモリ装置（１０）。
2. 前記ロジック回路（１４０）は、前記定電圧電源（１３０）から前記ゲート（２６）に対して第１電圧（１３０）を印加し、前記定電圧電源（１６０）が第２電圧（１６０）よりも大きな値を持った後、ソフトプログラム検証信号（１７０）を前記センサ（１５０）に固定時間（１６６）与える、請求項１のメモリ装置（１０）。
3. 前記ロジック回路（１４０）は、
   前記定電圧電源（１３０）が前記第２電圧（１６０）よりも大きな値を持つときに、第１信号（ＷＡＰＤＥＶ）を生成する第１回路（１７２）と、
   前記第１信号（ＷＡＰＤＥＶ）を受信し、前記第１信号（ＷＡＰＤＥＶ）に従って前記固定時間（１６６）を示す第１ウェイト信号（ＲＷＡＩＴ）を生成する第２回路（１７４）と、
   前記第１ウェイト信号を受信して、前記第１信号（ＷＡＰＤＥＶ）の後、第２ウェイト信号（ＷＡＩＴ）を前記固定時間（１６６）供給するタイマー回路（１７６）と、
   前記第２ウェイト信号（ＷＡＩＴ）に従って、前記ソフトプログラム検証信号（１７０）をセンサ（１５０）に供給する状態機械（１７８）とを備える、請求項２のメモリ装置（１０）。
4. 前記第２電圧（１６０）はおよそ４ボルト以上であり、前記第１電圧（１３０）はおよそ２．７ボルトであり、前記固定時間（１６６）はおよそ２００ｎｓ以上で、およそ５００ｎｓ以下である、請求項３のメモリ装置（１０）。
5. 前記定電圧電源（１３０）は、プログラミング動作の際に、前記少なくとも一つのコアセル（２０）の前記ドレイン（２２）に選択的に接続されるドレインポンプ（１３１）を含む、請求項３のメモリ装置（１０）。
6. 前記固定時間（１６６）は、およそ３５０ｎｓ以上、およそ４５０ｎｓ以下である、請求項２のメモリ装置（１０）。
7. ゲート（２６）、ドレイン（２２）およびソース（２４）を持つ少なくとも一つのコアセル（２０）を有するメモリ装置（１０）のソフトプログラミングを検証するための方法（３００）であって、
   ソフトプログラム検証動作（３０２）の際に、分圧器（Ｒ１，Ｒ２）を通して、前記ゲート（２６）に定電圧電源（１３０）を供給するステップ（３０４）と、
   前記定電圧電源（１３０）のオーバーシュート（１６２）が弱まった（３１０）後、センサ（１５０）を用いて、前記少なくとも一つのコアセル（２０）のソフトプログラミングを検証する（３１２）ステップとを含む方法（３００）。
8. 前記定電圧電源（１３０）を提供するステップは前記ゲート（２６）に第１電圧（１３０）を供給するステップを含み、前記ソフトプログラミングを検証する（３１２）ステップは、
   前記定電圧電源（１３０）が調整レベル（１６０）よりも大きくなった後、固定時間（１６６）待機する（３１０）ステップと、
   前記固定時間（１６６）の後、センサ（１５０）を用いて、前記少なくとも一つのコアセル（２０）に関する電流（１５０）をセンスするステップとを含む、請求項７の方法（３００）。
9. 前記固定時間（１６６）待機する（３１０）ステップは、
   前記定電圧電源（１３０）が前記調整レベル（１６０）よりも大きな値を持つときに、第１信号（ＷＡＰＤＥＶ）を生成するステップと、
   前記第１信号（ＷＡＰＤＥＶ）に従って、前記固定時間（１６６）を示す第１ウェイト信号（ＲＷＡＩＴ）を生成するステップと、
   前記第１信号（ＷＡＰＤＥＶ）の後、第２ウェイト信号（ＷＡＩＴ）を前記固定時間（１６６）供給するステップと、
   前記第２ウェイト信号（ＷＡＩＴ）に従って、ソフトプログラム検証信号（１７０）を前記センサ（１５０）に供給するステップとを含む、請求項８の方法（３００）。
10. 前記固定時間（１６６）待機するステップは、前記定電圧電源（１３０）が前記調整レベル（１６０）よりも大きくなった後、およそ３５０ｎｓ以上、およそ４５０ｎｓ以下毎期するステップを含む、請求項８の方法（３００）。

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