JP2007294109A - メモリ素子およびデータ読出方法 - Google Patents
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Abstract
【解決手段】メモリ素子は、ノード(A)と電気通信するメモリセル(202)を有し、第1の電圧がメモリセルに印加されたとき、読出し動作中にメモリセルに記憶されたデータと関連した2進値を示すように動作する。メモリ素子は、ノードと電源電圧との間に接続された昇圧器(220)を含み、昇圧器は読出し動作中に昇圧された電圧をノードに与え、この昇圧された電圧は電源電圧よりも高い。メモリセルに記憶されたデータを読出すための方法は、メモリセルと電気通信するノード(A)に昇圧された電圧を印加することを含み、この昇圧された電圧は電源電圧よりも高く、この方法はさらに、読出し動作中にメモリセルに記憶されたデータと関連した2進値を示すためにメモリセルと関連した電流を検知することを含む。
【選択図】図4
Description
物層を有する酸化物−窒化物−酸化物(ONO)層のような多層絶縁体であることが多い。最後に、ポリシリコン制御ゲートは中間誘電体層の上部に設けられている。
セルのビット線またはドレインに適切にバイアスを与えるのに1.5ボルトから2.0ボルトの間の電圧を必要とするものもある。メモリセルのビット線またはドレインに印加される電圧は、メモリ素子の電源電圧(Vcc)から出ているため、電源電圧が下限定格レベルまたはそれに近い場合、新しいデュアルビットメモリセルを読出すのに必要とされるより高いビット線電圧を供給する能力が減じられるかもしれない。加えて、携帯電話、ラップトップコンピュータ等のメモリ素子への低電力応用は、利用可能な電源電圧をさらに減じる可能性がある。したがって、単一ビットおよびデュアルビット構造メモリセルの適切な読出しを可能にし、かつ減じられた電源電圧で動作する改良されたメモリ素子の必要性がある。
次にこの発明を図面を参照して説明する。図面では一貫して同じ参照番号が同じ要素を示すために使われる。この発明は、ノードと電気通信するメモリセルを有し、適切なビット線電圧がメモリセルに印加されるとき、読出し動作中にメモリセルに記憶されたデータと関連した2進値を示すように動作する、メモリ素子を提供する。メモリ素子は読出し動作中に昇圧された電圧をノードに与える昇圧器を含み、この昇圧された電圧は電源電圧よりも高い。これによって、電源電圧がメモリ素子において必要とされるビット線電圧を与えるのに十分高くない場合でさえも、そのメモリ素子の注目メモリセルに関する適切な読出し動作が可能になる。
を含むことが多い。たとえば、先行技術の図1に例示されるように、フラッシュメモリといったメモリ素子10は、単一の基板16の上に、1つまたはそれ以上の高密度コア領域12および低密度周辺部分14を含む。高密度コア領域12は、典型的に個々にアドレス指定可能で実質的に同一のメモリセルの少なくとも1つのM×Nのアレイを含み、低密度周辺部分14は典型的には、入/出力(I/O)回路と、個々のセルに選択的にアドレス指定するための回路(たとえば、プログラミング、読出しまたは消去などの指定されたセル動作を可能にするために、選択されたセルのソース、ゲートおよびドレインを予め定められた電圧またはインピーダンスに接続するためのデコーダなど)とを含む。
で(たとえば、セル102のドレイン端子106で)印加される電圧は電源電圧VCCによって素子100で決定される。電源電圧VCCは負荷抵抗RLOADを通して、カスコード回路112およびデコーダ回路114を介して、ドレイン106に接続され、カスコード回路112は読出し動作中に規定されたビット線電圧VDをドレイン106に与えるために使用され、デコーダ114はメモリセル102が構成要素であるワードまたは他のセルグループを選択するために使用される。カスコード回路112は、カスコード回路112のゲート118にフィードバックを与えるように動作する反転増幅器116を含み、それにより、カスコード回路112が、セル102の読出し動作中にデコーダ114を通して電源電圧VCCからビット線VDへ規定された電圧を与えるよう調整された可変抵抗器として動作する。
ド回路212のゲート218にフィードバックを与え、読出し動作中にセル202に印加されるビット線電圧を規定する。
めの方法を提供し、この方法は、明細書に例示され、説明されたメモリ素子とともに、その他のメモリ素子と関連して使用し得る。次に図7を参照して、メモリ素子におけるメモリセルに記憶されたデータを読出すための方法300の一例が示されている。例示の方法300はこの明細書では一連の動作または事象として例示され、説明されているが、この発明に従い、いくつかのステップが、この明細書で示し説明したもの以外の、異なる順序で生じるかもしれないため、かつ/または他のステップと同時に生じるかもしれないため、この発明は、このような動作または事象の例示された順序によって限定されないことがわかるであろう。加えて、例示されたステップのすべてがこの発明に従った方法を実施する必要があるとは限らない。さらに、方法300は、この明細書に例示され、説明された装置およびシステムとともに例示されていない他のシステムと関連して実施されてもよいことがわかるであろう。
Claims (20)
- データを記憶するようにされた複数のメモリセルを有するメモリ素子であって、
ノードと電気通信する少なくとも1つのメモリセルを含み、前記メモリセルは、第1の電圧がビット線電圧としてメモリセルに印加されたとき、読出し動作中に、前記メモリセルに記憶されたデータに関連した2進値を示すように動作し、前記メモリ素子はさらに、
ノードと電源電圧との間に接続され、読出し動作中に昇圧された電圧をノードに与えるように動作する昇圧器を含み、昇圧された電圧は電源電圧より高く、第1の電圧は昇圧された電圧の関数である、メモリ素子。 - 前記昇圧器はノードに結合された第1の端子と第1の信号に結合された第2の端子とを有するキャパシタと、ノードに結合された第1の端子と電源電圧に結合された第2の端子とを有するスイッチとを含み、
第1の信号は、正の電圧がキャパシタの第2の端子に印加される第1の状態と、およそゼロの電圧がキャパシタの第2の端子に印加される第2の状態とを有し、
スイッチは、第1の信号が第1の状態にあるときノードを電源電圧から切断し、第1の信号が第2の状態にあるときノードを電源電圧に接続し、それにより、第1の信号が第2の状態にあるときノードはおよそ電源電圧であり、第1の信号が第1の状態にあるときノードは電源電圧よりも高い昇圧された電圧である、請求項1に記載のメモリ素子。 - 正の電圧は電源電圧にほぼ等しい電圧を含む、請求項2に記載のメモリ素子。
- キャパシタは、第1の信号が第2の状態にあるとき電源電圧にほぼ等しい電圧を獲得し、キャパシタは、第1の信号が第1の状態にあるとき電源電圧を上回るようにノードの電圧を昇圧する、請求項2に記載のメモリ素子。
- 前記ノードと前記少なくとも1つのメモリセルとの間に接続され、読出し動作中に前記少なくとも1つのメモリセルを選択するようにされたデコーダをさらに含む、請求項4に記載のメモリ素子。
- 前記昇圧器は、第1の信号を与えるクロック回路を含む、請求項5に記載のメモリ素子。
- 前記昇圧器は、第1の信号を与えるクロック回路を含む、請求項2に記載のメモリ素子。
- 前記昇圧器は、読出し動作中に昇圧された電圧をノードに与えるように動作するキャパシタを含む、請求項1に記載のメモリ素子。
- 前記昇圧器は、キャパシタをほぼ電源電圧まで充電するために、第1のスイッチ状態で電源電圧にほぼ等しい第1の電圧をキャパシタの第1の端子へ選択的に印加するように動作するスイッチと、読出し動作中に昇圧された電圧をノードに与えるために、第2のスイッチ状態で電源電圧にほぼ等しい第2の電圧をキャパシタの第2の端子へ選択的に印加するように動作する第1の信号とをさらに含む、請求項8に記載のメモリ素子。
- 前記ノードと前記少なくとも1つのメモリセルとの間に接続され、読出し動作中に前記少なくとも1つのメモリセルを選択するようにされたデコーダをさらに含む、請求項9に記載のメモリ素子。
- 前記少なくとも1つのメモリセルは、データの2ビットを記憶するようにされたデュアルビットメモリセルを含む、請求項10に記載のメモリ素子。
- 前記ノードと前記少なくとも1つのメモリセルとの間に接続され、読出し動作中に前記少なくとも1つのメモリセルを選択するようにされたデコーダをさらに含む、請求項1に記載のメモリ素子。
- 前記少なくとも1つのメモリセルは、データの2ビットを記憶するようにされたデュアルビットメモリセルを含む、請求項12に記載のメモリ素子。
- メモリ素子におけるメモリセルに記憶されたデータを読出す方法であって、
昇圧された電圧をメモリセルと電気通信するノードに印加するステップを含み、昇圧された電圧は電源電圧よりも高く、前記方法はさらに、
読出し動作中にメモリセルに記憶されたデータと関連した2進値を示すために、昇圧された電圧を用いてメモリセルと関連した電流を検知するステップを含み、
昇圧された電圧を前記ノードに印加するステップは、
ノードと関連した第1の端子を有するキャパシタを電源電圧とほぼ等しい電圧まで充電するステップと、
キャパシタをノードと正の電圧との間に結合するステップとを含み、キャパシタの第1の端子は電源電圧とほぼ等しい電圧に結合され、キャパシタの第2の端子は正の電圧に結合され、第1の端子は電源電圧よりも高い電圧に昇圧される、方法。 - 前記正の電圧は前記電源電圧とほぼ等しい、請求項14に記載の方法。
- 前記キャパシタを充電するステップおよびキャパシタをノードと正の電圧との間に結合するステップは、各読出し動作に対し繰返される、請求項14に記載の方法。
- 前記キャパシタを充電するステップは、キャパシタを通して電源電圧にほぼ等しい電圧を印加するステップを含む、請求項14に記載の方法。
- データを記憶するようにされた複数のメモリセルを有するメモリ素子であって、
ノードと電気通信する少なくとも1つのメモリセルを含み、前記メモリセルは、第1の電圧がビット線電圧として前記メモリセルに印加されたとき、読出し動作中に、前記メモリセルに記憶されたデータに関連した2進値を示すように動作し、前記メモリ素子はさらに、
読出し動作中に昇圧された電圧をノードに与えるための手段を含み、昇圧された電圧は電源電圧より高く、それにより、第1の電圧は読出し動作中に前記少なくとも1つのメモリセルに印加され、第1の電圧は前記昇圧された電圧の関数である、メモリ素子。 - 前記昇圧された電圧を与えるための手段は、ノードに結合された第1の端子と第1の信号に結合された第2の端子とを有するキャパシタと、ノードに結合された第1の端子と電源電圧に結合された第2の端子とを有するスイッチとを含み、
第1の信号は、電源電圧にほぼ等しい電圧がキャパシタの第2の端子に印加される第1の状態と、およそゼロの電圧がキャパシタの第2の端子に印加される第2の状態とを有し、
スイッチは、第1の信号が第1の状態にあるときノードを電源電圧から切断し、第1の信号が第2の状態にあるときノードを電源電圧に接続し、それにより、第1の信号が第2の状態にあるときノードはおよそ電源電圧にあり、第1の信号が第1の状態にあるときノードは昇圧された電圧にある、請求項18に記載のメモリ素子。 - キャパシタは、第1の信号が第2の状態にあるとき電源電圧にほぼ等しい電圧を獲得し、キャパシタは、第1の信号が第1の状態にあるとき電源電圧を上回るようにノードの電圧を昇圧する、請求項19に記載のメモリ素子。
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