JPS5891596A

JPS5891596A - ダイナミツク型半導体記憶装置

Info

Publication number: JPS5891596A
Application number: JP57199098A
Authority: JP
Inventors: Isao Ogura; 庸小倉
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-11-15
Filing date: 1982-11-15
Publication date: 1983-05-31
Also published as: JPS6137710B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は高集積度、大容量のダイナミック型半導体記憶
装置に関する。

近年、集積回路技術の進歩はめざましいものがあり、特
に半導体記憶装置については著しい。

このような半導体記憶装置としては、より大きな容量を
持ち、より速い読み出し、書き込み時間を持つことが要
望されている。

従来、ＭＯＳダイナミックＲＡＭのメモリ中セルは第１
図（ａ）に示すように１個のキャパシタ０２と１個のト
ランジスタ０１とからなる１トランジスタ・セルｌが用
いられてき念。このセル構成の一例（４Ｋ。

ｂ　ｉ　ｔ　ＲＡＭ）は第１図（ｂ）に示すとうりであ
るが、セル・エレメントとしてほぼ縮小の限界に近づい
ている。ここで、１１はフィールド酸化１ｉ［，１２は
蓄積キャパシターのゲート、１３はトランスファーケー
ト、１４はディジット線拡散層である。そこでこれと同
じ１トランジスタ・セルでその構造を第２図（Ｃ１に示
すような二層のポリシリコン構造にし、セル面積を大巾
に縮小したもの（１６Ｋｂｉ　ｔ　ＲＡＭ）がある。

ただし、２１はフィールド酸化膜、２肘蓄積キャパシタ
ーのゲート、２３はトランスファーゲート、２４はディ
ジット線拡散層である。これによってダイナミックＲＡ
Ｍのメモリ・セルの構成・構造共ニはぼ縮小の限界に近
づいたと言える。従って、さらに大容量のダイナミック
・貼Ｍを製造するには個々のトランジスタやキャパシタ
ーの寸法自体を微細にする必要がある。この目的のため
に、現在のフォト・リングラフイー技術に代る電子ビー
ムリングラフイー技術などが開発研究されている。

ところで、ダイナミック・ＲＡＭの場合、記憶デーｌは
電荷の形で蓄積中ヤバクターに蓄えられている。それゆ
えに、セルの蓄積キャパシター内の電荷量の多少が調の
性能を大きく左右するであろうことは、容易に推察され
る。事実、第２図（ａ）に示すようなダイナミック・Ｒ
ＡＭの基本構成回路において、センス回路５０の入出力
端に伝送きれるメモリ・セルＣからのデータ信号のレベ
ルは、センス回路５０の入出力端から見たディジイト線
の全容容量に、メモリ・セルＣからの電荷が分配されて
起こるディジイト線の電位変動分であり、ここではＷは
ワード線である。ディジイト線容量をＣｄ１ｇ、初期状
態のディジイト線の電位をｖＩ　＋メモリ・セルＣの蓄
積キャパシターの容量をＣ３，セルの電位をｖｓ、セル
Ｃのトランジスターのゲート容量をＣ１ｒとすると、電
位変動分△Ｖは第２図（ｂ）に示すディジイト線１本の
等価回路から、ｎチャンネルＭＯ８）ランジスタの場合
で、セルに論理１１″を書いた場合、ΔＶは４Ｋｂｉｔ
ＲＡＭでは約１Ｖ前後、１６ＫｂｉｔＲＡＭでは６００
ｍＶ位である。

現在の貼Ｍでは、この微小な信号を検知・増幅するため
に、バランス型フリップフロップを用いたセンス回路５
０と、ダミーセルＤＣを用いている。

ダミーセルＤＣは、センス回路５０のセルとは反対側に
あるディジイト線に必要な基準電位を与えるもので、通
常はセルのキャパシターのＨの容量　　□ヲ持つ１トラ
ンジスタ・メモリ会セルとなっている。ダミーセル側の
ディジイト線には、常にセル側のＩＩＩの場合のΔＶの
約Ｈの電位変動が起こるようになっており、セルの論理
“ＩＩとＩＱＩとを適確に読み出せるように工夫されて
いる。次の表１は４ＫｂｉｔＲ，ＡＭと１６ＫｂｉｔＲ
ＡＭにおけるメモリ・セルの諸値の違いを示している。

（以下ｉｂ）４ＫｂｉｔＲＡＭに比べて１６ＫｂｉｔＲ
ＡＭ　では、セル面積は約半分の大きさになったが、そ
の蓄積キャパシターの容量はほぼ同じである。また、一
本のディジット線に接続されているセルの数が倍にな；
ｂ　（Ｄ　テｃｄ　ｌ　ｇの値は大きくなり、信号レベ
ルは１６ＫｂｉｔＲＡＭの方が少し低くなっている。

今後、さらに大容量のダイナミックＲＡＭを開発する場
合、より微細化した素子を用いる事は必然であろう。こ
の場合セルのキャパシタ容量は著しく減少するだろう。

これを補う為に（１）セルのキャパシターの絶縁膜厚゛
を非常に薄くする。（２）Ｃｄｉｇを少なくして、信号
レベルを出来る限９大きくする。（３）メモリ・セルに
書き込むｌＩ″のレベルを高・くして記憶している電荷
量を多くする。このような方法によって信号レベルがセ
ンス回路°の感度内に入るようにする必要がある。

しかし、上記＋１１のようにゲート絶縁膜厚を薄くする
事には、三つの大きな問題□がある。

第一は、信頼性の問題である。薄い絶縁膜を用いた場合
、わずかな電圧が印加されても、その電界は絶４＃膜厚
に逆比例するため、容易に絶縁破壊強度に到達してしま
い、絶縁破壊を起す。第二は薄膜を作る際のいわゆるピ
ンホールの問題である。

ピンホールはある確率で必ず発生するし、その数は薄い
膜程多くなるっしかも、素子がより高密度に集積されて
いる程そういう膜の欠陥が素子を形成している領域に当
たる確率は高くなる。従って製品の歩留りは低下し、製
造コストを上昇させる。

第三はゲート酸化膜のリーク電流の増加の問題がある。

これは絶縁膜内を流れる微小な電流が増加して蓄積され
ている電荷を放電したり、逆に充電したりして、記憶内
容を変化させてしまう問題である。絶縁膜が特に薄くな
った場合、膜内の電界は特に強くなり、プールフレンケ
ル伝導やその他の伝導機構による電流が特に増加する。

従って、それ程極端に薄い絶縁膜を用いる事は出来そう
にない。

また、上記（２）のようにＣｄ１ｇを少なくする事につ
いては、大容量化するに伴って逆に増加するのが普通で
ある。と言うのは、例えばマルチプレックスアドレス方
式を採用するならばメモリアレイの配置はｎＸｎ（ｎは
整数で２のアドレスピン数のべき乗）が最とも合理的で
ある。従って１本のディジイト線に接続されるセルの数
は確実忙増加しその長さ本長くなり、ｃｄｌｇは増加す
る傾向にある。

従ってＣｄ１ｇを少なくするのはかなり困難であろう。

最後に残った上記（３）の書き込み電位を高くする方式
についても、離源電圧を高くする事は微細素子の穫々の
耐圧や、素子の二次元効果のため適用が困難である。特
に、近年微細素子を用いる場合その微細化の程度に対応
して、電圧を下げふという考え方が支配的である。低電
圧化は消費電力の低減素子の二次元効果の軽減などのた
めに必然的な方向であると考えられる。

従って、今後さらに大容量のダイナミックＲＡＭを製造
するためには、微細化素子の使用は必然である。そのよ
うななかで、メモリセルからの信号レベルを十分な大き
さに確保することが大きな問題である。

本発明はこのような事情に鑑みなされたもので、構成素
子を微細化し、大容量化してもメモリ・セルから大きな
信号を取り出すことができるようなダイナミック型半導
体記憶装置を提供することを目的としている。

本発明によれば、低電圧、大容量のダイナミック型半導
体記憶装置を得るためにディジイト線の昇圧とセルのワ
ード線の昇圧を行なっている。

以下本発明の一実施例を図面を用いて具体的に説明する
。

第３図は本発明の一実施例を概念的に示す構成図である
。図ではメモリチップ内に納められた多数のセンスアン
プや行列配列されたセルの内から代表的に１個のセンス
アンプ５ｏと１行分のディジイト線Ａ、Ｂと数個の並ん
だセルｃ　（ＭＤｓ型トランジスタ５４及びＭＯａ型キ
ャパシタ５５を含む）を取り出して示しである。ここで
、ワード線６゜は縦方向に多数のセルのトランジスタに
接続されているが、この図では１個のセルとの接続のみ
が示されである。本発明の要点はセンス・アンプ５０で
感知されたディジイト線Ａ、Ｂの電位がデイジイト昇圧
回路５１に帰還されて１１１であるディジット線Ａ、Ｂ
＠昇圧してディジット線の電位を高くする。この高い電
位は外部から印加される電源電圧ＶＤＤの１．８倍程度
は可能である。次にワード線６０をデコードする回路５
３は普通のアドレスデコード回路で構成できる。第４図
（ａ）はその−例を示したつ又同図（ｂ）は各信号波形
を示しているうここでクロックφＤは昇圧クロックで、
デコードトランジスタ７１を通してワード線６０４Ｃ接
続されて、ワード線の１１＠レベルを電源電圧ＶＤＤの
１．８倍程にする。またクロックφＤを作る回路が第３
図の昇圧クロック発生回路５２である。

ディジイト線（かりに人とすΣ）を昇圧しても、メモリ
セルＣのトランスファーゲート５４のゲート電位がディ
ジイト線入電位より高くなれば、セルのキャパシタ５５
に昇圧した高い電位を書き込む事ができない。このため
、ワード線６０電位も昇圧して高くシ、十分書き込める
ようにしである。

第５図（ａ）は昇圧クロック発生回路の一例を示したも
ので、同図（ｂ）は各信号波形を示したものである。

これは通常のクロック発生回路１０１に昇圧用キャパシ
タ１０２と昇圧用クロック発生回路１０３を付加したも
のである。ここで十分なブートストラップ効果を得るた
めに、回路１０１と回路１０３とから発生する二つのク
ロック信号の間には、適当な遅延がかけられている。つ
まりはじめクロックφ鳳◎！が電圧上昇をし始めキャパ
シタ１０２を充電する。そして十分充電されたところで
クロックφ璽０３が上昇し始めて、クロックφＤを昇圧
する。こうして電源電圧より高いレベルのクロックが得
られる。

第６図（ａ）はディジイト線昇圧回路の具体例である。

同図（ｂ）はその各信号波形を示す図であろうすなわち
、トランジスタ３１と３２とでレシオレスインバータ７
０が構成され、トランジスタ３１のドレインにはクロッ
クφ１が入力され、そのゲートはディシイ）　ＩＤ、に
接続されている１、ｔたトランジスタ３２のゲートには
クロックφ３が入力され、プリチャージサイクルで、こ
のインバーターの出力端を接地電位に引き下げている。

トランジスタ３３のドレインには、トランジスタ３１の
ゲートが接続されているディジイト線り、に接続されて
いる。またそのゲートはクロックφ１に接続されている
。前記インバータ７０の出力端とこのトランジスタ３３
のソースとの間に、昇圧用キャノ（シタ３４が接続され
ている。

尚、ここでは、第６図（ａ）に示したようなレシオレス
型のダイナミックセンス・リフレッシュアンプを用いて
いるが、センス終了後に１１ルベルになるディジイト線
が回路的にフローティングノードになり％　ＩＱＩレベ
ルになるディジイト線が接地端子と導通しているような
センスアンプであれば、どのようなセンスアンプが用い
られても同様な効果が得られるつ第６図＋ａ）の回路の
動作は、プリチャージ、サイクルでトランジスタ３３は
導通となりキャパシタ３４を充電する。この時インノ（
−ターの出力は接地電位になっている。次にトランジス
タ３３は非導通となり、ディジイト線ＤＡとキャパシタ
３４とは切り離される。その後セルからデータがディジ
イト線り、に読み出され、センスアンプによって１１１
　、　Ｉ□Ｉが判定される。その間にφ意が接地電位と
なり、トランジスタ３２は非導通となる。その後φｌが
高い電位に上昇する。その時、甲と判寓されたディジイ
ト線にゲートが接続されているトランジスタ・３１は導
通となり、インノく一ターフ０の出力端を充電し、キャ
パシタ３４を昇圧してトランジスタ３３０ソース端の電
位を電源電位より高く押し上げる”つこの時、φ３稈再
び電源電圧ＶＤＤより高い電位となり、ディジイト線を
電源電位より高く押し上げる。また−０１と判定された
ディジイト線にゲートが接続されている方では、トラフ
ジ３夕３１が非導通なためキャノくシタ３４は昇圧され
ずディジイト線も昇圧されないつ但しこの時、トランジ
スタ３３は１１″の方と同様に導通になるため、ディジ
イト線にはキャノ（シタに充電されていたチャージが流
れ出し、その電位を少し接地電位より持ち上げるが、“
ＯＩ側のディジイト線がセンスアンプによって接地端に
接続されていてフローティングになっていないならば、
すみやかに再び接地電位に固定される。

こうしてディジイト線にはｖＤＤより高い電位の＠ｌ＠
と接地電位に等しいｌｏｌとが残る。この１１１と１０
″とがＶＤＤより高い電位のワード線によって導通され
ているメモリ・セルＣのトランスファー’ｌ’　−）　
５４を通してメモリ・セルＣの蓄積キャパシタ５５に書
き込まれる。その後ワード線６０ｔ；１接地電位となす
、トランスファーゲート５４は閉じられ電荷はセルＣ内
に記憶される。

本発明によって得られる効果は次の通りである。

第一にワード線電位、ディジイト線電位を共に５電源電
圧より高くするために従来はメモリ・セル内への最大の
書き込み電位は電源電圧であったものが、本発明によれ
ば電源電位より高い電位をセル内に書き込むことができ
るようになる。こうすることによって例えば従来と同じ
電源を用い、同じセンスアンプを用いたならば、メモリ
セルのキャパシタをその分だけ小さくする事ができる。

４Ｇ−に大容量メモリであればある程、そのチップ全体
に占め−るメモリセル全体の面積の割合は大きくなり、
セルの僅かな縮小もチップ面積の大きな縮小につながる
。

たとえば、電源として＋１２Ｖを用いている従来の１６
Ｋｂｉｔダイナミツク調では、メモリセル面積は５００
μ窟で、そのキャパシタ面積は１４０μ２゜容量は０．
０６ｐＦであった。セル内に蓄えられている電荷は、０
．０６Ｘ１０−１１（Ｆ）Ｘ１２（Ｖ）＝０．７２（１
）Ｃ）である。ここに本発明のように書き込み電圧を昇
圧した場合、同じ電荷量を保証するために必要とされる
容量は次の様になる。今、１２Ｖ系で昇圧した場合、プ
ートストラップ効率を７０％とすると書き込み電圧は、
１２＋１２Ｘ０．７＝２０．４Ｖとなる。

セルの容量は、　Ｃｓ’＝０．０３５　ｐＦで、そのセ
ルのキャパシタ面積は、８２μ冨となる。これは単純な
計算をしても１　ｂｉｔ当りのメモリセル面積を１１．
６％減小させる。これはほぼ直美にこの分だけチップ面
積の縮小につながる。これは、１枚のウェファ−内のチ
ップの個数を増加させ、製品の歩留りを向上させ、同時
に製品のコストを減少させ、より多くの利益を生みだす
。

第二には従来と同じメモリセルを用いたならばメモリ・
セル内に書き込まれる電荷−量は非常に増加するため、
ディジイト線に出力される信号レベルはその分だけ大き
くなり、ＲＡＭの動作マージンを大きくし、より高い信
頼性を持つメモリを提供できる。

第三には６４Ｋｂｉｔや２５６ＫｂｉｔダイナミックＲ
ＡＭを開発する場合、電源電圧も用いられるトランジス
タの形状寸法に宿って低くなるだろう。こうした場合従
来技術では、メモリーセルに書き込まれる電圧も低下せ
ざるを得ない。これは、セルのキャパシタ面積の縮小と
あいまって二重にセル内の電荷量の減少をもたらし、信
号のより低下をもたらす。たとえば、６４Ｋｂｉｔダイ
ナミックＲＡＭでは、セル面積は約２００μ２程度、セ
ルキャパシタ面積は４５μ２程度と考えられている。こ
れにａｏｏＸ程度のゲート酸化膜を用い、電源を８ｖと
すると、従来方法ではセル内に蓄えられる電荷量ｔｒｉ
　０．０５１８　（ｐＦ）Ｘ８　（Ｖ）＝０．４１４　
（ＰＣ）　テアル。本発明によれば８ｖを７〇−昇圧し
て書き込み電圧ハ１３．６Ｖトナル。従って０．０５１
８（ＰＦ）Ｘ１３．６（Ｖ）＝０．７０４　（ｐｃ）と
なる。これはほぼ現在の１６ＫｂｉｔＲＡＭのセル内の
蓄積電荷量に等しい。これによって、ディジイト線に得
られる信号は現在の１６Ｋｂｉｔ並の信号レベルを確保
できる。また、電荷量が少なくなった場合、リーク電流
の影響は大きくなる。

これはセル内のリーク電流がその面積に比例する成分（
再結合発生電流など）と比例せず固有な成分とからなっ
ているためである。このため電荷量が少ないと、リフリ
ツシュ時間を短くしなければならなくなり、それは実際
にメモリ装置として鑞子計算機などに組み込まれ九場合
、死時間（Ｄｅａｄｔｉｍｅ）の増加を引き起こす。ま
た、ＬＳＩ自体の信頼性の低下も引き起こす。本発明に
よれば、それらは全て回避することができて、高い信頼
性を持つ、高密度集積化したダイナミックＲＡＭを提供
することができる。

第四に、第６図（ａ）に示した回路において、トランジ
スタ３３が自体が有している利点は、本発明に著しい効
果を与えている。つまり先に述べた様にディジイト線に
現われる信号レベルは、メモリセル内の電荷量がディジ
イト線の容量に分配されて引き起されるディジイト線の
電位変化分である。

従って、ディジイト線の容量が大きい程信号レベルは低
下する。本発明のようにディジイト線に相当大きいキャ
パシタを付けた場合、そのキャパシタの容量は、ディジ
イト線容量に付加される。これでは本発明の効果は半減
されてしまうっそこでこのトランジスタ３３Ｆｉメモリ
・セルからデータがでてきて、センスアンプのノードに
伝送される間は、ディジイト線からキャパシタ３４を切
り離しておき、実質的にディジイト線の容量の増加を防
止し、信号レベルを高くとれる効果を与えている。

また、クロックφ３がプリチャージ期に１１１であるた
め、キャパシタ３４のプリチャージは、ディジイト線の
プリチャージと同時に行なう事ができ、特別に、キャパ
シタプリチャージ用のトランジスターやクロックを必要
としないため、チップ面積の増大を防止し、クロック系
の複雑化を防止している。

第五に、ディジイト線に出力される信号はＩｌｌの場合
はディジイト線のプリチャージ電位より萬〈なり、′０
１の場合はディジイト線のプリチャージ電位より低くな
る。このために、従来は１０■１”判定の基準となる電
位をダミーセルを用いて作っていたが、本発明では直接
にディジイト線プリチャージ電位を基準電位として用い
ることができる。

このためダミーセルを必要としない。この分だけチップ
の面積を縮少化できる。また、ダミーセル系のクロック
をなくすることができる。

次に本発明の変形実施例について述べる。

（１）　　ディジイト線に、ダミーセルを付加して基準
電圧をより正確な値に設定したダイナミック階Ｎも本発
明中に含まれる。

（２）本発明の実施例の回路５１の代わりに第７図（ａ
）　（ｂ）に示す回路も本発明中に含まれる。この場合
、キャパシタ３４へのプリチャージ電位はディジイト線
からではなく別のルートから起なわれる。

このためクロックφ、′の波形は第６図（ｂ）のφ３よ
り簡単となる。またここでφ鵞とφ４とは同じクロック
を用いても良い。・（３）本発明の実施例の回路５１で、第６図及び第７図
の両方の回路でトランジスタ３２を除いた回路も本発明
中に含まれる。

【図面の簡単な説明】

第１図＋１）は１トランジスタセルの構成例を示す回路
図、同図（ｂ）は半導体基板上に形成した１４Ｋｂ［ｔ
Ｒ，ＡＭの一層ボリシリ′コンセルの断面図、同図（Ｃ
）　Ｆｉ半導体基板上に形成した１６Ｋｂｉｔ　ＲＡＭ
の二層ポリシリコンセルの断面図、第２図（ａｌは従来
のダイナミックＲＡＭの基本回路構成を示すブロック図
、同図（ｂ）はそのディジイト線１本の等価回略図、第
３図は本発明の一実施例を示す回路図、第４図＋ａ＋は
ワード線デコーダー回路の具体例を示す回路図、同図（
ｂ）Ｆｉその各タイミングクロックの電圧波形を示す特
性図、第５図（１）はワード線昇圧クロック発生回路の
一例を示す回路図、同図（ｂ）はそのタイミングチャー
トを示す図、第６図（ａ）はディジイト線昇圧回路の具
体例を示す回路図、同図（ｂｌはそのタイイングチヤー
ドを示す図、第７図（Ｊｌ）はディジイト線昇圧回路の
他の例を示す図、同図（ｂ）はそのタイミングチャート
を示す図である。１１．２１・・・フィールド酸化膜１４．２４・・・ディジイト線拡散層１２．２２・・・蓄積キャパシターのゲート１３．２３
・・・トランスファーゲートＡ、Ｂ・・・・ディジイト
線５０・・・　センスアンプ５１・・・　ディジイト線昇圧回路５２・・・　ワード線昇圧クロック発生回路５３・・・
　ワード線デコーダー回路５４・・・　メモリ・セルトランスファーゲート５５・
・・　メモリ・セル蓄積ｉ−ヤパシタ代理人　弁理士　
　則　近　憲　佑　（ほか１名）第５図第６図

Claims

【特許請求の範囲】

（１）絶縁ゲート型電界効果トランジスタと絶縁ケート
型キャパシタを接続して構成される複数のメモリセルを
行列配列し、前記トランジスタのソース又はドレインに
ディジット線を接続しかつゲートにワード線を接続する
とともに、前記ディジ記ワード線のハイレベル電圧を電
源電圧より高くする手段とを設けたことを特徴とするダ
イナミック型半導体記憶装置。
（２）前記昇圧手段は、前記センス回路により感知され
たディジット線電位を昇圧するように構成されることを
特徴とする特許請求の範囲第１項に記載したダイナミッ
ク型半導体記憶装置。