JPS6251098A - ダイナミツク型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は高集積度、大容量のダイナミック型半導体記憶
装置に関する。

（従来の技術） 近年、集積回路技術の進歩はめざましいものがあり、特
に半導体記憶装置については著しい。

このような半導体記憶装置としては、より大きな容量を
持ち、より速い読み出し、書き込み時間を持つことが要
望されている。

従来、　ＭＯＳダイナミックＲＡＭのメモリ・セルは、
第１図（ａ）に示すように１個のキャパシタ０２と１個
のトランジスタ０１とからなる１トランジスタ・セル１
が用いられてきた。このセル構成の一例（４にｄｉｔ　
ＲＡＭ）は第１図（ｂ）に示すとうりであるが、セル・
エレメントとしてほぼ縮小の限界に近づいている。ここ
で、１１はフィールド酸化膜、１２は蓄積キャパシター
のゲート、１３はトランスファーゲート、１４はディジ
ット線拡散層である。そこでこれと同じ１トランジスタ
・セルでその構造を第２図（ｃ）に示すような二層のポ
リシリコン構造にし、セル面積を大幅に縮小したもの（
１６Ｋ　ｂｉｔＲＡＭ）がある、ただし、２１はフィー
ルド酸化膜、２２は蓄積キャパシターのゲート、２３は
トランスファーゲート、２４はディジット線拡散層であ
る。これによって、ダイナミックＲＡＭのメモリ・セル
の構成・構造共にほぼ縮小の限界に近づいたと言える。

従って、さらに大容量のダイナミック・ＲＡＭを製造す
るには１個々のトランジスタやキャパシターの寸法自体
を微細にする必要がある。この目的のために、現在のフ
ォトリソグラフィー技術に代る。

電子ビーム・リソグラフィー技術などが開発研究されて
いる。

ところで、ダイナミック・ＲＡＭの場合、記憶データは
電荷の形で蓄積キャパシターに蓄えられている。それゆ
えに、セルの蓄積キャパシター内の電荷量の多少がＲＡ
Ｍの性能を大きく左右するであろうことは、容易に推察
される。事実、第２図（ａ）に示すようなダイナミック
・ＲＡＭの基本構成回路において、センス回路５０の入
出力端に伝送されるメモリ・セルＣからのデータ信号の
レベルは、センス回路５０の入出力端から見たディジッ
ト線の全容量に、メモリ・セルＣからの電荷が分配され
て起こるディジット線の電位変動分である。ここでＷは
ワード線である。ディジット線容量をＣｄｘｇｅ初期状
態のディジット線の電位をｖｉ、メモリーセルＣの蓄積
キャパシターの容量をＣｓ、セルの電位をＶｓ、セルＣ
のトランジスターのゲート容量をＣｔｒとすると、電位
変動分Δ■は第２図（ｂ）に示すディジットｍ１本の等
価回路から、 ΔＶ＝Ｖｉ−’り山田≧！　である。

Ｃｓ＋Ｃｔｒ＋Ｃｄｉｇ ｎチャンネルＭＯＳトランジスタの場合で、セルに論理
“１”を書いた場合、ΔＶは４　ＫｂｉｔＲＡＭでは約
１ｖ前後、１６Ｋｂｉｔｌ（ＡＭでは６００ｍＶ位であ
る。現在のＲＡＭでは、この微小な信号を検知・増幅す
るために、バランス型フリップフロップを用いたセンス
回路５０と、ダミーセルＤＣを用いている。ダミーセル
ＤＣは、センス回路５０のセルとは反対側にあるディジ
ット線に必要な基準電位を与えるもので。

通常はセルのキャパシターの１／２の容量を持つ１トラ
ンジスタ・メモリーセルとなっている。ダミーセル側の
ディジット線には、常にセル側の“１”の場合のΔＶの
約１／２の電位変動が起こるようになっており、セルの
論理“１″と“０″とを的確に読み出せるように工夫さ
れている０次の表１は４にｂｉｔＲＡＭと１６にｂｉｔ
ＲＡＭにおけるメモリ・セルの諸値の違いを示している
。

（以下余白） ４　ＫｂｉｔＲＡＭに比べて１６ＫｂｉｔＲＡＭでは、
セル面積は約半分の大きさになったが、その蓄積キャパ
シターの容量はほぼ同じである。また、一本のディジッ
ト線に接続されているセルの数が倍になるのでＣｄ１ｇ
の値は大きくなり、信号レベルは１６ＫｂｉｔＲＡＭの
方が少し低くなっている。

今後、さらに大容量のダイナミックＲＡＭを開発する場
合、より微細化した素子を用いる事になろう、この場合
セルのキャパシタ容量番士著しく減少するだろう、これ
を補う為に■セルのキャパシターの絶縁膜厚を非常に薄
くする。■Ｃｄ１ｇを少なくして、信号レベルを出来る
限り大きくする。■メモリ・セルに書き込む“１”のレ
ベルを高くして記憶している電荷量を多くする。このよ
うな方法によって信号レベルがセンス回路の感度内に入
るようにする必要がある。

しかし、上記■のようにゲート絶縁膜厚を薄くする事に
は、三つの大きな問題がある。

第一は、信頼性の問題である。薄い絶縁膜を用いた場合
、わずかな電圧が印加されても、その電界は絶縁膜厚に
逆比例するため、容易に絶縁破壊強度に到達してしまい
、絶縁破壊を起す、第二は薄膜を作る際のいわゆるピン
ホールの問題である。

ピンホールはある確率で必ず発生するし、その数は薄い
膜程多くなる。しかも、素子がより高密度に集積されて
いる程そういう膜の欠陥が素子を形成している領域に当
たる確率は高くなる。従って製品の歩留りは低下し、製
造コストを上昇させる。

第三はゲート酸化膜のリーク電流の増加の問題がある。

これは絶縁膜内を流れる微小な電流が増加して蓄積され
ている電荷を放電したり、逆に充電したりして、記憶内
容を変化させてしまう問題である。絶縁膜が特に薄くな
った場合、膜内の電界は特に強くなり、プールフレンケ
ル伝導やその他の伝導機構による電流が特に増加する。

従って、それ程極端に薄い絶縁膜を用いる事は出来そう
にない。

また、上記■のようにＣｄ１ｇを少なくする事について
は、大容量化するに伴って逆に増加するのが普通である
。と言うのは、例えばマルチプレックスアドレス方式を
採用するならばメモリアレイの配置はＨｘｎ（ｎは整数
で２のアドレスピン数のべき乗）が最も合理的である。

従って１本のディジット線に接続されるセルの数は確実
に増加し、その長さも長くなり、　Ｃｄ１ｇは増加する
傾向にある。

従ってＣｄ１ｇを少なくするのはかなり困難であろう。

最後に残った上記０の書き込み電位を高くする方式につ
いても、電源電圧を高くする事は微開素子の種々の耐圧
や、素子の二次元効果のため適用が困難である。特に、
近年微細素子を用いる場合その微細化の程度に対応して
、電圧を下げるという考え方が支配的である。低電圧化
は消費電力の低減素子の二次元効果の軽減などのために
必然的な方向であると考えられる。

このように、大容量のダイナミックＲＡＭに微細化素子
を使用すると、メモリセルからの信号レベルを十分な大
きさに確保することは難しい。従って、従来はメモリセ
ル面積の縮小化が難しく、高集積化をするとチップ面積
が大幅に増加してしまう問題があった。

（発明が解決しようとする問題点） 本発明はこのような事情に鑑みなされたもので、回路構
成を簡素化し、高集積化に際しチップ面積の増加を抑え
ることができるようなダイナミック型半導体記憶装置を
提供することを目的としている。

〔発明の構成〕

（問題点を解決するための手段） 本発明によれば、ダイナミック型半導体記憶装置に於い
て、ディジット線のプリチャージ電位をディジット線に
印加されるハイレベル電位より小さく且つローレベル電
位より大きくしている。

（作用） 本発明によれば、ダミーセル及びそのクロック系の省略
が可能であり、回路構成を簡略化できる。

（実施例） 以下本発明の一実施例を図面を用いて具体的に説明する
。

第３図は本発明の一実施例を概念的に示す構成図である
０図ではメモリキャップ内に納められた多数のセンスア
ンプや行列配列されたセルの内から代表的に１個のセン
スアンプ５０と１行分のディジット＠Ａ、Ｂと数個の並
んだセルＣ（ＭＯ５型トランジスタ５４及びＭＯＳ型キ
ャパシタ５５を含む）を取り出して示しである。ここで
、ワード線６０は縦方向に多数のセルのトランジスタに
接続されているが、この図では１個のセルとの接続のみ
が示されである８本発明の要点はセンス・アンプ５０で
感知されたディジット線Ａ、Ｈの電位がディジット昇圧
回路５１に帰還されて“１”であるディジット線Ａ、　
Ｂを昇圧してディジット線の電位を高くする。この高い
電位は外部から印加される電源電圧ＶＤＤの１．８倍程
度は可能で為る０次にワード線６０をデコードする回路
５３は普通のアドレスデコード回路で構成できる。第４
図（ａ）はその−例を示した。又同図（ｂ）は各信号波
形を示している。ここでクロックφ。は昇圧クロックで
、デコードトランジスタ７１を通してワード線６０に接
続されて、ワード線の“′１”レベルを電源電圧ＷＯＯ
の１．８倍程にする。またクロックφ。を作る回路が第
３図の昇圧クロック発生回路５２である。

ディジットＭ（かりにＡとする）を昇圧しても。

メモリセルＣのトランスファーゲート５４のゲート電位
が、ディジット線Ａｆ１位より高くなければ、セルのキ
ャパシタ５５に昇圧した高い電位を書き込むことができ
ない、このため、ワード、１１６０電位も昇圧して高く
シ、十分書き込めるようにしである。

第５図（ａ）は昇圧クロック発生回路の一例を示したも
ので、同図（ｂ）は信号波形を示したものである。これ
は通常のクロック発生回路１０１に昇圧用キャパシタ１
０２と昇圧用クロック発生回路１０３を付加したもので
ある。ここで十分なブートストラップ効果を得るために
、回路１０１と回路１０３どから発生する二つのクロッ
ク信号の間には、適当な遅延がかけられている。つまり
はじめクロックφ１゜１が電圧上昇をし始めキャパシタ
１０２を充電する。

そして十分充電されたところでクロックφ１゜３が上昇
し初めて、クロックφＤを昇圧する。こうして電源電圧
より高いレベルのクロックが得られる。

第６図（ａ）はディジット線昇圧回路の具体例である。

同図（ｂ）はその各信号波形を示す図である。

すなわら、トランジスタ３１と３２とでレシオレスイン
バータ７０が構成され、トランジスタ３１のドレインに
はクロックφ１が入力され、そのゲートはディジット線
Ｄ＾に接続されている。またトランジスタ３２のゲート
にはクロックφ２が入力され、プリチャージサイクルで
、このインバーターの出力端を接地電位に引き下げてい
る。トランジスタ３３のドレインには、トランジスタ３
１のゲートが接続されているディジット線ＤＡに接続さ
れている。またそのゲー１−はクロックφ、に接続され
ている。前記インバータ７０の出力端とこのトランジス
タ３３のソースとの間に、昇圧用キャパシタ３４が接続
されている。

尚、ここでは、第６図（ａ）に示したようなレシオレス
型のダイナミックセンス・リフレッシュアンプを用いて
いるが、センス終了後に“１″レベルになるディジット
線が回路的にフローティングノードになり、１１０”レ
ベルになるディジット線が接地端子と導通しているよう
なセンスアンプであれば、どのようなセンスアンプが用
いられても同様な効果が得られる。第６図（ａ）の回路
の動作は、プリチャージ、サイクルでトランジスタ３３
は導通となりキャパシタ３４を充電する。この時インバ
ーターの出力は接地電位になっている。次にトランジス
タ３３は非導通となり、ディジット線Ｄ＾とキャパシタ
３４とは切り離される。その後セルからデータがディジ
ット線ＤＡによって読み出され、センスアンプによって
“ｌ”　ｕＱ”が判定される。その間にφ３が接地電位
となり、トランジスタ３２は非導通となる。その後φ１
が高い電位に上昇する。その時、０１ｎと判定されたデ
ィジット線にゲートが接続されているトランジスタ３１
は導通となり、インバーター７０の出力端を充電し、キ
ャパシタ３４を昇圧してトランジスタ３３のソース端の
電位を電源電位より高く押し上げる。この時、φ３は再
び電源電圧ｖＤＤより高い電位となり、ディジット線を
電源電位より高く押し上げる。また１′１”と判定され
たディジット線にゲートが接続されている方では、トラ
ンジスタ３１が非導通なためキャパシタ３４は昇圧され
ずディジット線も昇圧されない。但しこの時、トランジ
スタ３３は“１″の方と同様に導通になるため、ディジ
ッ！−線にはキャパシタに充電されていたチャージが流
れ出し、その電位を少し接地電位より持ち上げるが、″
“０″側のディジット線がセンスアンプによって接地端
に接続されていてフローティングになっていないならば
、すみやかに再び接地電位に固定される。

こうしてディジット線にはＶＯＯより高い電位の１１１
”と接地電位に等しい“０″とが残る。この“１″と“
０”とがＶＤＤより高い電位のワード線によって導通に
されているメモリ・セルＣのトランスファーゲート５４
を通してメモリ・セルＣの蓄積キャパシタ５５に書き込
まれる。その後ワード線６０は接地電位となり、トラン
スファーゲート５４は閉じられ電荷はセルＣ内に記憶さ
れる。

上述した本発明の実施例の効果は次の通りである。

第一にワード線電位、ディジット線電位を共に電源電圧
より高くするために従来はメモリ・セル内への最大の書
き込み電位は電源電圧であったものが、本発明によれば
電源電位より高い電位をセル内に書き込むことができる
ようになる。こうすることによって例えば従来と同じ電
源を用い、同じセンスアンプを用いたならば、メモリセ
ルのキャパシタをその分だけ小さくする事ができる。特
に大容量メモリであればある程、そのチップ全体に占め
るメモリセル全体の面積の割合は大きくなり、セルの僅
かな縮小もチップ面積の大きな縮小につながる。

たとえば、ｉ１！源として＋１２Ｖを用いている従来の
１６ＫｂｉｔダイナミックＲＡＭでは、メモリセル面積
は５００μ８で、そのキャパシタ面積は１４０μ２．容
量は０．０６ｐＦであった。セル内に蓄えられている電
荷は、０．０６ｘｌＯ−”（Ｆ）ｘ１２（Ｖ）＝０．７
２（ｐＣ）　テあル、ココに本発明のように書き込み電
圧を昇圧した場合、同じ電荷量を保証するために必要と
される容量は次の様になる。今、１２Ｖ系で昇圧した場
合、ブートストラップ効率を７０％とすると、書き込み
電圧は、１２＋１２Ｘ０．７＝２０．４Ｖとなる。セル
の容量は、ｃｓｌ　＝ｏ、ｏ３ｓＰＦで、そのセルのキ
ャパシタ面積は。

８２μ２となる。これは単純な計算をしてもｌ　ｂｉｔ
当りのメモリセル面積を１１．６％減少させる。これは
ほぼ直接にこの分だけチップ面積の縮小につながる。こ
れは、１枚のウェファ−内のチップの個数を増加させ、
製品の歩留りを向」ニさせ、同時に製品のコストを減少
させ、より多くの利益を生みだす。

第二には従来と同じメモリセルを用いたならばメモリ・
セル内に書き込まれる電荷量は非常に増加するため、デ
ィジット線に出方される信号レベルはその分だけ大きく
なり、ＲＡＭの動作マージンを大きくし、より高い信頼
性を持つメモリを提供できる。

第三には６４Ｋｂｉｔや２５６ＫｂｉｔダイナミックＲ
ＡＭを開発する場合、電源電圧も用いられるトランジス
タ圧も低下せざるを得ない、これは、セルのキャパシタ
面積の縮小とあいまって二重にセル内の電荷量の減少を
もたらし、信号のより低下をもたらす。

たとえば、　６４ＫｂｉｔダイナミックＲＡＭでは、セ
ル面積は約２００μ８程度、セルキャパシタ面積は４５
μ３程度と考えられている。これに３００人程度のゲー
ト酸化膜を用い、電源を８■とすると、従来方法ではセ
ル内に蓄えられる電荷量は０．０５１８（ｐＦ）　ｘ　
８（ｖ）　＝０．４１４（ｐＣ）である１本発明によれ
ば８ｖを７０％昇圧して書き込み電圧は１３．６Ｖとな
る。従って０．０５１８（ｐＦ）　Ｘ　１３．６（Ｖ）
　＝０．７０４（ｐＣ）　トナル、　：：　ｈ　Ｌ＊は
ぼ現在の１６ＫｂｉｔＲＡＭのセル内の蓄積電荷量に等
しい、これによって、ディジット線に得られる信号は現
在の１６Ｋｂｉｔ並の信号レベルを確保できる。

また、電荷量が少なくなった場合、リーク電流の影響は
大きくなる。これはセル内のリーク電流がその面積に比
例する成分（再結合発生電流など）と比例せず固有な成
分とからなっているためである。このため電荷量が少な
いと、リフリッシュ時間を短くしなければならなくなり
、それは実際にメモリ装置として電子計算機などに組み
込まれた場合、死時間（Ｄｅａｄ　ｔｉｍｅ）の増加を
引き起こす。

また、ＬＳＩ自体の信頼性の低下も引き起こす。

本発明によれば、それらは全く回避することができて、
高い信頼性を持つ、高密度集積化したダイナミックＲＡ
Ｍを提供することができる。

第四に、第６図（ａ）に示した回路において、トランジ
スタ３３が自体が有している利点は著しい。

つまり先に述べた様にディジット線に現われる信号レベ
ルは、メモリセル内の電荷量がディジット線の容量に分
配されて引き起されるディジット線の電位変化分である
。従って、ディジット線の容量が大きい種信号レベルは
低下する。上述した実施例のようにディジット線に相当
大きいキャパシタを付けた場合、そのキャパシタの容量
は、ディジット線容量に付加される。これでは効果は半
減されてしまう。そこでこのトランジスタ３３はメモリ
・セルからデータがでてきて、センスアンプのノードに
伝送される間は、ディジット線からキャパシタ３４を切
り離しておき、実質的にディジット線の容量の増加を防
止し、信号レベルを高くとれる効果を与えている。また
、クロックφ、がプリチャージ期に“１”であるため、
キャパシタ３４のプリチャージは、ディジット線のプリ
チャージと同時に行なう事ができ、特別に、キャパシタ
プリチャージ用のトランジスターやクロックを必要とし
ないため、チップ面積の増大を防止し、クロック系の複
雑化を防止している。

第五に、本発明の重要な効果として、ディジット線に出
力される信号が“１”、即ちハイレベル電位の場合はデ
ィジット線のプリチャージ電位より高くなり、“０”、
即ちローレベル電位の場合はディジット線のプリチャー
ジ電位より低くなる。このために、従来は“Ｏ”　ａｔ
　１　＄１判定の基準となる電位をダミーセルを用いて
作ったが、本発明では直接にディジット線プリチャージ
電位を基準電位として用いることができる。このためダ
ミーセルを必要としない、この分だけチップの面積を縮
小化できる。また、ダミーセル系のクロックをなくする
ことができる。

次に本発明の変形実施例について述べる。

■ディジット線に、タミーセルを付加して基準電圧をよ
り正確な値に設定したダイナミックＲＡＭも本発明中に
含まれる。

■本発明の実施例の回路５１の代わりに第７図（ａ）、
（ｂ）に示す回路も本発明中に含まれる。この場合、キ
ャパシタ３４へのプリチャージ電位はディジット線から
ではなく別のルートから行なわれる。

このためクロックφ、の波形は第６図（ｂ）のφ、より
簡単となる。またここでφ３とφ、とは同じクロックを
用いても良い。

■本発明の実施例の回路５１で、第６図及び第７図の両
方の回路でトランジスタ３２を除いた回路も本発明中に
含まれる。

〔発明の効果〕

本発明により回路構成の簡素化が可能になる。

【図面の簡単な説明】

第１図は１トランジスタセルの構成例を示す図、第２図
柵は従来のダイナミックＲＡＭの基本回路構成を示す図
、第３図は本発明の一実施例を示す回路図、第４図はワ
ード線デコーダー回路の具体例及びその各タイミングク
ロックの電圧波形を示す図、第５図はワード線昇圧クロ
ック発生回路の一例とそのタイミングチャートを示す図
、第６図はディジット線昇圧回路の具体例とそのタイミ
ングチャートを示す図、第７図はディジット線昇圧回路
の他の例及びそのタイミングチャートを示す図である。 １１．２１・・・フィールド酸化膜 １４．２４・・・ディジット線拡散層 １２．２２・・・蓄積キャパシターのゲート１３．２３
・・・トランスファーゲートＡ、Ｂ・・−ディジット線 ５０・・・センスアップ ５１・・・ディジット線昇圧回路 ５２・・・ワード線昇圧クロック発生回路５３・・・ワ
ード線デコーダー回路 ５４・・・メモリ・セルトランスファーゲート５５・・
・メーモリ・セル蓄積キャパシタ代理人　弁理士　則　
近　憲　佑 同　　竹花喜久男 （ａ）　　　　　　　　（ｂ）　　　　　　　　（Ｃ）
＝Ｗ （ａ） （ｂ） 第３図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. （１）絶縁ゲート型電界効果トランジスタと絶縁ゲート
   型キャパシタを接続して構成される複数のメモリセルを
   行列配列し、前記トランジスタのソース又はドレンにデ
   ィジット線を接続しかつゲートにワード線を接続すると
   ともに、前記ディジット線にセンス回路を接続した装置
   に於いて、前記ディジット線のプリチャージ電位を前記
   ディジット線に印加されるハイレベル電位より小さく且
   つローレベル電位より大きくしたことを特徴とするダイ
   ナミック型半導体記憶装置。