JPS5891595A - ダイナミツク型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高集積度、大容量のダイナンツク型半導体記憶
装ｗに関する。

近年、集積回路技術の進歩はめざましいものがあり、特
に半導体記憶装置Ｃ；ついては著しい。

このような半導体記憶装置としては、より大きな容量を
持ち、より速い読み′出し、書き込み時間を持つことが
要望されている。

従来ｂ　ＭＯＳダイナミックＲＡＭのメモリ・セルは、
第１図（ａ）　ｒ二層すように１個のキャパシタｏ２と
１個のトランジスタＯ１とからなるｌトランジスタ・セ
ル１が用いられてきた。このセル構成の一例（４Ｋｂｔ
ｔ　ＲＡＭ　）は第１図（ｂ）−二示すと、うりである
が、セル・エレメントとしてほぼ縮／トの限界ｌ二辺っ
し）ている。ここで、　１１はフィールド酸化膜、１２
に蓄積キャパシターのゲート、１３Ｈ）ランスファーゲ
ート、１４＃−ｉディジットａ拡散層である。そこでこ
れと１ρ１じ１トランジスタ・セルでその構造を第２図
（ｃ）に示すような二層のポリシリコン構造にし、セル
面積を大巾に縮小したもの（１６Ｋｔ＋ｉｔＲＡＭ　）
がある。ただし、２１はフィールド酸化膜、２２は蓄積
キャパシターのゲート、２３はトランスファーゲート、
２４はディジット線拡散層である。これτ：よって、ダ
イナミックＲＡＭのメモリ・セルの構成・構造共には理
縮小の限界に近づいたと言える。従って、さらｉユ大容
量のダイナミック・ＲＡＭを製造するＣ二は、個々のト
ランジスタやキャパシターの寸法自体を微細ｌニする必
要がある。この目的のためＣ二、現在のフォ）　ＩＪソ
ゲラフイー技術に代る、電子ビーム・リソグラフィー技
術などが開発研究されている。

ところで、ダイナミック・ＲＡＭの場合、記憶データは
電荷の形で蓄積キャパシターに蓄えられている。それゆ
えＣ二、セルの蓄積キャパシター内の電荷量の多少がＲ
ＡＭの性能を大きく左右するであろうことは、容易に推
察される。事実、第２図（ａ）Ｃ二層すようなダイナミ
ック・ＲＡＭの基本構成回路において、センス回路（資
）の入出力端に伝送されるメモリ・セルＣからのデータ
信号のレベルは、センス回路５０の入出力端から見たデ
ィジイト線の全容量に、メモリ・セルＣからの電荷が分
配されて起こるディジイト線の電位変動分である。ここ
でＷｉｌｔワード線である。ディジイト線容量なＯｄｉ
ｇ。

初期状態のディジイト線の電位を’ｌ’ｉ＋メモリ・セ
ルＣの蓄積キャパシターの容量を０８＋セルの電位を７
８＋セルＣのトランジスターのゲート容量をＯｔｒとす
ると、電位変動分ΔＶは第２図（ｂ）に示すディジイト
線１本の叫価回路から、 ｎチャンネルＭＯ８）ランジスタの場合で、セルＣ二輪
理°Ｉ″を書いた場合、Δｖけ４ＫｂｉｔＦＩＡＭ　Ｔ
け約１７前後、　　１６ｘｂｉｔＲＡＭでは６００　ｍ
　Ｖ位である。現在のＲＡＭでは、この微小な信号ｉ検
知・増幅するために、バランス型フリップフロップを用
いたセンス回路５０と、ダミーセルＤＣを用いている。

ダミーセ□　ルＤＣは、センス回路５０のセルとは反対
側にあるディジイト線に必要な基準電位を与えるもので
、通常はセルのキャパシターの１／２の容量を持つ１ト
ランジスタ・メモリ・セルとなっている。ダミーセル側
のディジイト線Ｃ：は、常にセル側の１１１の場合の△
Ｖの約１／２の電位変動が起こるようになっており、セ
ルの論理１１１と＠０１とを適確に読み出せるように工
夫されている。次の表１は４Ｋｔ＋ｉｔＲＡＭと１６！
ｌｉｔＲＡＭにおけるメモリ・セルの諸値の違いを示し
ている。

４ＫｂｉｔＲＡＭに比べて１６に１）ｉｔＲＡＭでに、
セル面積は約半分の大きさになったが、その蓄積キャパ
シターの容ｎはｉｔぼ同じである。また、一本のディジ
ット、１％ｌ二接続きれているセルの数が倍になるので
Ｏｄｉｇの値は大きくなり、信号レベルは１６に１）ｉ
ｔＲＡＭの方が少し低くなっている０ 今後、さらＣ二大容輩のダイナミックＲＡＭを開発する
場合、より微細化した素子を用いる事は必然であろう。

この場合セルのキャパシタ容１ｌｉＬは著しく減少する
たろう。これを補う為に（１）セルのキャパシターの絶
縁膜厚を非常Ｃ二薄くする。（２１０ｄｉｇを少なくし
て、信号レベルを出来る限り大きくする。（８）メモリ
・セル（二書き込む１１１のレベルを高くして記憶して
いる電荷量を多くする０このような方法Ｃ二よって信号
レベルがセンス回路の感度内番二人るようにする必要が
ある。

しかし、上記（１）のようにゲート絶縁膜厚を薄くする
事冨ユは、三つの大きな問題がある。

菓−は、信頼性の問題である。薄い絶縁膜を用いた場合
、わずかな電圧が印加されても、その電界は絶縁膜Ｊｌ
ｌｌｌｌｌ側するため、容易に絶縁破壊強度に到達して
しまい、絶Ｉ＃破壊を起す。第二は薄膜な作る際のいわ
ゆるピンホールの問題である。

ピンホールはある確率で必ず発生するし、その数は薄い
膜程多くなる。しかも、素子がより高密度に呆槓されて
いる程そういう膜の欠陥が素子を形成している領域Ｃ測
当たる確率は高くなる。従って製品の歩留りは低下し、
製造コストを上昇させる。

第三はゲート酸化膜のリーク電流の増加の問題がある。

これは絶縁膜内を流れる微小な電流が増加して蓄積され
ている電荷を放電したり、逆に充電し次すして、記憶内
容を変化させてしまう問題である。絶縁膜が特に薄くな
った場合、膜内の電界は特に強くなり、プールフレンケ
ル伝導やその他の伝導機構Ｃ二よる電流が特に増加する
の従って、それ程極端Ｃ二薄い絶縁膜を用いる事は出来
そう１：ない。

また、上記（２）のようにＯｄｉｇを少なくする事につ
いては、大容量化するに伴って逆６二増加するのが普通
である。と言うのは、例えばマルチプレックスアドレス
方式を採用するならばメモリアレイの配ｔはｎＸｎ（ｎ
は整数で２のアドレスビン数のべき乗）が最とも合理的
である。従って１本のディジイト線に接続されるセルの
数は確実に増加し、その長さも長くなり、ｏ（ｌｉｇＦ
′ｉ増加する傾向にある。

従ってＣ！ｄｉｇを少なくするのはかなり困難でおろう
。

最後響二残った上記（８１０書き込み電位を高くする方
式についても、を源電圧を高くする事蝉微ｍ素子の櫨々
の耐圧や、Ｘ子の二次元効果のため通用が困難である。

特に、近年微細素子を用いる場合その微細化の程度（一
対応して、電圧を下けるという考え方が支配的である。

低電圧化は消費電力の低減素子の二次元効果の動域など
の次めに必然的な方向であると考えられる。

従って、今後さらに大容量のダイナミックＲＡＭを製造
する友めＩ：は、微細化素子の使用は必然である。その
ようななかで、メモリセルからの信号　　　□レベルを
十分な大きさに確保することが大きな問題である。

本発明はこのような事情に鑑みなされたもので。

構成素子を微細化し、大容量化してもメモリ・セルから
大きな信号を取り出すことができるようなダイナミック
型半導体記憶装置を提供することを目的としている。

本発明によれば、低電圧、大容量のダイナミック型中導
体記憶装置を得るためＣニセルのワード線の昇圧を行々
っている。

以下本発明の一実施例を図面を用いて具体的に説明する
。

第３図は本発明の一実施例を概念的Ｉ：示す構成図であ
る。図ではメモリチップ内に納められた多数のセンスア
ンプや行列配列されたセルの内から代表的５二１個のセ
ンスアンプ（資）と１行分のディジイト線Ａ、Ｂ、と数
個の並んだセルｃ　（ＭＯａ型トランジスタ５４及びＭ
Ｏ８型キャパシタ５５を含む）を織り出して示しである
。ここで、ワード＠６０Ｆｉ縦方向に多数のセルのトラ
ンジスタに接続されているが、この図でＦｉ１個のセル
との接続のみが示されである。本発明の要点はセンス・
アンプ５０で感知されたディジイト線ム、Ｂの電位がゲ
イジイト昇圧回路５１に帰還されて１１１であるディジ
ット線Ａ、Ｂを昇圧してディジット線の電位を高くする
。

この高い電位は外部から印加される電源電圧ＶＤＤの１
．８倍程度は可能である。次にワードＩＩｉ！６０をデ
コードする回路５３は普通のアドレスデコード回路で構
成できる。第４図（ａ）はその−例を示した。又同図（
ｂ）　Ｉｔｉ各信号波形を示している。ここでクロック
φＤは昇圧クロックで、デコードトランジスタ７１を通
してワード＠６０に接続されて、ワード線の１１ルベル
を電源電圧ＶＤＤの１．８倍程にする。またクロックφ
Ｄを作る回路が第３図の昇圧クロック発生回路５２であ
る。

ディジイト線（かりにＡとする）を昇圧しても、メモリ
、セルＣのトランスファーゲート５４のゲート電位がデ
ィジイト線入電位より高く力ければ、セルのキャパシタ
５５に昇圧した高い電位を書き込む事ができない。この
ため、ワード線６０電位も昇圧して高くシ、十分書き込
めるようＣニしである。第５図（ａ）は昇圧クロック発
生回路の一例を示したもので、同図（ｂ）　Ｈ各信号波
形を示したものである０これは通常のクロック発生回路
１０１に昇圧用キャパシタ１０２と昇圧用クロック発生
回路１０３を付加したものでおる。ここで十分なブート
ストラップ効果を得るために１回路１０１と回路１０３
とから発生する二つのり日ツク信号の間Ｃ二は、適尚な
遅延がかをけられている。つまりはじめクロックφ１０
１が電圧上昇をし始めキャパシタ１０２を充電する。そ
して十分充電されたところでクロックφ１０Ｂが上昇し
始めて、クロックφＤを昇圧する。こうして電源電圧よ
り高いレベルのクロックが得られる。

第６図（ａ）はディジイト線昇圧回路の具体例である。

同図（ｂ）はその各信号波形を示す図である。す表わち
、トランジスタ３１と３２とでレシオレスインバータ７
０が構成され、トランジスタ３１のドレインＣ：はり四
ツクφｌが入力され、そのゲートはディジイトＩ！　Ｄ
Ａに接続されている。またトランジスタ３２のゲートに
はクロックφ３が入力され、プリチャージサイクルで、
このインバーターの出力端を接地電位に、引き下けてい
る。トランジスタ３３のドレイン６二は、トランジスタ
３１のゲートが接続さねているディジイト４ｉｉ１人に
接続されている。またそのゲートハクロックφ８に接続
されている。前記インバータ７０の出力端とこのトラン
ジスタ３３のソースとの間に、昇圧用キャパシタ３４が
接続されている。

尚、ここでは、第６図（ａ）に示したようなレシオレス
型のダイナミックセンス・リフレッシュアンプを用いて
いるが、センス終了後に１１＠レベルになるディジイト
線が回路的１：フローティングノードになり、１０ルベ
ルｌ二なるディジイト線が接地端子と導通しているよう
なセンスアンプであれば、どのようなセンスアンプが用
いられても同様な効果が得られる。第６図（ａ）の回路
の動作は、プリチャージ、サイクルでトランジスタ３３
は導通となりキャパシタ３４を充電する。この時インバ
ーターの出力は接地電位になっている。次Ｃ；トランジ
スタ３３け非導通となり、ディジイト４１　ＤＡとキャ
パシタ３４とは切り離される。その後セルからデータが
ディジイト線ＤＡによって読み出され、センスアンプＣ
：よってＭ　１　ｇ、　Ｍ　ｏ　ａが判定される。その
間にφ２が接地電位となり、トランジスタ３２は非導通
となる。

その後φｌが高い電位に上昇する。その時、１１″と判
定されたディジイト線にゲートが接続されているトラン
ジスタ３１は導通となり、インバーター７゜の出力端を
充電し、キャパシタ３４を昇圧してトランジスタ３３の
ソース端の電位を電源電位より高く押し上ける。この時
、φ８は再び電源電圧ＶＤＤより高い電位となり、ディ
ジイト線を電源電位より高く押し上げる。ま友”０＠と
判定されたディジイト線にゲートが接続されている方で
は、トランジスタ３１が非導通なためキャパシタ３４は
昇圧されずディジイト線も昇圧されない。但しこの時、
トランジスタ３３は１１１の方と同様Ｃ二導通になるた
め。

ディジイト線にはキャパシタに充電されていたチャージ
が流れ出し、その電位を少し接地電位より持ち上けるが
、′Ｏ′側のディジイト線がセンスアンプによって接地
端Ｃ：接続されていてフローティングになっていないな
らば、すみやかに再び接地電位−二固定される。

こうしてディジイト線にはＶＤＤより高い電位の１１ｍ
と接地電位に等しい１０１とが残る。この１１５とＩＯ
＠とがＶＤＤより高い電位のワード線によって導通にさ
れているメモリ・セルＣのトランスファーゲート５４を
通してメモリ・セルＣの１１８キヤパシタ５５に誉き込
まれる０その後ワード線６０に接地電位となり、トラン
スファーゲート５４は閉じられ電ダ丁はセルＣ内Ｃ″−
Ｕ己憶される。

本発明によって得られる効果は次の通りである。

第一にワード線電位、ディジイト線電位を共Ｃ二電源電
圧より高くするため≦二従来はメモリ・セル内への最大
の書き込み電位は電源電圧であったものが、本発明によ
れば電源電位より高い電位をセル内に書き込むことがで
きるようＣユなる。こうすることＣ二よって例えば従来
と同じ電源を用い、ｒｌｆｆＪじセンスアンプを用いた
ならば、メモリセルのキャパシタをその分たり小さくす
る事ができる。特に大秤量メモリであればある程、その
チップ全体Ｃ二占めるメモリセル全体の面積の割合は大
きくなり、セルの僅かな縮小もチップ面積の大きな縮小
１二つながる。

たとえば、電源として＋１２ｖを用いている従来の１６
Ｋｂ１ｔダイナきツクＲＡＭでは、メモリセル面積は５
００μｓで、そのキャパシタ面積は１４０μ３．容量Ｆ
ｉｏ、ｏｃｔｐｙであった。セル内ｇ二蓄えられている
電荷は％　　０．０６　Ｘ　１０”（Ｆ）　Ｘ　１２（
Ｖ）　＝　０．７２（ｐｃ）である。ここＣ二本発明の
ようＣａｌき込み電圧を昇圧した場合、同じｔ′＃ｒ童
を保証するために必要とされる容ｉ１１′は次の様Ｓ二
なる。今、１２ｖ系で昇圧し次場合、ブートストラップ
効率を７０％とすると、書き込み電圧は、１２＋１２Ｘ
０．７＝２０．４Ｖとなる。セルの容量は、　　ｃ、　
　＝　０．０３５ｐ？で、そのセルのキャパシタ面積は
、８２μ３となる０これは単純な計算をしても１１）ｉ
ｔ当りのメモリセル面積を１１．６％減小させる。これ
はほぼ直接５二この分だけチップ面積の縮小Ｉ：つなが
る。これは、１枚のウェファ−内のチップの個数を増加
させ、製品の歩留りを向上させ、同時ｉ二製品のコスト
を減少させ、より多くの利益を生みだす。

第二には従来と同じメモリセルを用いたならばメモリ・
セル内に書き込まれる電荷量は非常に増加するため、デ
ィジイト線に出力される１６号レベルはその分だけ大き
くなり、ＲＡＭの動作マージンを大きくシ、より高い信
頼性を持つメモリを提供できる。

第三ぷ二け６４Ｋｔ）ｉｔや２５６Ｋｂｉｔダイナミッ
クＦＴＡＭを開発する場合、電源電圧も用いられるトラ
ンジスタの形状寸法に沿って低くなるだろう。こうした
場合従来技術では、メモリ・セルＣ１ｑ込まれる電圧も
低下せざるを得ない。これは、セルのキャパシタ面積の
縮小とあいまって二重６ニセル内の電荷量の減少をもた
らし、信号のより低下をもたらす。たとえば、　　６４
Ｋｔ）ｉｔダイナンツクｌ’ｌＡＭでは。

セル面積は約２００μ８程度、セルキャパシタ面積は４
５μ３程度と考えられている。これミニ３００　Ｘ相反
のゲート酸化膜を用い、電源を８ｖとすると、従来方法
ではセル内盛：蓄えられる電荷量は０．０５１８（ｐＰ
）Ｘ　８　（Ｖ）　＝　０．４１４（ｐ（りである。本
発明によれば８Ｖを７０チ昇圧して書き込み電圧は１３
．６７となる。

従って０．０５１８（ｐＦ）　ｘ　１３．６　（Ｖ）　
＝　０．７０４（ｐｃ）　トなる。これは＃１ぼ現在の
１６ＫｂｉｔＲＡＭのセル内の蓄積電荷量に等しい。こ
れＣ二よって、ディジイト線Ｃ二得られる信号は現在の
１６に’ｂｉｔ並の信号レベルを確保できる。また、電
荷量が少なくなった場合、リーク電流の影響は大きくな
る。これはセル内のリーク電流がその面積Ｃ比例する成
分（再結合発生電流など）と比例せず固有な成分とから
なっているためである。このため電荷量が少ないと、リ
フリツシュ時間を短くしなければならなくなり、それは
実際−二メモリ装置として電子計算機などｔ二組み込ま
れた場合、死時間（Ｄｅａｄ　ｔｉｍｅ　）の増加を引
き起こす。また％　ＬＳＩ自体の信頼性の低下も引き起
こす。本発明によれば、それらは全て回避することがで
きて、高い信頼性を持つ、高密度集積化したダイナミッ
クＲＡＭを提供することができる０ 第四に、第６図（、）に示した回路において、トランジ
スタ３３が自体が有している利点は、本発明に著しい効
果を与えている。つまり先６二述べた様Ｃ：デイジイ）
ＩＩＣ現われる信号レベルけ、メモリセル内の電荷量が
ディジイト線の容量に分配されて引き起されるディジイ
ト線の電位変化分である。

従って、ディジイト線の容量が大きい相信号レベルは低
下する。本発明のようにディジイト線ｉ二相幽大キいキ
ャパシタを付けた場合、そのキャパシタの容量は、ディ
ジイト線容量Ｃ：付加される。これでは本発明の効果は
半減されてしまう。そこでこのトランジスタ３３はメモ
リ・セルからデータがでてきて、センスアンプのノード
に伝送される間１−１．ディジイト線からキャパシタ３
４を切り離しておき、実質的Ｃニデイジイト線の容量の
増加を防止し、信号レベルを高くとれる効果を与えてい
る。

また、クロックφＢがプリチャージ期に１１１である次
め、キャパシタ３４のプリチャージは、ディジイト線の
プリチャージと同時に行なう事ができ、特別に、キャパ
シタプリチャージ用のトランジスターやクロックを必要
としないため、チップ面積の増大を防止し、クロック系
の複雑化を防止している０ 第五に、ディシイ）、ＩＩに出力される信号はｌＩＩの
場合にディジイト線のプリチャージ電位より＾くなり、
′Ｏ′の場合はディジイト線のプリチャージ電位より低
くなる。このために、従来は１０１゜ａＩＩ判定の基準
となる電位をダミーセルを用いて作っていたが１本発明
では直接にディジイト線プリチャージ電位を基準電位と
して用いることができる。このためダミーセルを必要と
しない。この分だけチップの面積を縮少化できる。また
、ダン−セル系のクロックをなくすることができる。

次に本発明の変形実施例ビニついて述べる。

（１）ディジイト線Ｓ二、ダン−セルを付加して基準電
圧をより正確な値Ｃ一般定したダイナミックＲＡＭも本
発明中Ｉ：含まれる。

（２）本発明の実施例の回路５１の代わりｇ二第７図（
ａ）（ｂ）　ｔ：示す回路も本発明中に含まれる。この
場合、キャパシタ３４へのプリチャージ電位はディジイ
ト線からではなく別のルートから起なわれる。このため
り四ツクφ８′の波形は第６図（ｂ）のφ８より簡単と
らる。またここでφ３とφ４とは同じりｐツクを用いて
も良い。

（副本発明の実施例の回路５１で、第６・図及び第７図
の両方の回路でトランジスタ３２を除いた回路も本発明
中に含まれる。

【図面の簡単な説明】

第１図（ａ）はｌトランジスタセルの構成例を示す回路
図、−１図（ｂ）は半導体基板上１ｍ、形成した４Ｋｂ
ｔｔＲＡＭの一層ポリシリコンセルの断面図、同図（ｃ
）　ｔｒｙ半導体基板上に形成した１６Ｋｂｉｔ　ＲＡ
Ｍの二層ポリシリコンセルの断面図、第２図（１）け従
来のダイナミックＲＡＭの基本（ロ）路構成を示すブロ
ック図、同図（ｂ）はそのディジイト線１本の等価回略
図、第３凶は本発明の一実施例を示す回路図、第４図（
ａ）はワード線デコーダー回路の具体例を示す回路図、
同図（ｂ）にその各タイミングクロックの電圧波形を示
す特性図、第５図（ａ）はワード線昇圧クロック発生回
路の一例を示す回路図、同図（ｂ）　ｌ’ｊそのタイミ
ングチャートを示す図、第６図（ａ）はディジイト線昇
圧回路の具体例を示す回路図、同図（ｂ）はそのタイミ
ングチャートを示す図、第７図（、）はディジイト線昇
圧回路の他の例を示す図、同図（ｂ）Ｆｉそのタイミン
グチャートを示す図である。 １１．２１・・・フィールド酸化膜 １４、２４・・・ディジイト線拡散層 １２．２２・・・蓄積キャパシターのゲート１３、２３
・・・トランスファーゲートＡ、Ｂ・・・ディジイト線
　　５０・・・センスアンプ５１・・・ディジイト線昇
圧回路 ５２・・・ワード線昇圧クロック発生回路５３・・・ワ
ード線デコーダー（ロ）路５４・・・メモリ・セルトラ
ンスファーゲート５５・・・メモリ・セル蓄積キャパシ
タ（７３１７）代理人　弁理士　則　近　憲　佑　（ほ
か１名）第１図 （頂　　　　　（ム）、ｃ） 第２図 （久） （ｂ） 第３図 ５１ 第４図 一→−関（３ｅＣ）

Claims (1)

【特許請求の範囲】
1. （１）　　絶縁ゲート型電界効果トランジスタと絶縁ゲ
   ート型キャパシタを接続して構成される複数のメモリセ
   ルな行列配列し、前記トランジスタのソース又はドレイ
   ンｌニブイジツト線を接続しかつゲートにワード線を接
   続するとともに、前記ディジット線にセンス回路を接続
   した装置Ｃ二層いて、前記ワード線のハイレベル電圧を
   電源電圧より高くする手段を設は次ことを特徴とするダ
   イナミック型半導体記憶装置。