JPH0542077B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 この発明は半導体メモリ装置、更に具体的に云
えば、ダイナミツク読取／書込みメモリ装置に対
する改良されたセル・アレー構造に関する。

従来の技術及び問題点 一般的にダイナミツクMOS読取／書込みメモ
リ装置は米国特許第4081701号（16Kのダイナミ
ツクRAM）又は同第4239993号（64Kのダイナミ
ツク RAM）（何れの特許もテキサス・インス
ツルメンツ社に譲渡されている）に記載される様
に構成されている。写真製版及び半導体処理の改
良により、256KのDRAMが可能になり、これが
現在利用出来る様になつたし、更に現在開発中の
１メガビツトのDRAMも可能になつている。こ
れらの全ての装置はトランジスタ１個の記憶セル
を用いており、データがキヤパシタに記憶され
る。密度が更に高い装置では、セルが一層小さく
なると共にビツト線が一層長くなり、ビツト線あ
たりのセル数が多くなるので、記憶された電荷を
検出するのが一層困難になる。比が約１／30又は
１／40より小さくなる時、差動センスアンプによ
つて信頼性のある信号を検出することが出来な
い。この比は１／20程度又はそれ未満であること
が好ましい。

米国特許第4081701号及び同第4239993号の「開
放形」のビツト線の配置の代りに、所定のセンス
アンプに対する２本のビツト線をチツプの面上で
互いに隣接する様に折返すことが出来る。こうす
ると、例えばアルフア粒子等によつて基板に導入
された局部的な雑音が両方のビツト線に同等に結
合され、その為センスアンプに対する差入力に影
響しない。然し、或るセルの配置では、この折返
しビツト線形式は、センスアンプの片側にある行
線の数の２倍に合せてビツト線を一層長くしなけ
ればならないので、記憶キヤパシタとビツト線の
間の静電容量の比にとつて有害であることがあ
る。即ち、セルの最適の幅及び長さが、セルが開
放ビツト線形式のビツト線及び行線のピツチの中
にぴつたりとはまる様になつている場合、折返し
形式では、同じセルがビツト線を一層長くするの
で、ビツト線と交差する行線を２倍にしなければ
ならないから、静電容量が一層大きくなる。

問題点を解決する為の手段及び作用 この発明の主な目的は、高密度のダイナミツク
RAM装置、特にトランジスタ１個のセルを用い
たMOS装置に対する改良されたビツト線及びセ
ル・アレー構造を提供することである。別の目的
は、記憶静電容量とビツト線の静電容量との比が
最大になる様な高密度のダイナミツクRAMを提
供することである。別の目的は、記憶静電容量と
ビツト線の静電容量との比が最大である様な高密
度のダイナミツクRAMを提供することである。

この発明の１実施例では、半導体ダイミツク読
取／書込みメモリ装置がトランジスタ１個のメモ
リ・セルの行及び列から成るアレーを持ち、セル
の各列に対して差動センスアンプが設けられる。
センスアンプが折返しビツト線形式でその入力か
ら伸びる１対の平衡ビツト線を持つている。メモ
リ・セルはビツト線に直接的に接続せず、その代
りにビツト線セグメントに結合する。しかも、セ
グメントは半導体本体表面に高濃度にドープされ
た領域によつて形成し、ビツトラインは、上記表
面上に絶縁コーテイングを介して導線によつて形
成されている。ビツト線自体が基板に対して静電
容量が一層小さい為に、記憶静電容量と実効的な
ビツト線の静電容量との比が増加する。更に、メ
モリ・セルはまず高濃度にドープされたセグメン
トに結合され、次いでセグメントが、導線である
ビツト線に接続されるから、金属シリコン間接点
の数を極めて少なくすることができる。更に、１
つずつ互い違いにする代りに、２つのビツト線に
接続すべきセルに対するワード線が群に分かれて
おり、各々のセグメント線に対して１つの群があ
る。群が互い違いになつている。セグメント線と
ビツト線を組合せた静電容量は、１対１の互い違
いの配置に較べて、記憶静電容量に対する比が更
に好ましいものになる。

この発明に特有と考えられる新規な特徴は特許
請求の範囲に記載してあるが、この発明自体並び
にその他の特徴及び利点は、以下図面について詳
しく説明する所から最もよく理解されよう。

実施例 第１図には、この発明に従つて構成されたセン
スアンプを使うことの出来る半導体読取／書込み
メモリ・チツプの１例のブロツク図が示されてい
る。この装置は所謂１メガビツト規模であり、行
及び列から成るアレー内に2²⁰個又は1048576個の
メモリ・セルを持つている。アレーは４つの同様
のブロツク１０ａ，１０ｂ，１０ｃ，１０ｄに区
切られており、各々のブロツクが262144個のセル
を持つている。各ブロツク内には512個の行線が
あり、全ての行線が行デコーダ１１ａ又は１１ｂ
に接続されている。各々の行デコーダ１１ａ又は
１１ｂが、アドレス入力ピン１２から行アドレ
ス・ラツチ１３及び線１４を介して、10ビツトの
行アドレスの内の９ビツトを受取る。10ビツトの
列アドレスも時間的に多重化した形で入力ピン１
２に印加され、この列アドレスがバツフア１５に
結合される。８個のデータＩ／Ｏ線１６がアレー
の中心に配置されており、この８個の内の１つ
が、８者択１選択器１７により、データの入力又
は出力の為に選択される。この選択器１７からの
１本のＩ／Ｏ線がバツフアを介してデータ入力ピ
ン１８及びデータ出力ピン１９に接続される。選
択器１７が列アドレス・バツフア１５から線２０
を介して列アドレスの内の３ビツトを受取る。８
本の線１６の内の２本が、バツフア１５から線２
５を介して送られる列アドレスの内の４ビツトを
使つて、各々のブロツク１０ａ，１０ｂ，１０
ｃ，１０ｄに夫々接続される。各ブロツクにある
512個のセンスアンプ２６の各々１つがアレーの
１つの列に接続される。各列は２つの列線半分又
は「ビツト線」から成り、各各のビツト線がこの
発明に従つて、多数のビツト線セグメントに選択
的に結合される。各々のバツフア２４が２つの列
の内の一方に結合される。この選択は、バツフア
１３から線２７を介して来る行アドレスの内の１
つのビツトに基づく。

メモリ装置が入力ピン２８から行アドレス・ス
トローブ信号を受取ると共に、入力ピン２
９から列アドレス・ストローブム信号を受
取る。読取又は書込み動作の選択は、入力ピン３
０のＲ／制御信号によつて行なわれる。クロツ
ク発生器及び制御回路３１が、必要な全ての内部
クロツク及び制御信号を発生する。

アレーの各ブロツクは２行のダミー・セル３２
を持つており、これらが前掲米国特許第4293993
号又は同第4081701号に記載されている様に、通
常の方法でビツト線に選択的に結合される。

第１図の部分を示した第２図について説明する
と、Ｉ／Ｏ線１６、第１及び第２レベルの中間出
力バツフア２２，２４及びセンスアンプ２６が、
ブロツク１０ａ乃至１０ｄの内の１つの一部分に
対して更に詳しく示されている。所定のブロツク
内では、16個の中間出力バツフア２２があり、こ
の図では２２−１…２２−１６と記されている。
バツフア２２−１乃至２２−８が、このブロツク
に対する１つの線１６に関連した８個の１群に入
つており、バツフア２２−９乃至２２−１６が、
線２１によつて、このブロツクに対する他方の線
１６に接続された８個の別の１群に入つている。
バツフア２２−１…２２−１６の夫々１つに対
し、16個一組のバツフア２４がある。これらの組
は２４−１乃至２４−１６と記してある。（各組
に16個ある。）16個のバツフア２４の各組に対し、
32個のセンスアンプ２６の群が設けられており、
各々のセンスアンプ２６が２つのビツト線３３に
接続され、これらのビツト線が後で説明する様
に、ビツト線セグメントに選択的に結合される。
メモリ・セル・アレー内にある512本の行線３４
がビツト線３３と公差している。ダミー行線３２
もビツト線３３と公差するが、これは後で説明す
る。２つのダミー線の内の一方が、９ビツト行ア
ドレス１４の内の１つのビツトを用いて、行デコ
ーダ１１ａ，１１ｂによつて選択される。

バツフア１３からの行アドレスの内の10番目の
ビツトが線２７を介して、センスアンプ２６に対
するマルチプレツクス回路に印加され、各対の２
つのセンスアンプの内、線３７によつて夫々のバ
ツフア２４に接続される一方を選択する。このブ
ロツクには16対のデータ／データ線３８，３９が
あり、各対が片側では線４０によつて選ばれたバ
ツフア２４に結合され、反対側では線４１によつ
て選ばれたバツフア２２に接続される。書込み動
作では、Ｉ／ＯがデータＩ／Ｏ線１６に於ける単
一レールから線３８，３９に於ける２重レールに
変化することに注意されたい。

第３図には第２図の回路の一部分が更に詳しく
示されている。16個のバツフアの組２４−１に関
連したセンスアンプ２６が示されている。この組
には、実際には32個のセンスアンプ２６がある。
16個のバツフアの組２４−１がこの図では２４−
１−１乃至２４−１−１６と記されている。個別
の各々のセンスアンプ２６からは所謂折返しビツ
ト線形式で２本のビツト線が伸びており、ビツト
線３３と平行にビツト線セグメント（図に示して
ない）が伸びている。行線３４がビツト線と交差
し、メモリ・セルは行線とビツト線セグメントと
の交差にある。各対のセンスアンプ２６に対する
マルチプレクサ４２が、線３７によつて夫々のバ
ツフア２４−１−１，２４−１−２等に接続する
為に、線２７のアドレス・ビツトに基づいて、１
つを選択する。どんな時も、16個のバツフア２４
−１−１乃至２４−１−１６の内の１つだけが、
線２５の列アドレスの４ビツトに基づいて一度に
選択され、この為１つだけが、線４０によつて線
３８，３９との読取又は書込みデータ−ビツトの
結合をする様に作用する。第３図のバツフア２２
−１は、この群に対し、２重レールＩ／Ｏ線３
８，３９を単一レールＩ／Ｏ１６に結合する為、
線２３の３ビツトによつて行なわれる16者択２の
選択により、選択されたり或いは選択されないこ
とがある。

第４図には１つのバツフア２４、例えば第３図
のバツフア２４−１−１及び１つのバツフア２
２、例えばバツフア２２−１の詳しい回路図が示
されている。マルチプレクサ４２が４つのトラン
ジスタで構成される。２つのトランジスタ４３の
内の一方が、線２７のアドレス・ビツトとその補
数、即ちセンスアンプ選択信号SAS１及びSAS
２によつて選択され、この為読取（又は書込み）
動作の間、これらのトランジスタ４３の内の１つ
だけがオンである。読取では、選ばれた１つのト
ランジスタ４３を通る１つの通路だけが存在す
る。書込みでは、アドレス・ビツト２７を制御回
路３１からの書込み制御信号Ｗとアンドすること
により、１つのトランジスタ４４がターンオンさ
れる。書込み制御信号Ｗは、Ｒ／制御信号が書
込み状態にある時に有効である。この為、センス
アンプ２６の入力又は出力となる線４５は、読取
りではシングルエンデツドであり、書込みでは２
重レールである。即ち、読取動作では、両方のト
ランジスタ４４がオフであり、１つのトランジス
タ４３だけがオンであるが、書込み動作では、１
つのトランジスタ４３及びそれに関連したトラン
ジスタ４４が導電する。マルチプレクサ４２に対
する入力／出力線３７がバツフア２４−１−１に
あるトランジスタ４６，４７のソース／ドレイン
通路を介した線３８，３９に接続される。トラン
ジスタ４６，４７がノード４８のＹ選択情報によ
つて制御される。このＹ選択情報は、線２５の４
ビツトの列アドレスを受取る16者択１デコーダ４
９から来る。トランジスタ５０もノード４８のＹ
選択によつて制御される。このトランジスタ５０
は、Ｐチヤンネル・プリチヤージ及び挿入回路を
持つインバータ・トランジスタと直列である。シ
ングルエンデツド形読取動作では、インバータ
が、バツフア２４−１−１が選択される時（ノー
ド４８がハイでトランジスタ５０がオンである
為）、ノード５２のデータ・ビツトの補数をノー
ド５１に出す様に作用し、この為、選択されたセ
ンスアンプからのデータ・ビツトがノード５２か
らインバータ、ノード５１、トランジスタ４７、
線３９を介してバツフア２２−１のノード５９に
結合される。トランジスタ４６及び線３８は読取
動作の間は何の作用もしない。ノード５２がロー
である時、Ｐチヤンネル・トランジスタ５３がオ
ンであり、ノード５１は電源電圧Vddに保たれ
る。同様に、ノード５１がローである時、Ｐチヤ
ンネル・トランジスタ５４がオンに保たれ、ノー
ド５２がハイに保たれる。両方のノード５１，５
２はＰチヤンネル・トランジスタ５５によつてハ
イにプリチヤージされる。トランジスタ５５が、
RASが高になつた後、プリチヤージ・サイクル
に低に向うプリチヤージ電圧Ｌ（回路３１によつ
て発生される）を受取る。

第４図のバツフア２２−１が、線２３のアドレ
ス・ビツト及び16者択２デコーダ５６からのＹ選
択情報によつて制御され、この為、このバツフア
が選択された場合、ノード５７がハイである。こ
の状態はトランジスタ５８をターンオンし、線３
９又はノード５９のデータを３つの段６０，６
１，６２によつて増幅して、ノード６３を駆動す
る様にする。読取では、相補形のトランジスタの
対６４が、ナンド・ゲート６５に印加された制御
回路３１からの読取指令Ｒによつてオンになる。
即ち、Ｒ／がハイであつて、読取動作を限定す
る時、Ｒがハイであり、トランジスタ６４が両方
共オンである。この時、相補形のトランジスタの
対６６，６７は、書込み制御信号Ｗがローである
為にオフである。この為線３９のデータ・ビツト
が、読取動作では、ノード５９、縦続接続のイン
バータ６０，６１，６２、ノード６３及びトラン
ジスタ６４を介して線１６を制御する。これに対
して、書込み動作では、トランジスタの対６６，
６７がオンになり、トランジスタの対６４がオフ
になり、この為ノード５９（及び線３９）が、ト
ランジスタ６７を介して線１６からのデータ・ビ
ツトを受取り、ノード６３（及び線３８）がこの
ビツトの補数を受取り、こうして書込みの間は単
一レール（線１６）から２重レール（線３８，３
９）に変換する。２重レール書込みデータは、線
３８，３９から両方のトランジスタ４６，４７、
選ばれたトランジスタの対４３，４４を介して１
つのセンスアンプ２６に結合される。

第５図には、本発明によつて構成されたセンス
アンプ２６が詳しく示されている。この図はこの
センスアンプに対する２本のビツト線３３及びこ
れらのビツト線に垂直な512本の行線３４の内の
４本とこの発明の２本のビツト線セグメントをも
示している。センスアンプは、Ｎチヤンネル駆動
トランジスタ７１及びＰチヤンネル・トランジス
タ７２を持つCMOS交差結合フリツプフロツプ
７０を用いている。感知ノード７３，７４が、隔
離トランジスタ７５，７６のソース・ドレイン通
路を介してビツト線３３に接続されている。

フリツプフロツプ７０のアース側にあるノード
７８が、そのゲートに感知クロツクＳ１及びＳ２
を受取る２つのＮチヤンネル・トランジスタ７
９，８０を介してアースに結合されている。トラ
ンジスタ７９はトランジスタ８０よりずつと小さ
く、クロツクＳ１が最初に発生するので、最初の
感知は一層利得の小さい状態であり、Ｎチヤンネ
ル・トランジスタ７１によつて行なわれる。Vdd
側では、ノード８１がＰチヤンネル・トランジス
タ８２，８３を介して電源に結合される。トラン
ジスタ８２，８３の内の一方はそのゲートに感知
クロツク2を受取り、他方はそのゲートに遅延
S2Dを受取る。感知クロツク2はS2の補数であ
り、この為、２番目のクロツクS2が作動された
後にのみ、Ｐチヤンネル・トランジスタ７２が動
作を開始する。最初はS1、次はS2と2の２つの
期間の感知動作が行なわれる。トランジスタの対
７９，８０及び８２，８３は、２つのブロツク１
０ａ及び１０ｂにある他の全てのセンスアンプ２
６、即ち1024個のセンスアンプと共有である。ノ
ード７８，８１は、Ｅが高である時、共通線に接
続されたトランジスタ（図に示してない）によ
り、Vddの大体半分のVrefにプリチヤージされ
る。

ビツト線３３が、そのゲートに等化クロツク信
号Ｅを受取る３つのトランジスタ８４により、予
備充電され且つ等化される。この内２つのトラン
ジスタ８４のソースが基準電圧Vrefに接続され
ている。この基準電圧の値はVddの大体半分であ
り、その為、全てのビツト線をプリチヤージする
のに、チツプの電源Vddからは殆んど或いは全く
正味の電荷を必要としない。即ち、各々のセンス
アンプに対し、動作サイクルの後、一方の線３３
はハイであり、他方はローであり、従つて、一方
が他方を充電し、その差があれば、Vrefがその
差だけを供給しさえすればよい。クロツクＥは、
RESがハイになつた後、動作サイクルの終りに
制御回路３１で発生される。

各々１つのメモリ・セルはキヤパシタ８５とア
クセス・トランジスタ８６で構成される。各列に
は512個のセルがある。即ち、１対のビツト線３
３にこれだけのセルが付設されている。更に、
512個セルが各行にある、即ち、各々の行線３４
に付設されている。１行にある512個のアクセ
ス・トランジスタ８６の全部のゲートが行線３４
に接続される（又はそれによつて形成される）。
ブロツク内の512個の内の１本の行線３４だけが
任意のある時にターンオンし、この為１つのメモ
リ・セルのキヤパシタ８５だけが選択される。こ
の発明では、選択されたセルがビツト線セグメン
ト８７を介してビツト線３３に接続される。ビツ
ト線の静電容量と記憶静電容量８５の値との比を
減少する為に、各対のビツト線３３に対して多数
のビツト線セグメント８７を用いている。この内
の２つのセグメント８７が、所定の時刻に、２つ
のトランジスタ８８によつて反対のビツト線３３
に結合される。例えば、各々のセグメント８７に
32個のセルを接続することが出来、この為ここで
説明している実施例では、各々のセンスアンプに
対して16個のセグメント８７がなければならない
（16×32＝512）。行デコーダ１１ａ又は１１ｂは、
このデコーダが線１４からの同じ９個のアドレ
ス・ビツトの内の或るビツトに基づいて、512本
の行線３４の内の１つを選択するのと同時に、選
択された線８９にセグメント選択電圧SSを印加
することにより、８本の線８９の内の適当な１つ
を選択する。線８９がハイになると、２つのセグ
メント８７が２つのトランジスタ８８によつて、
各々の側で１つずつのビツト線３３に接続される
が、この内の１つのセグメント８７しか作動され
た行線３４を持たず、この為、１つのメモリ・セ
ルだけがビツト線３３に結合される。

ダミー行３２では、各対のビツト線３３に対し
て１対のダミー・セルが設けられており、これら
ダミー・セルはダミー・キヤパシタ９０とアクセ
ス・トランジスタ９１とで構成される。選択され
た記憶セルが選択されたセグメント８７及びトラ
ンジスタ８８を介して、左側のビツト線３３に結
合されるとき、右側のダミー・セルが行デコーダ
１１ａ，１１ｂで、デコーダ出力線９２の内の１
つによつて選択され、或いはその逆の関係にな
る。行アドレスの内の１つのビツトを行デコーダ
で利用してダミー・セル行３２の内の一方又は他
方の線９２を選択する。

次に第６図について、１ビツト読取動作に対す
るメモリ装置の動作順序を説明する。動作サイク
ルが、時刻TOに、電圧が＋５から０に下が
ることによつて開始する。この例は読取サイクル
であり、この為時刻TOに、Ｒ／入力電圧は＋
５である。TOより前の時間はプリチヤージ・サ
イクルであり、その間等化信号Ｅがハイであり、
この為全てのビツト線３３及びノード７８，８１
が電圧Vrefにプリチヤージされている。これは
大体Vddの1/2即ち＋2.5と想定する。プリチヤー
ジ・サイクルの間、全ての線８９のセグメント選
択信号SSもハイに保たれ、この為、全てのセグ
メント８７もVref電圧までプリチヤージされる。
RASがTOの時刻に下がると、等化電圧Ｅが下が
り、対のビツト線３３を相互に並びにVrefから
隔離する。その後、セグメント選択電圧SSが下
がり、全てのセグメント８７をビツト線３３から
隔離する。行デコーダ１１ａ，１１ｂが行アドレ
スに応答する時間が経つや否や、512本の行線３
４の内の選ばれた１つ及び２つのダミー線９２の
内の選ばれた１つで、Xwd及びXdum電圧が上
昇し始める。同時に、１つの線８９のセグメント
選択信号がT1にハイになる。これらのアドレス
電圧Xwd，Xdum及びSSは割合ゆつくりとハイ
になり、Vddレベルに達した後、SS及びXwdは、
アクセス・トランジスタ８６，８８の前後のVt
降下をなくす為にVddより高く昇圧される。初期
感知の間にダミー・セルの作用が完了するので、
Xdum電圧が下がり、ダミー・キヤパシタをビツ
ト線から減結合することが出来、この為これらの
キヤパシタのプリチヤージを開始することが出来
る。

時刻Ｔ２に、センスアンプ２６が最初にＳ１電
圧がハイになることによつて作動され、ハイイン
ピーダンスのＮチヤンネル・トランジスタ７９を
ターンオンする。これが、記憶セル及びダミー・
セルに対する差別的な電圧による隔たり以上に、
ビツト線３３を隔て始める。然し、電源Vddから
トランジスタ７２に電流が幾らかでも流れる前
に、Ｔ３でＴ電圧が下がり、ビツト線３３を感知
ノード７３，７４から隔離する。Ｔ電圧が下がつ
た後、感知電圧Ｓ２が高くなり、この為大きなト
ランジスタ８０が導電し始める。2も下がり、
この為一方のＰチヤンネル・トランジスタ８２が
導電を開始する。僅かな遅延の後、2が下が
り、他方のＰチヤンネル・トランジスタ８３が導
電し始める。Ｔ４にＳ２が上昇し且つ2が下が
つた後、Ｔ電圧はVddまで高くされる。時刻Ｔ５
に、隔離トランジスタ７５，７６が再びターンオ
ンした後、感知作用が完了し、一方のビツト線３
３はハイであり、他方は０であり、この為センス
アンプ選択信号SAS１又はSAS２がターンオン
され、一方のビツト線を第４図の線４５，３７を
介してノード５２に接続する。この直後、ノード
４８，５７でデコーダ４９，５６のYsel−１及
びYsel−２出力が有効となり、この為、選択さ
れたデータ・ビツトは線１６で有効となり、その
直後、出力ピン１９で有効となる。

第７図には、セル・アレーの１つのブロツクの
小さな一部分が示されている。各々のセグメント
線８９が１行の中の全てのトランジスタ８８に共
通に接続されるが、所定のセグメント８７にある
セルから見ると、その１つのセグメント線の寄生
静電容量に１つのビツト線３３の寄生静電容量を
加えたものしかない。この発明のセグメント形ビ
ツト線を使うことによる利点は、ビツト線３３の
寄生静電容量がセグメント８７の寄生静電容量よ
りもずつと小さいことである。これは、ビツト線
は厚い絶縁体コーテイングによつて基板から隔て
られた金属ストリツプで構成されるが、セグメン
ト８７は、第８図及び第１０Ａ図乃至第１０Ｄ図
に示す様に、基板自体の中にあるＮ＋領域である
為である。この為、選ばれたキヤパシタ８５が結
合されるビツト線３３の長さは、セグメント分割
を使わない場合と同じ様に長いが、それでも静電
容量の比は著しく改善される。全長にわたるＮ＋
ビツト線を使う場合に較べて、所定の記憶セルか
らみると、静電容量の大きいセグメント線は大き
さが1/32しかないし、金属のビツト線３３はＮ＋
拡散ビツト線の静電容量の大体1/10に過ぎない。
「無接点形」のセルの配置を使うことが出来るの
で、ビツト線あたり又は行線あたりの金属シリコ
ン間又は金属ポリシリコン間の接点の数は、単に
トランジスタ８８の数に減少する。

この発明のセグメント分割ビツト線に使うこと
が出来るトランジスタ１個のセル構造の１例が、
第８図、第９図及び第１０Ａ図乃至第１０Ｄ図に
示されている。第１図乃至第７図のメモリ装置
は、寸法が約180×500ミルで、厚さが約15ミルの
１個のシリコン基板１００に形成されている。第
８図、第９図及び第１０Ａ図乃至第１０Ｄ図に示
す小さな一部分は、僅か約５×５ミクロンであ
る。ワード線３４は基板１００の面の上を伸びる
モリブデンのストリツプであり、ビツト線セグメ
ント８７は、厚い熱酸化物１０１の下に埋込まれ
た基板内の細長いＮ＋領域である。キヤパシタ８
５の上側基板は、セル・アレー全体にわたつて伸
びるアースされたポリシリコンのフイールド・プ
レート１０３の各部分である。キヤパシタの極板
１０２の下にある酸化シリコン１０４は、フイー
ルド・プレート１０３の他の区域の下にある絶縁
体１０５より薄手である。トランジスタ８６のゲ
ート１０６が、ワード線３４の内、それがフイー
ルド・プレート１０３にある孔１０７の中に入り
込んだ部分によつて形成される。酸化物コーテイ
ング１０８がポリシリコンのフイールド・プレー
ト１０３を覆い、それをワード線３４及びトラン
ジスタのゲート１０６から絶縁する。薄い酸化シ
リコン層１０９がトランジスタのゲート絶縁体で
ある。デポジツトした酸化物又は燐珪酸塩上薬の
厚い層１１０が、アルミニウム線３３をワード線
３４から隔てる。ビツト線の寄生静電容量をＮ＋
セグメント線８７の寄生静電容量に較べて小さく
するのは、この層１１０の厚さである。32個のセ
ル毎に、金属線３３と基板１００内のＮ＋領域の
間に金属シリコン間接点（図に示してない）があ
つて、トランジスタ８８のドレインと接触する。
この接点は厚い絶縁体１１０及びフイールド・プ
レート１０３内の孔の所にある。然し、接点は、
セグメント線に対してだけあつて、セルには必要
がないことに注意されたい。従つて、ワード線３
４のピツチ及びビツト線３３のピツチは、接点で
はなく、セル・キヤパシタ及びトランジスタの形
によつて決定される。

ここで説明した実施例はダイナミツク読取／書
込みメモリであるが、この発明の特徴はROM又
はEPROMの様な読出専用メモリ並びに静止形
RAMの様なこの他の読取／書込みメモリにも適
用し得る。

この発明を実施例について説明したが、この説
明はこの発明を制約するものと解してはならな
い。以上の説明から、当業者には、この実施例の
種々の変更並びにこの発明のその他の実施例が容
易に考えられよう。従つて、特許請求の範囲は、
この発明の範囲内に含まれるこの様な全ての変更
又は実施例を包括するものであることを承知され
たい。

【図面の簡単な説明】

第１図はこの発明に従つて構成されたセンスア
ンプを、使うことのできる１メガビツト規模のダ
イナミツク・メモリ装置のブロツク図、第２図は
第１図のメモリ装置の一部分のブロツク図、第３
図は第２図の回路の一部分のブロツク図、第４図
は第３図の回路のマルチプレクサ、バツフア及び
列選択回路の回路図、第５図はこの発明によつて
構成されたセンスアンプ及びセル・アレーの回路
図、第６図は第１図から第５図の回路内の種々の
ノードに於ける電圧を時間に対して示す時間線
図、第７図はセグメント分割ビツト線を示すセ
ル・アレーの小さな一部分の拡大図、第８図は第
１図から第７図の装置にあるセル・アレーのごく
小さな一部分を著しく拡大した平面図で、２つの
メモリ・セルを示している。第９図は第８図の２
つのセルの回路図、第１０Ａ図から第１０Ｄ図は
第８図の装置を夫々線Ａ−Ａ及びＤ−Ｄで切つた
側面断面図である。 主な符号の説明、１０ａから１０ｄ…セル・ア
レーのブロツク、１２…アドレス入力ピン、３１
…制御回路、３３…ビツト線、３４…ワード線、
８７…セグメント線、８８…トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 半導体本体表面に形成されたメモリ・セルの
   アレイであつて、各セルが、複数の第１ラインの
   １つに接続されている１つのゲートを持つた１つ
   のアクセス・トランジスタと上記アクセス・トラ
   ンジスタのソース・ドレイン通路に結合された記
   憶ユニツトを有する上記メモリ・セルのアレイ
   と、 上記第１ラインと交差する複数の第２ラインで
   あつて、第２ラインの各ラインには複数のセグメ
   ントが接続され、かつ各セグメントには上記アク
   セス・トランジスタのソース・ドレイン通路が接
   続され、更に第２ラインは上記セグメントの１つ
   よりは長い上記第２ラインと、 を具備し、 上記セグメントは、上記表面に高濃度にドープ
   された領域によつて形成され、また第２のライン
   は、上記表面上に絶縁コーテイングによつて上記
   表面とは絶縁されて設けられた導線によつて形成
   されている半導体メモリ装置。 ２ 半導体本体表面に形成されたメモリ・セルの
   アレイであつて、各セルが、複数の第１ラインの
   １つに接続されている１つのゲートを持つた１つ
   のアクセス・トランジスタと上記アクセス・トラ
   ンジスタのソース・ドレイン通路に結合された記
   憶ユニツトを有する上記メモリ・セルのアレイ
   と、 上記第１ラインと交差する複数の第２ラインで
   あつて、第２ラインの各ラインには複数のセグメ
   ントが接続され、かつ各セグメントには上記アク
   セス・トランジスタのソース・ドレイン通路が接
   続され、更に第２ラインは上記セグメントの１つ
   よりは長い上記第２ラインと、 を具備し、 第２のラインは、上記セグメント上にそれと重
   畳的に絶縁コーテイングによつて上記セグメント
   とは絶縁されて設けられた導線によつて形成され
   ている半導体メモリ装置。