KR20000071473A - 반도체 메모리 장치 - Google Patents

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KR20000071473A
KR20000071473A KR1020000014936A KR20000014936A KR20000071473A KR 20000071473 A KR20000071473 A KR 20000071473A KR 1020000014936 A KR1020000014936 A KR 1020000014936A KR 20000014936 A KR20000014936 A KR 20000014936A KR 20000071473 A KR20000071473 A KR 20000071473A
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마쯔모또쇼이찌로
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다카노 야스아키
산요 덴키 가부시키가이샤
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Abstract

서브 어레이(32a)내의 1쌍의 비트선(l5a1, 15a2)을 감지 증폭기 밴드(35)내의 1쌍의 공통 비트선(151, 152)에 접속하기 위한 스위칭 트랜지스터(49,50)를, P 채널 감지 증폭기(25Pa)와 N 채널 감지 증폭기(25N)와의 사이에 배치한다. 이렇게 하면, 스위칭 트랜지스터(49, 50)가 낮은 임계값의 것을 사용하지 않고, 예를 들면, 논리 회로 영역에 사용한 NMOSFET와 동일한 임계값의 것을 사용할 수 있어, 그 만큼 좁은 동작 범위에서, 스위칭 트랜지스터(49, 50)를 확실하게 온/오프 시키는 수 있어, 그 만큼 구동 회로의 규모나 능력을 작게 억제할 수 있다. 그 결과, 반도체 메모리 장치의 면적의 축소를 실현할 수가 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 논리 회로와 함께 반도체 기판 상에 집적화하는 데 적합한 다이내믹 RAM(랜덤 액세스 메모리) 등의 반도체 메모리 장치에 관한 것이다.
종래부터, 마이크로 프로세서나 특정 용도의 집적 회로(ASIC) 등의 논리 회로 및 다이내믹 RAM(DRAM) 등은, 각각 그 집적도의 증가에 따라 고성능의 대규모 집적 회로(VLSI, ULSI 등)로서 생산된다. 그리고, 이들 집적 회로는 각각 개별의 칩으로서 생산되고, 퍼스널 컴퓨터 등의 시스템에 있어서는, 시스템 보드 상에서 외부 배선에 접속되어 있다.
그런데, 이러한 시스템에 있어서는, 컴퓨터의 연산 성능이 외부 배선의 기생 용량 및 저항 등에 의해 제한되기 때문에, 컴퓨터 성능의 또 다른 고성능화가 곤란한 것으로 되어 있다. 그 때문에 최근 상기 논리 회로와 DRAM 등을 동일한 반도체 기판 상에 형성하여 고성능화를 도모하는 것도 일부 행해지고 있다.
특히, 최근 논리 회로의 메탈 배선의 다층화가 진행되어, 6층, 혹은 7층이라고 하는 메탈 배선의 다층화도 시도되고 있다.
도 1a 및 1b∼도 3a 및 3b에, 2층의 메탈 배선으로 이루어지는 DRAM과 이 DRAM을 이용하는 논리 회로를 동일한 반도체 기판 상에 혼재한 종래의 반도체 메모리 장치의 제조 프로세스의 개요를 도시한다. 도 1a∼도 3a는 DRAM 영역의 부분 단면 구조를 도시한 것이며, 도 1b∼3b는 논리 회로 영역의 부분 단면 구조를 도시한 것이다.
우선, 도 1a 및 1b에 도시한 바와 같이, Si(실리콘) 기판(1) 상에 소자 분리용의 필드 산화막(2)을 형성한 후, 게이트 산화막(3),다결정 실리콘으로 이루어지는 트랜지스터의 게이트 전극(4), 워드선(게이트 배선)(4a), 이 상부를 덮는 실리콘 산화막(5), 및 확산층(6, 6a)을 형성한다. 그 위에 층간 절연막(217)을 CVD법에 의해 형성한 후, 포토레지스트 공정 및 드라이 에칭 공정에 의해 동일한 층간 절연막(217)의 일부를 캐패시터 형성를 위해 개구한다.
이어서, DRAM 영역에 대해서는 박막 퇴적, 포토레지스트 공정, 및 드라이 에칭 공정을 반복하는 것에 의해, 도 2a에 도시되는 메모리 셀 캐패시터의 축적 전극(201), 용량 절연막(202),셀 플레이트 전극(203)을 순차 형성한다. 그리고, 그 위에 논리 회로 영역도 포함시켜 층간 절연막(204)을 형성한다.
이어서, 동일하게 DRAM 영역에 대해서는, 도 3a에 도시한 바와 같이, 상기 배선과 층간 절연막을 교대로 퇴적, 가공하여 다결정 실리콘막과 텅스텐 폴리사이드막으로 이루어지는 비트선(206), 비트선(206)과 확산층(6a)을 연결하는 컨택트 홀(205)을 형성한다. 그 후, 논리 회로 영역도 포함시켜 그 상부를 덮도록 층간 절연막(207)을 형성한다.
이러한 DRAM 영역과 논리 회로 영역을 혼재한 반도체 메모리 장치에 있어서, 상술한 대로, 메모리 셀은 어드레스 선택용의 메모리 셀 트랜지스터와 데이터 기억용의 메모리 셀 캐패시터로 구성되어, 메모리 셀 캐패시터에 전하를 축적함으로써, 데이터 기억 동작을 행하기 때문에, 정상적으로 또한 고속으로 데이터 판독을 행하거나, 데이터 보유 시간을 길게 하기 위해서는, 기억 전하량을 크게 하는 것이 필요하다.
DRAM의 메모리 셀 캐패시터에 축적된 전하량은 메모리 셀에 기록되는 전압에 비례하며, "H" 데이터의 기록 전압은 이하와 같이 표현된다.
여기서,
α: 전원 전압의 공급원에서 메모리 셀까지의 기생 용량이나 저항에 의한 시정수에 의존하는 시간의 함수(α≤ 1)
β:백바이어스값에 의존하는 임계값 증가분
γ:기록 특성과 동작 사이클에 의존하는 계수(γ≤ l)
Vcc: 전원 전압
Vtn: 메모리 셀 트랜지스터의 임계값
따라서, 이러한 DRAM 에서는, 수학식1의 제2항 (Vtn+β)를 극히 작게 함으로써, 기록 전압을 크게할 수 있고, 그 때문에 일반적으로는 워드선의 전압을 전원 전압 Vcc보다도 높게 함으로써, 제2항에 의한 마이너스분을 상쇠하고 있다.
그런데, DRAM 영역과 논리 회로 영역을 혼재하는 경우, 산화막 형성 공정을 간략화하기 위해서, 도 1a 및 도 1b∼도 3a 및 도 3b에 도시한 바와 같이, 논리 회로 영역과 DRAM 영역과의 각각의 게이트 산화막(3)을 동일한 공정에서 형성하는 것이 바람직하고, 이 경우, 논리 회로 영역과 DRAM 영역과의 각각의 게이트 산화막(3)의 막 두께가 동일하게 된다. 그리고, 논리 회로 영역에서는, 고속성이 요구되므로 그 게이트 산화막(3)의 막 두께도 비교적 얇게 설정되어, 필연적으로 DRAM 영역의 게이트 산화막(3)도 얇게 된다. 그 결과, DRAM 영역의 게이트 산화막(3)의 신뢰성을 확보할 필요로 인하여, 워드선을 승압할 수 없게 되어, 기록 전압을 크게하는 것, 즉, 기억 전하량을 크게하는 것이 곤란하다고 하는 문제가 생긴다.
이러한 문제를 해결하는 방법으로서, 특개평10-134570호에는, 메모리 셀부의 트랜지스터가 통상보다도 낮은 임계값(약 0.6 V)의 것을 사용하는 것이 기재되어 있다. 이렇게 하면, 상기 수학식 1의 제2항을 작게 할 수가 있다.
이 종래예에 있어서는, 소위 공유 감지 증폭기 방식이 채용되어 있고, 감지 증폭기는 그 양측에 배치된 스위칭 트랜지스터를 통해 다시 양측에 배치된 비트선쌍에 접속되어 있다. 따라서, 메모리 셀 캐패시터에는, 스위칭 트랜지스터와 메모리 셀 트랜지스터를 통해 기록 전압이 인가된다. 이러한 회로 구성에 있어서는, 메모리 셀 캐패시터에 인가되는 전압은, 스위칭 트랜지스터와 메모리 셀 트랜지스터와의 쌍방의 임계값에 의존하여, 양 트랜지스터중, 큰 임계값을 갖는 트랜지스터의 임계값 만큼 저하하여 버린다. 따라서, 메모리 셀 트랜지스터에 저임계값의 것을 사용한 경우, 스위칭 트랜지스터의 임계값도 동일하게 낮은 임계값의 것을 사용할 필요가 있다.
그러나, 스위칭 트랜지스터의 임계값을 낮게 하면, 트랜지스터를 확실하게 오프시키기 위한 전압으로서 마이너스 전압 Vbb를 사용할 필요가 있어, 그 결과, 넓은 동작 범위에서 구동하는 회로가 필요해, 레이아웃 면적이 증대하는 문제가 생기고, 또한 Vbb 발생 회로의 부하가 증가하여 회로 규모가 증대함과 함께 소비 전류가 증대하는 문제가 생긴다.
본 발명의 목적은 메모리 셀 캐패시터의 기록 전압을 크게한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 하나의 특징에 따르면, 반도체 메모리 장치는, 메모리 셀 트랜지스터를 포함하는 메모리 서브 어레이로부터 연장되는 비트선과 제1의 감지 증폭기를 접속하기 위한 제1의 스위칭 트랜지스터를, 감지 증폭기의 입력측보다도 상기 메모리 서브 어드레스와는 반대측에 배치한다.
이 경우에 있어서, 반도체 메모리 장치는 또한 상기 제1의 감지 증폭기가, 제1의 P 채널 감지 증폭기와 N 채널 감지 증폭기를 포함하고, 상기 제1의 스위칭 트랜지스터는, 상기 제1의 P 채널 감지 증폭기와 N 채널 감지 증폭기(25 N)와의 사이에 배치되어, 양자의 분리 및 접속을 행한다.
본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는, 제1의 공통 비트선과, 제2의 공통 비트선과, N 채널 감지 증폭기와, 제1의 비트선과, 제2의 비트선과, 제1의 P 채널 감지 증폭기와, 제1의 스위칭 트랜지스터와, 제2의 스위칭 트랜지스터, 제3의 비트선, 제4의 비트선, 제2의 P 채널 감지 증폭기와, 제3의 스위칭 트랜지스터, 제4의 스위칭 트랜지스터와, 워드선과, 메모리 셀 캐패시터와, 메모리 셀 트랜지스터를 구비한다. 제2의 공통 비트선은 제1의 공통 비트선과 상보적이다. N 채널 감지 증폭기는 제1 및 제2의 공통 비트선 사이에 접속된다. 제2의 비트선은 제l의 비트선과 상보적이다. 제1의 P 채널 감지 증폭기는 제1 및 제2의 비트선 사이에 접속된다. 제1의 스위칭 트랜지스터는 제1의 공통 비트선과 제1의 비트선과의 사이에 접속된다. 제2의 스위칭 트랜지스터는 제2의 공통 비트선과 제2의 비트선과의 사이에 접속된다. 제4의 비트선은 제3의 비트선과 상보적이다. 제2의 P 채널 감지 증폭기는 제3 및 제4의 비트선 사이에 접속된다. 제3의 스위칭 트랜지스터는 제l의 공통 비트선과 제3의 비트선과의 사이에 접속된다. 제4의 스위칭 트랜지스터는 제2의 공통 비트선과 제4의 비트선과의 사이에 접속된다. 메모리 셀 트랜지스터는 제1의 비트선과 메모리 셀 캐패시터와의 사이에 접속되어, 워드선에 접속된 게이트를 갖는다.
이 반도체 메모리 장치에 있어서는, 제1의 P 채널 감지 증폭기가 제1 또는 제2의 스위칭 트랜지스터를 통하는 일없이 직접 제1 또는 제2의 비트선의 전압을 전원 전압으로 증폭한다. 그 때문에, 메모리 셀 캐패시터의 기록 전압이 커져, 메모리 셀의 기억 용량이 커진다.
바람직하게는, 상기 메모리 셀 트랜지스터는 제1의 스위칭 트랜지스터의 임계값보다도 낮은 임계값을 갖는다. 따라서, 메모리 셀의 기억 용량이 더욱 커진다.
바람직하게는, 상기 반도체 메모리 장치는 또한 전원 노드와 제1의 P 채널 감지 증폭기와의 사이에 접속된 N 채널 구동 트랜지스터를 구비한다. 따라서, 제1의 P 채널 감지 증폭기는 전원 전압보다도 N 채널 구동 트랜지스터의 임계값 전압만큼 낮은 전압을 제1또는 제2의 비트선에 인가할 수가 있다.
본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는, 반도체 기판과, 반도체 기판상에 형성된 다이내믹 랜덤 액세스 메모리와, 반도체 기판상에 형성되며, 다이내믹 랜덤 액세스 메모리를 제어하기 위한 논리 회로를 구비한다. 다이내믹 랜덤 액세스 메모리중의 메모리 셀 캐패시터는, 논리 회로를 구성하는 트랜지스터의 게이트 절연막과 거의 동일한 두께의 용량 절연막을 갖는다. 따라서, 메모리 셀 캐패시터의 용량 절연막과, 논리 회로를 구성하는 트랜지스터의 게이트 절연막을 동일한 공정에서 형성할 수가 있다.
바람직하게는, 상기 메모리 셀 캐패시터는 접지된 셀 플레이트 전극을 갖는다. 따라서, 셀 플레이트 전압을 발생하기 위한 회로를 설치하는 필요가 없다.
본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는, 전원선과, 접지선과, 복수의 메모리 셀 어레이를 구비한다. 메모리 셀 어레이 각각은, 복수의 비트선쌍을 포함하는 서브 어레이와, 서브 어레이에 인접하는 감지 증폭기 밴드를 포함한다. 감지 증폭기 밴드는, 복수의 P 채널 감지 증폭기와, 복수의 전원 구동 트랜지스터와, 복수의 N 채널 감지 증폭기와, 복수의 접지 구동 트랜지스터를 포함한다. 복수의 P 채널 감지 증폭기는 복수의 비트선쌍에 각각 접속된다. 복수의 전원 구동 트랜지스터는 복수의 P 채널 감지 증폭기에 대응하여 설치된다. 전원 구동 트랜지스터 각각은 전원선과 대응하는 P 채널 감지 증폭기와의 사이에 접속된다. 복수의 N 채널 감지 증폭기는 복수의 비트선 쌍에 각각 접속된다. 복수의 접지 구동 트랜지스터는 복수의 N 채널 감지 증폭기에 대응하여 설치된다. 접지 구동 트랜지스터 각각은 접지선과 대응하는 N 채널 감지 증폭기와의 사이에 접속된다.
이 반도체 메모리 장치에 있어서는, 동일 구성의 메모리 셀 어레이를 반복하여 설계하는 것만으로, 용이하게 기억 용량을 크게할 수 있다.
본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는, 워드선에 대응하는 선택 신호선에 접속되어, 상기 선택 신호선의 전압을 상기 워드선에 각각 공급하는 워드선 드라이버와, 로우 신호에 응답하여 상기 워드선 드라이버를 선택적으로 활성화하는 로우 어드레스 검출 회로와, 상기 로우 어드레스 신호에 응답하여 접지 전압 또는 마이너스 전압을 상기 선택 신호선에 선택적으로 공급하는 제어 회로를 구비한다.
본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는, 복수의 워드선 드라이버와, 로우 어드레스 검출 회로와, 제어 회로를 구비한다. 워드선 드라이버의 각각은, 복수 워드선 및 복수 워드선에 대응하는 복수의 선택 신호선에 접속되어, 복수의 선택 신호선의 전압을 복수의 워드선에 각각 공급한다. 로우 어드레스 검출 회로는 로우 어드레스 신호에 응답하여 복수의 워드선 드라이버를 선택적으로 활성화한다. 제어 회로는 로우 어드레스 신호에 응답하여 접지 전압 또는 마이너스 전압을 복수의 선택 신호선에 선택적으로 공급한다.
이 반도체 메모리 장치에 있어서는, 제어 회로로부터 워드선 드라이버에 접지 전압 또는 마이너스 전압이 공급되고, 워드선은 접지 전압 또는 마이너스 전압으로 구동된다. 그 때문에, 마이너스 전압을 발생하기 위한 회로의 소비 전력을 작게 할 수가 있다.
도 1a 및 1b∼도 3a 및 3b는 종래의 반도체 메모리 장치의 제조 프로세스를 도시하는 단면도.
도 4a는 본 발명의 실시 형태에 의한 반도체 메모리 장치의 레이아웃을 도시하는 평면도.
도 4b는 도 4a에 도시된 반도체 메모리 장치의 부분 평면도.
도 5는 도 4a에 도시된 반도체 메모리 장치의 회로 구성을 도시하는 블럭도.
도 6은 도 5에 도시된 서브 어레이의 레이아웃을 도시하는 부분 평면도.
도 7a 및 7b∼도 9a 및 9b는 도 4a에 도시된 반도체 메모리 장치의 제조 프로세스를 도시하는 단면도.
도 10은 도 5에 도시된 서브 어레이의 회로도.
도 11은 도 5에 도시된 감지 증폭기 밴드의 회로도.
도 12는 도 5에 도시된 로우 디코더의 블럭도.
도 13은 로우 어드레스 검출 회로 및 워드선 선택 회로의 구체적인 회로도.
도 14는 도 13에 도시된 워드선 드라이버 및 논리 회로에의 마이너스 전압의 공급을 도시하는 블럭도.
도 15는 도 13에 도시된 제1의 로우 어드레스 검출 회로 및 워드선 선택 회로와 치환 가능한 용장 회로의 회로도.
도 l6은 도 12에 도시된 제2의 로우 어드레스 검출 회로 및 제어 회로의 회로도.
도 17은 도 16에 도시된 제어 회로의 동작을 도시하는 타이밍도.
도 18은 도 16중의 제어 회로 유닛의 다른 예를 도시하는 회로도.
도 19는 도 4a에 도시된 반도체 메모리 장치의 웰 배치를 도시하는 평면도.
도 20은 도 4a에 도시된 반도체 메모리 장치의 타이밍도.
도 2la∼21c는 도 10에 도시된 메모리 셀의 전위 상태를 도시하는 회로도.
<도면의 주요 부분에 대한 설명>
31: 반도체 메모리 장치
32: 서브 어레이
33: 메모리 셀 어레이
34: 컬럼 디코더
35: 감지 증폭기 밴드
36: 복수의 로컬 전원선
37: 복수의 로컬 접지선
38: 메인 증폭기·I/O계
39: DRAM 제어 회로
40: Vbb 발생 회로
41: Vblp 발생 회로
42: 로우 디코더
Vss: 글로벌 접지선
Vcc: 글로벌 전원선
MA00-MAxy: 복수의 메모리 셀 어레이
본 발명을 구체화한 반도체 메모리 장치를 도면에 기초하여 설명한다. 도면 중 동일 또는 상당 부분에는 동일 부호를 붙여 그 설명은 반복하지 않는다.
도 4a는 본 발명의 실시의 형태에 의한 반도체 메모리 장치(31)의 레이아웃을 도시하는 평면도이다. 도 4a를 참조하면, 반도체 메모리 장치(31)는, 글로벌 전원선 Vcc과, 복수의 로컬 전원선(36)과, 글로벌 접지선 Vss와, 복수의 로컬 접지선(37)과, 복수의 메모리 셀 어레이 MA00-MAxy를 구비한다.
글로벌 전원선 Vcc 및 글로벌 접지선 Vss는 알루미늄 합금으로 이루어져, 반도체 칩의 양끝에 배치된다. 로컬 전원선(36)도 또 알루미늄 합금으로 이루어져, 글로벌 전원선 Vcc에 직교하여 또한 접속된다. 로컬 접지선(37)도 또 알루미늄 합금으로 이루어져, 글로벌 접지선 Vss에 직교하여 또한 접속된다. 로컬 전원선(36)및 로컬 접지선(37)은 교대로 배치된다. 메모리 셀 어레이 MA00-MAxy는 매트릭스로 배치된다. 메모리 셀 어레이 MA00-MAxy의 각각은, 2개의 서브 어레이(32)와, 감지 증폭기 밴드(35)를 포함한다. 감지 증폭기 밴드(35)는 메모리 셀 어레이의 중앙에 배치되어, 서브 어레이(32)는 감지 증폭기 밴드(35)의 양측에 인접하여 배치된다.
도 4b의 반도체 메모리 장치(31)에 있어서는, 2개의 메모리 셀 어레이(33)만이 도시되고, 따라서 4개의 서브 어레이(32)만이 도시된다. 각 서브 어레이(32)는, 예를 들면 64K 비트의 기억 용량을 갖는다.
메모리 셀 어레이(33 및 33)의 사이에는, 컬럼 디코더(34)가 배치되어 있다. 감지 증폭기 밴드(35)는 공유 감지 방식에 의해 구성되어, 감지 증폭기 밴드(35)를 중심으로 하여 좌우에 비트선쌍이 설치되고, 좌우 어느 하나의 비트선쌍에 각 서브 어레이(32)가 선택적으로 접속된다. 감지 증폭기 밴드(35)는 후술하지만 감지 증폭기, 프리차지 회로, 입출력(I/0)선을 포함한다.
로컬 전원선(36)및 로컬 접지선(37)은 메모리 셀 어레이(33)상에 층간 절연막을 통해 형성되어, 그 층간 절연막의 소정 위치에 형성된 컨택트 홀을 통해 글로벌 전원선 Vcc 및 글로벌 접지선 Vss에 각각 접속된다. 또한, 로컬 전원선(36)및 로컬 접지선(37)은 한정된 레이아웃 면적 상에 복수개 설치될 필요가 있기 때문에, 글로벌 전원급선 Vcc 및 글로벌 접지선 Vss의 폭보다도 가는 폭을 갖는다.
도 5는 반도체 메모리 장치(31)의 제어 블록도를 보이고 있다. 또, 여기서는 설명의 편의상, 1개의 메모리 셀 어레이(33)만을 보이고 있다. 로컬 전원선(36)및 로컬 접지선(37)으로부터 각각 공급된 전원 전압 Vcc 및 접지 전압 Vss는, 컬럼 디코더(34), 메인 증폭기·I/O 계(38), DRAM 제어 회로(39), Vbb 발생 회로(40), Vblp 발생 회로(41) 및 로우 디코더(42)에 공급된다.
Vbb 발생 회로(40)는 링오실레이터 등의 발진 회로와 그 발진 펄스에 의해 마이너스의 전압을 형성하는 차지 펌프 회로로 구성되어, 전압 Vcc, Vss를 받아, 기지의 기판 백바이어스 전압 Vbb를 발생한다. 본 실시 형태의 Vbb 발생 회로(40)는 접지 전압 Vss를 받고, 이 접지 전압 Vss에서 메모리 셀 트랜지스터의 임계값 전압 Vtn (약 0.4∼0.5 V)만큼 낮은 마이너스 전압 Vbb를 생성하고 있다.
Vblp 발생 회로(4l)는 비트선의 프리차지 전압 Vblp을 생성한다. 이 Vblp 발생 회로(41)는 기본적으로는 N 채널형 MOSFET의 소스 폴로워 회로로 구성되어, 전원 전압 Vcc을 MOSFET 의 임계값 전압만큼 레벨 시프트한 전압을 형성하여, 그것을 1/2에 분압한 전압(하프 프리차지 전압)을 발생시킨다.
또, 본 실시 형태에 있어서는, 셀 플레이트 전압 Vcp으로서 접지 전압 Vss를 사용하고 있지만, 하프 프리차지 전압을 사용함으로써, 캐패시터의 용량 절연막의 내압 특성을 더욱 향상시킬 수 있다. 단, 이 경우, VbIp 발생 회로(41)로부터의 하프 프리차지 전압을 사용하지 않고, Vblp 발생 회로(41)와는 독립한 회로를 설치하는 것이 바람직하다.
Vbb 발생 회로(40)에서 형성된 마이너스 전압 Vbb는 로우 디코더(42)에 공급된다. 프리차지 전압 Vblp은, 후술하는 프리차지 회로에 프리차지 신호로서 공급되어, 셀 플레이트 전압 Vcp은 메모리 셀 캐패시터에 공급된다.
도 6은 서브 어레이(32)의 메모리 셀 구조를 도시하는 주요부 평면도이다. 동도에 있어서, P형 반도체 기판(실리콘 기판)또는 P형 웰 영역의 일주면에, 복수의 N형의 반도체 영역(l1)( 소스/ 드레인)이 직사각형 형태로 형성되어 있다. 이 반도체 영역(11)은 컬럼 방향으로 연장하여, 양끝이 정렬되어 배치된다. 복수의 반도체 영역(11)의 양끝에 중첩되도록 하여, 반도체 기판의 일주면에 홈(12)이 형성되어 있다. 셀 플레이트 전극(13)은, 다결정 실리콘으로 이루어져, 도시하지 않은 용량 절연막을 통해, 홈(12)에 중첩되도록 로우 방향으로 연속하여 반도체 기판상에 형성되어 있다. 이에 따라, 홈(12)내에는, 반도체 영역(11) 및 셀 플레이트 전극(13)의 사이에 전하를 보유하는 트렌치형 메모리 셀 캐패시터가 형성된다.
게이트 전극(14)은 셀 플레이트 전극(13)의 사이에, 각각 2 개씩 소정의 거리를 두고, 반도체 영역(11)과 교차하도록 하여 배치된다. 이 게이트 전극(14)은, 2 열 단위로 독립하여, 셀 플레이트 전극(l3)과 동일층에 동일 공정에서 형성된다. 또한, 게이트 전극(14)의 아래의 게이트 절연막도 셀 플레이트 전극(13)의 아래의 용량 절연막과 동일층에 동일 공정에서 형성되어 있다. 게다가, 게이트 전극(l4)및 그 아래의 게이트 절연막은, 종래와 마찬가지로, 논리 회로 영역의 MOS 형 FET의 게이트 전극 및 게이트 절연막(도 1a 및 1b 에서의 게이트 전극(4)과 게이트 산화막(3))과 동일층에 동일 공정에서 형성되므로, 셀 플레이트 전극(13),게이트 전극(14) 및 논리 회로 영역의 FET의 게이트 전극은 전부 동일층에 동일 공정에서 형성되고, 각각의 전극의 아래의 절연막도 동일층에 동일 공정에서 형성됨과 함께, 그 막 두께도 같다. 따라서, 제조 공정을 간략화할 수가 있고, 또한, 다층화하는 층의 수가 적어져, 비용을 저감할 수 있음과 함께 제조 TAT (Turn Around Time)를 단축할 수가 있다.
비트선(15)은, 예를 들면 알루미늄으로 이루어져, 각 반도체 영역(11)에 따라서 컬럼 방향으로 연장하여, 게이트 전극(14)상에 절연막을 통해 배치된다. 이 비트선(l5)은 게이트 전극(14)의 사이에서 컨택트 홀(l6)을 통해서 반도체 영역(11)에 전기적으로 접속된다.
비트선(15)이 접속되는 반도체 영역(11)은, 게이트 전극(14)에 의해서 트렌치 캐패시터로부터 분단된 아일랜드 형상의 영역이고, 전기적으로 독립하여 드레인 영역을 구성한다. 중간 배선(17, 18)은 비트선(15)의 사이에서 게이트 전극(l4)에 중첩되어, 컬럼 방향으로 연장하여 배치된다. 한편의 중간 배선(17)은 플레이트 전극(l3)상까지 연장하도록 형성되고, 다른쪽의 중간 배선(18)은 게이트 전극(14)의 단부에서 약간 돌출되어 나오는 정도로 짧게 형성된다. 이 중간 배선(17, 18)은 비트선(l5)과 동일층에 동일 공정에서 형성되고, 컨택트 홀(19, 20)을 통해서 각각 게이트 전극(14)에 전기적으로 접속된다.
워드선(21)은, 예를 들면 알루미늄으로 이루어져, 비트선(15)과 교차하는 방향으로 연장하여, 비트선(l5) 및 중간 배선(17)상에 절연막을 통해 배치된다. 이 워드선(21)은 셀 플레이트 전극(l3) 상 및 게이트 전극(l4) 상에 배치되어, 셀 플레이트 전극(13) 상에서 컨택트 홀(22)을 통해서 중간 배선(17)에 전기적으로 접속되어, 게이트 전극(14) 상으로 컨택트홀(23)을 통해서 중간 배선(18)에 전기적으로 접속된다. 따라서, 각 워드선(21)은 중간 배선(l8, 19)을 통해 게이트 전극(14)에 접속되어, 각 게이트 전극(14)에 선택 신호를 인가한다.
또, 로컬 전원선(36) 및 로컬 접지선(37)은 이 워드선(21)의 위에 절연막을 통해 배치되어 있다.
여기서, 워드선(21)은 동일 행에 배치되는 게이트 전극(14)에 대하여 하나 걸러 접속된다. 즉, 4n열(n은 정수)및 4n + 1열에 대응하여 배치되는 게이트 전극(14)이 4n + 1행 및 4n + 2행에 배치되는 워드선(2l)에 각각 공통으로 접속되어, 4n + 2열 및 4n + 3열에 대응하여 배치되는 게이트 전극(14)이 4n 행 및 4n + 3행에 배치되는 워드선(2l)에 각각 공통으로 접속된다. 이에 따라, 각 워드선(21)은, 로우 방향으로 서로 인접하는 2개의 메모리 셀 트랜지스터를 1조로 하여, 각 행마다 각각 l조 걸러서 선택하고 활성화할 수 있다. 이상과 같은 메모리 셀에서는, 게이트 전극(14)이 상호 분리되어 있는 열를 결합하도록 하여 감지 증폭기에 접속된다.
상술한 바와 같이 반도체 메모리 장치에 있어서는 DRAM 회로와 이것을 제어하기 위한 논리 회로가 동일 실리콘 기판 상에 형성되어 있다. 도 7a 및 7b∼도 9a 및 9b는 이 반도체 메모리 장치의 제조 공정의 일부를 도시하는 단면도이다. 도 7a에 도시된 바와 같이 실리콘 기판(1)의 DRAM 영역에는 홈(12)이 형성되고, 다시 N형 웰(1a) 및 P형 웰(1b)이 형성되어 있다. 홈(12)내에는 축적 전극(201)이 형성된다. 도 7a 및 7b에 도시된 바와 같이, 소자 영역 이외의 영역에는 소자 분리용의 필드 산화막(2)이 형성된다.
이어서, 도 8a 및 8b에 도시된 바와 같이, 축적 전극(201)상에 용량 절연막(202)이 형성되고, 이것과 동시에, 메모리 셀 트랜지스터의 게이트 산화막(3) 및 논리 회로를 구성하는 트랜지스터의 게이트 산화막(3)이 형성된다. 이어서, 용량 절연막(202) 상에 셀 플레이트 전극(13)이 형성되고, 이것과 동시에, 메모리 셀 트랜지스터의 게이트 전극(14) 및 논리 회로를 구성하는 트랜지스터의 게이트 전극(14)이 형성된다.
이어서, 도 9a 및 9b에 도시된 바와 같이, DRAM 영역 및 논리 회로 영역 전체에 층간 절연막(204)이 형성된다. 이어서, 층간 절연막(204)의 소정 위치에 컨택트 홀(10, 218)이 형성되고, 다시 비트선(15) 및 배선(219)이 형성된다. 그리고, DRAM 영역 및 논리 회로 영역 전체에 층간 절연막(207)이 형성된다.
상기한 바와 같이 메모리 셀 캐패시터의 용량 절연막(202) 및 논리 회로를 구성하는 트랜지스터의 게이트 산화막(3)은 동일 공정에서 형성되기 때문에, 거의 동일 두께가 된다. 또한, 메모리 셀 캐패시터의 셀 플레이트 전극(13)은 접지선(37)에 접속된다. 따라서, 셀 플레이트 전압을 공급하기 위해서 VbIp 발생 회로(41)같은 회로를 설치할 필요가 없다.
도 10은 DRAM의 회로도를 보이고 있다. 동도에 있어서, 각각이 메모리 셀 트랜지스터 MT 및 메모리 셀 캐패시터 MC로 이루어지는 복수의 메모리 셀이 행렬에 배치된다. 메모리 셀 트랜지스터 MT는, 게이트 전극(14)과, 이 게이트 전극(14)에 의해서 분단된 반도체 영역(1l)으로 구성된다.
또한, 각 메모리 셀 트랜지스터 MT의 임계값은 논리 회로 영역의 NMOSFET의 임계값(0.7 V)보다도 낮은 값(약 0.4∼0.5 V)로 설정되어 있다. 따라서, 상기 수학식1의 제2항이 작아져, 기억 용량을 늘릴 수 있다.
또, 본 실시 형태에서는 비트선의 기생 용량 CB와 메모리 셀 캐패시터의 용량 CS와의 비(CB/CS)를 5∼15에 유지하여, 메모리 액세스시의 데이터 판독 전압을 확보하기 위해서, 상호 상보적인 한쌍의 비트선(15, 15)에 접속되는 메모리 셀 트랜지스터 MT의 수를, 250개 미만으로 하고 있다.
메모리 셀 캐패시터 MC는, 홈(l2)내에 형성된 축적 전극(201)과, 이 축적 전극(201)을 덮는 셀 플레이트 전극(13)으로 구성되고, 반도체 영역(11)을 공유함으로써 각 메모리 셀 트랜지스터 MT의 소스에 접속된다.
비트선(15)은 메모리 셀 트랜지스터 MT의 각 열에 대응하도록 배치되어, 각 열마다 메모리 셀 트랜지스터 MT의 드레인이 접속된다. 워드선(21)은 메모리 셀 트랜지스터 MT의 각 행에 대하여 2 개씩 배치되어, 연속하는 2 열의 메모리 셀 트랜지스터 MT의 게이트가 각각 중간 배선(l7, 18)을 통해 어느 한편에 접속된다. 즉, 2개씩 배치되는 워드선(21)의 한편에는 4n 열 및 4n + 1 열에 배치되는 메모리 셀 트랜지스터 MT의 게이트가 중간 배선(17)을 통해 접속되고, 다른쪽에는, 4n + 2 열 및 4n + 3 열에 배치되는 메모리 셀 트랜지스터 MT의 게이트가 중간 배선(l8)을 통해 접속된다.
도 11은 메모리 셀 어레이(33)의 주요부 회로도를 보이고 있다. 상술한 대로, 메모리 셀 어레이(33)는 상호 상보적인 2개의 서브 어레이(32)(32a, 32b)와 그 사이에 설치된 공유 감지 방식의 감지 증폭기 밴드(35)로 구성된다. 서브 어레이(32a 및 32b)의 각각은 복수의 비트선쌍을 포함한다. 감지 증폭기 밴드(35)는 1쌍의 비트선(15al, 15a2)마다 설치된 P 채널 감지 증폭기(25Pa), 1쌍의 비트선(15bl, 15b2)마다 설치된 P 채널 감지 증폭기(25Pb), 2쌍의 비트선(15al, 15a2, 15bl, 15b2)에 공통으로 설치된 N 채널 감지 증폭기(25N)과, 프리차지 회로(43)와, 로컬 입출력선 SubI/O와, 비트선 상의 데이터를 입출력선쌍 Subl/O에 전송하기 위한 스위치 회로(44)로 구성된다.
1개의 P 채널 감지 증폭기(25Pa 또는 25Pb)와 1개의 N 채널 감지 증폭기(25N)에 의해서, 도 10에 있어서의 1개의 감지 증폭기(25)가 구성된다. 각 P 채널 감지 증폭기(25Pa)는 게이트와 드레인이 교차 접속되어 래치 형태로 된 P 채널형 MOSFET(이하, PMOSFET라고 한다)(45, 46)으로 이루어진다.각 P 채널 감지 증폭기(25Pb)는 게이트와 드레인이 교차 접속되어 래치 형태로 된 PMOSFET(60, 61) 로 이루어진다. 각 N 채널 감지 증폭기(25N)는 게이트와 드레인이 교차 접속되어 래치 형태로 된 N 채널형 MOSFET(이하 , NMOSFET라고 한다)(47, 48)로 구성된다.
한편의 서브 어레이(32a)로부터 연장되는 1쌍의 비트선(15al, 15a2)는 스위칭 트랜지스터(NMOSFET)(49, 50)를 통해 1쌍의 공통 비트선(151, 152)에 접속된다. 또 다른 한쪽의 서브 어레이(32b)로부터 연장되는 1쌍의 비트선(l5bl, 15b2)는 스위칭 트랜지스터(NMOSFET)(58, 59)를 통해 1쌍의 공통 비트선(151, 152)에 접속된다. N 채널 감지 증폭기(25N)은 공통 비트선(l51 및 152)사이에 접속된다.
스위칭 트랜지스터(49, 50)의 게이트는 서브 어레이 선택 신호선 SBSR에 공통 접속된다. 본 실시 형태에서는, 스위칭 트랜지스터(49, 50)는, 메모리 셀 트랜지스터 MT와 같이 낮은 임계값의 것을 사용하지 않고, 논리 회로 영역에 사용한 NMOSFET와 동일한 임계값의 것을 사용하고 있기 때문에, SBSR의 전압 진폭 범위를 Vss∼Vcc로 할 수 있다.
스위칭 트랜지스터(49, 50)는 P 채널 감지 증폭기(25Pa)보다도 서브 어레이(32a)와 반대측에 위치한다. PMOSFET(45, 46)의 각 소스는, 구동 트랜지스터(NMOSFET)(51)를 통해 로컬 전원선(36)에 접속된다. 1개의 로컬 전원선(36)에는 4개의 P 채널 감지 증폭기(25Pa)가 공통 접속된다. 구동 트랜지스터(51)의 각 게이트는 활성화 신호선 VSPL에 공통 접속된다.
본 실시 형태에서는, 구동 트랜지스터(51)는 메모리 셀 트랜지스터 MT와 동일 공정에서 형성되고, 동일한 저 임계값으로 설정되어 있다. 따라서, 전원 전압 Vcc으로부터 구동 트랜지스터(51)의 임계값 만큼 레벨 시프트한 전압을 서브 어레이(32a)의 비트선(15al, 15a2)에 공급할 수가 있어, 워드선(21)에 연결되는 게이트 전극(14)과 비트선(l5al, 15a2)와의 사이의 최대 전위차를 완화할 수 있고, 메모리 셀 트랜지스터 MT의 게이트 절연막의 내압을 확보하여 신뢰성을 향상시킬 수 있음과 함께, 높은쪽의 비트선의 전압이 전원 전압 Vcc보다도 메모리 셀 트랜지스터의 임계값 만큼 낮게 되기 때문에, 리스토어 전압이 저하하여, 소비 전력을 저감할 수가 있다.
게다가, 구동 트랜지스터(51)를 사용하여 전압 강하를 행함으로써, 활성화 신호선 VSPL의 전압 진폭 범위를 Vbb∼Vcc이 아니라, Vss∼Vcc로 할 수 있어, 부바이어스 제어해야 할 신호군을 워드선(21)만으로 할 수가 있다. 그 결과, 별도 구동 트랜지스터(51)에 대한 부바이어스 제어 회로가 불필요하게 됨과 동시에 소비 전력도 저감할 수가 있다. 활성화 신호선 VSPL에는, 도 5에 도시한 DRAM 제어 회로(39)로부터 전원 전압 Vcc 및 접지 전압 Vss가 교대로 공급된다.
NMOSFET(47,48)의 각 소스는, 구동 트랜지스터(NMOSFET)(52)를 통해 로컬 접지선(37)에 접속된다. 1개의 로컬 접지선(37)에는, 1개의 로컬 전원선(36)에 접속되어 있는 4개의 P 채널 감지 증폭기(25Pa)에 대응하는 4개의 N 채널 감지 증폭기(25N)이 공통 접속된다. 구동 트랜지스터(52)의 각 게이트는, 활성화 신호선 VSN에 공통 접속된다. 즉, 활성화 신호선 VSPL, VSN에 의해, 구동 트랜지스터(51, 52)가 온 상태가 되어, 감지 증폭기(25)의 동작에 필요한 전압이 공급된다.
프리차지 회로(43)는, PMOSFET(45, 46)과 NMOSFET(47,48)와의 사이에 설치되고, 1쌍의 공통 비트선(151, 152)을 단락시키는 NMOSFET(53)와, 비트선(151, 152)에 프리차지 전압 Vblp을 공급하기 위한 NMOSFET(54, 55)로 구성된다. NMOSFET(53∼55)에는 회로 활성화 신호 SBS(본 실시 형태에서는 전원 전압 Vcc)이 공급된다.
스위치 회로(44)는, NMOSFET(56, 57)로 구성되어, 컬럼 선택 신호 GYS에 따라서 스위칭 제어된다. 본 실시 형태에서는, l개의 컬럼 선택 신호 GYS에 의해 4쌍의 비트선을 선택할 수 있도록 하고 있지만, 2쌍, 8쌍, 또는 그 이상이더라도 좋다. 각 비트선쌍의 데이터는 이 스위치 회로(44)를 통해 입출력선 SubI/0에 접속된다.
스위칭 트랜지스터(58, 59)의 각 게이트는 서브 어레이 선택 신호선 SBSL에 공통 접속된다. PMOSFET(60, 61)의 각 소스는 구동 트랜지스터(NMOSFET)(62)를 통해 로컬 전원선(36)에 공통 접속된다. 1개의 로컬 전원선(36)에는 4개의 P 채널 감지 증폭기(25Pb)가 공통 접속된다. 구동 트랜지스터(62)의 각 게이트는 활성화 신호선 VSPR에 공통 접속된다. 또, 구동 트랜지스터(62)도 구동 트랜지스터(51)와 마찬가지로, 메모리 셀 트랜지스터 MT와 동일 공정에서 동일한 저임계값으로 설정되어 있기 때문에, 서브 어레이 선택 신호선 SBSL의 전압 진폭 범위를 Vss∼Vcc로 할 수 있다.
도 12는 워드선 선택을 행하는 로우 디코더(42)의 블럭도를 보이고 있다. 로우 디코더(42)는, 제1의 로우 어드레스 검출 회로(63)와, 제2의 로우 어드레스 검출 회로(64)와, 워드선 선택 회로(65)와, 제어 회로(66)로 구성되어 있다. 이 로우 디코더(42)에 의해, 제1의 로우 어드레스 검출 회로(63)에서 선택된 4개의 워드선 어드레스에서 최종적으로 1개가 선택된다.
도 13은 제1의 로우 어드레스 검출 회로(63) 및 워드선 선택 회로부(65)의 구체적 회로도를 보이고 있다. 제 l의 로우 어드레스 검출 회로(63)는, 로우 어드레스를 입력 신호로 하는 종단 접속 3단의 NMOSFET(67a∼67c)로 구성된다. 워드선 선택 회로(65)는 논리 회로(69)와 워드선 드라이버(70)로 구성된다.
논리 회로(69)는 로우 디코더를 비활성 상태로 할 때에 프리차지하기 위한 신호 공급선(/RDP)에 그 게이트가 접속된 PMOSFET(71)와, 게이트와 드레인이 교차 접속되어 래치 형태로 된 NMOSFET(72, 73)와, 그 드레인이 NMOSFET(73)의 드레인에 접속되고, 게이트가 제1의 로우 어드레스 검출 회로(63)의 출력 단자에 접속된 PMOSFET(74)와, NMOSFET(72)의 드레인과 PMOSFET(74)의 게이트와의 사이에 접속된 PMOSFET(75)와, 게이트가 NMOSFET(73)의 드레인에 접속되고, 드레인이 PMOSFET(74)의 게이트에 접속된 PMOSFET(76)로 구성되어 있다. 그리고, 각 PMOSFET(71, 74, 76)의 소스에는 전원 전압 Vcc이 인가되고, PMOSFET(75)의 게이트에는 접지 전압 Vss가 인가되고, NMOSFET(72, 73)의 소스에는 마이너스 전압 Vbb가 인가된다.
상기 논리 회로(69)의 구성에 따르면, 게이트가 접지 전압 Vss에 접속된 PMOSFET(75)가 소스 전위 변환의 역할과 PMOSFET74를 적극적으로 차단시키는 역할을 담당하고 있다. 그 결과, 인버터 등의 논리 소자를 사용하지 않고 원하는 동작을 실현할 수 있고, 소자수를 줄여 면적의 축소를 도모할 수 있음과 함께, 동작 천이시의 관통 전류의 발생을 방지하여, 동작의 고속화에 기여할 수가 있다.
서브 어레이(32)의 각 워드선(21)에는, 2단으로 접속된 NMOSFET(77,78)와, NMOSFET(77, 78)의 출력측에 그 드레인이 접속된 NMOSFET(79)로 이루어지는 드라이브 회로(80)의 출력측이 접속되어 있고, 각 드라이브 회로(80)는 4개를 1조로 하여, 워드선 드라이버(70)를 구성하고 있다.
워드선 드라이버(70)에 있어서, 각 드라이브 회로(80)의 NMOSFET(77)의 드레인이 논리 회로(69)의 출력단에 공통 접속되어 있고, NMOSFET(78)의 드레인은 각각 제어 회로(66)로부터의 4개의 선택 신호선 SX1∼SX4에 접속되어 있다.
각 드라이브 회로(80)의 NMOSFET(79)의 게이트는 논리 회로(69)의 PMOSFET(71)에 접속되고, 소스에는 마이너스 전압 Vbb가 인가되어 있다. 따라서, 논리 회로(69)의 PMOSFET(71)로부터의 신호에 의해, 로우 디코더가 비활성 상태인 동안은 NMOSFET(79)은 온 상태로 되어, 워드선(21)의 전위는 Vbb에 보유된다.
각 드라이브 회로(80)의 NMOSFET(77)는, 그 게이트에 항상 전원 전압 Vcc이 공급되어 있기 때문에, 항상 온이 될 수 있는 상태에 있어, 논리 회로(69)로부터의 신호에 따라서, 4개의 드라이브 회로(80)의 각 NMOSFET(77)이 일제히 온이 된다. 그렇게 하면, 이 NMOSFET(77)의 다음단의 NMOSFET(78)가 온이 될 수 있는 상태로 되어, 이 시점에 4개의 워드선(21)이 선택된다.
그리고, 제어 회로(66)로부터의 4개의 선택 신호선 SXl∼SX4중, 활성화된 1개의 신호선에 접속된 NMOSFET(78)만이 신호의 전달을 행하여, 최종적으로 l개의 워드선(21)이 선택된다.
여기서, 마이너스 전압 Vbb는, 논리 회로(69)의 NMOSFET(72, 73)와 드라이브 회로(80)의 NMOSFET(79)에 각각 공급되어 있지만, 본 실시 형태에 있어서는, 도 14에 도시한 바와 같이, Vbb 발생 회로(40)로부터, 논리 회로(69)에의 공급선 LA와 드라이브 회로(80)에의 공급선 LB를 레이아웃상 별도 계통의 배선으로 형성하고 있다. 즉, 논리 회로(69)가 동작할 때, 전하의 방전을 행하는 NMOSFET(72, 73)의 소스와 항상 워드선(21)을 Vbb 전위로 안정 유지하고 있는 만큼 NMOSFET(79)의 소스를 레이아웃상에서 단락시켜 버리면, NMOSFET(72, 73)로부터 방전되는 전하가 노이즈원이 되어, 워드선(2)의 전위를 상승시켜, 메모리 셀로부터의 축적 전하의 누설을 재촉한다고 하는 문제가 생기지만, 본 실시 형태에서는 공급선 LB를 독립시켜 노이즈의 영향을 받기 않도록 하고 있다.
또한, 본 실시 형태에서는, 각 드라이브 회로(80)의 2단의 NMOSFET(77, 78)를, 메모리 셀 트랜지스터 MT와 동일하게 낮은 임계값으로 설정하고 있다. 따라서, NMOSFET(78)의 게이트에 인가되는 전압(Vcc-NMOSFET(77)의 임계값 전압)이 높게되는 외에, NMOSFET(78)가 온이 되는 시간도 짧게 된다. 그 결과, 워드선(21)의 상승 속도가 빠르게 된다.
도 15는, 용장 로우 디코더에서의 용장 로우 어드레스 검출 회로(81) 및 워드선 선택 회로(82)의 구체적 회로도를 보이고 있다. 용장 로우 어드레스 검출 회로(81)는, 용장 어드레스를 프로그램하기 위한 주지의 퓨즈 회로(83)로 구성된다. 워드선 선택 회로(82)는 논리 회로(84)와 워드선 드라이버(85)로 구성된다. 워드선 드라이버(85)의 구성은 워드선 드라이버(70)와 마찬가지이다.
논리 회로(84)는 로우 디코더를 비활성 상태로 하는 때에 프리차지하기 위한 신호 공급선(/RDP)에 그 게이트가 접속된 PMOSFET(86)와, 그 소스가 용장 어드레스 검출 회로(81)의 출력에 접속되고, 그 드레인이 PMOSFET(86)의 드레인과 접속됨과 동시에, 소스 신호가 워드선 드라이버부(85)에의 제1의 출력이 되는 PMOSFET(87)와, 그 게이트가 PMOSFET(87)의 드레인에 접속되고, 그 드레인 신호가 워드선 드라이버부(85)에의 제2의 출력이 되는 PMOSFET(88)와, 그 드레인이 PMOSFET(88)의 드레인에 접속되고, 그 게이트가 PMOSFET(87)의 드레인에 접속된 NMOSFET(89)와, 그 게이트가 PMOSFET(88)의 드레인에 접속되고, 그 드레인이 PMOSFET(87)의 드레인에 접속된 NMOSFET(90)와, 그 게이트가 PMOSFET(88)의 드레인에 접속되고, 그 드레인이 PMOSFET(87)의 소스에 접속된 PMOSFET(91)로 구성된다. 그리고, PMOSFET(86, 88, 91)의 각 소스에는 전원 전압 Vcc이 인가되고, PMOSFET(87)의 게이트에는 접지 전압 Vss가 인가되고, NMOSFET(89, 90)의 각 소스에는 마이너스 전압 Vbb가 인가된다.
도 16은, 제2의 로우 어드레스 검출 회로(64) 및 제어 회로(66)의 구체적 회로도를 보이고 있다. 제2의 로우 어드레스 검출 회로(64)는 PMOSFET(92)과 NMOSFET(93)과의 직렬로 이루어지는 선택 회로(94a∼94d)를 4개 병렬로 접속하여, 이 병렬회로의 입력단에는 전원 전압 Vcc이 입력되고, 출력단은 NMOSFET(95)을 통해 접지 전압 Vss에 접속된( 접지된) 구성을 취한다.
각 선택 회로(94a∼94d)의 PMOSFET(92)의 게이트에는 신호 공급선(/RDP)이 접속되어 있다. 또한, 각 선택 회로(94a∼94d)의 NMOSFET(93)의 게이트에는, 워드선(21)의 선택 신호 RAi가 입력되어, 이 선택 신호 RAi에 의해 선택 회로(94a∼94d) 중의 1개가 특정된다.
제어 회로(66)는, 4개의 제어 회로 유닛(66a∼66d)로 이루어져, 각 제어 회로 유닛(66a∼66d)에서 각각 1개의 선택 신호선(SXl∼SX4)이 도출되어, 이 선택 신호선이 워드선 드라이버(70)의 대응하는 드라이브 회로(80)에 접속된다.
또한, 제어 회로 유닛(66a)의 입력 단자는, 선택 회로(94a)의 출력 단자에 접속되고, 마찬가지로, 제어 회로 유닛(66b)의 입력 단자는 선택 회로(94b)의 출력 단자에, 제어 회로 유닛(66c)의 입력 단자는 선택 회로(94c)의 출력 단자에, 제어 회로 유닛(66d)의 입력 단자는 선택 회로(94d)의 출력 단자에 각각 접속되어 있고, 특정된 선택 회로에 따라서 제어 회로 유닛이 특정되어, 그 결과, 워드선(21)이 특정되는 것으로 된다.
각 제어 회로 유닛(66a∼66d)가 구체적인 회로 구성은 어느것이나 동일하기때문에, 여기서는, 제어 회로 유닛(66a)에 관해서만 설명한다.
워드선 선택을 가능하게 하는 신호(워드선(21)의 선택 기간을 규정하는 신호) XE와 그 반전 신호가 NOR 회로(96)에 입력되어, NOR 회로(96)으로부터의 출력의 반전 신호와 선택 회로(94a)에서의 출력 신호와가 NOR 회로(97)에 입력된다. 선택 회로(94a)의 출력 단자에는 PMOSFET(98)의 드레인이 접속되어 있다. 또한, 선택 회로(94a)의 출력 단자의 반전 신호는 PMOSFET(98)의 게이트에 입력됨과 동시에 NAND 회로(99)에 입력된다. NAND 회로(99)의 다른쪽의 입력 단자에는 신호 XE가 입력되어, NAND 회로(99)로부터의 신호를 2회 반전시킨 신호가, PMOSFET(100)의 소스 및 PMOSFET(l01)의 게이트에 입력된다.
NOR 회로(97)로부터의 신호는, PMOSFET(l00)의 게이트에 입력됨과 동시에, 그 반전 신호가 PMOSFET(l02)의 소스 및 PMOSFET(l03)의 게이트에 입력된다. PMOSFET(l02)의 드레인은, 게이트와 드레인과가 교차 접속되어 래치 형태로 된 NMOSFET(l04, l05)중의 NMOSFET(l04)의 드레인에 접속되고, PMOSFET(l03)의 드레인은 NMOSFET(105)의 드레인에 접속되어 있다.
PMOSFET(100)의 드레인은 게이트와 드레인이 교차 접속되어 래치 형태로 된 NMOSFET(l06, l07)중의 NMOSFET(l06)의 드레인에 접속되고, PMOSFET(l01)의 드레인은 NMOSFET(107)의 드레인에 접속되어 있다.
제어 회로 유닛(66a)에서 도출되는 선택 신호선 SX1에는 NMOSFET(l08)의 드레인이 접속되고, NMOSFET(l08)의 게이트에, PMOSFET(l03)의 드레인(NMOSFET(l05)의 드레인)이 접속되어 있다. 또, NMOSFET(l08)의 드레인에, PMOSFET(l01)의 드레인(NMOSFET(l07)의 드레인)이 접속되어 있다.
그리고, PMOSFET(98, 10l, 103)의 각 소스에는, 전원 전압 Vcc이 인가되어, PMOSFET(l02)의 게이트 및 NMOSFET(l08)의 소스에는 접지 전압 Vss가 인가되어, NMOSFET(l04, 105, l06,107)의 각 소스에는 마이너스 전압 Vbb가 인가된다.
다음에, 상기한 바와 같이 구성된 제어 회로 유닛(66a)의 동작을 도 17의 타이밍도를 참조하여 설명한다. 로우 어드레스 스트로브 신호/RAS의 활성화에 따라서 신호/RDP가 H(논리 하이) 레벨이 되고, 또한 신호 XE가 H 레벨이 되면, 노드 J 및 K의 전위는 L(논리 로우) 레벨이 된다. 그 때문에, PMOSFET(l01)가 온이 되고, NMOSFET(l07)가 오프가 되어, 이에 따라 선택 신호선 SX1에 전원 전압 Vcc이 공급된다. 그 결과, 도 15에 도시한 워드선 드라이버(85)에 의해 워드선의 전압이 전원 전압 Vcc이 된다.
이어서, 신호 XE가 L 레벨이 되면, 노드 J의 전위가 H 레벨이 되어, 노드 L 및 M의 전위가 함께 L 레벨이 된다. 노드 J의 전위가 H 레벨이 되면, PMOSFET(l0l)은 오프가 되어, 선택 신호선 SX1에의 전원 전압 Vcc의 공급은 정지한다. 한편, 노드 L의 전위가 L 레벨이 되면, PMOSFET(l03)이 온이 된다. 노드 M의 전위가 L 레벨이 되면, NMOSFET(l05)이 오프가 된다. 그 때문에, 전원 전압 Vcc이 NMOSFET(l08)의 게이트에 인가되어, 이에 따라 NMOSFET(108)가 온이 된다. 선택 신호선 SX1의 전압은 접지 전압 Vss까지 저하한다. 그 때문에, 워드선의 전압도 접지 전압 Vss까지 저하한다. 신호 XE의 하강으로부터 소정 시간 경과 후에, 노드 K, L, M의 전위가 전부 L 레벨이 된다. 노드 K의 전위가 L 레벨이 되면, NMOSFET(l07)이 온이 되어, 선택 신호선 SX1의 전압은 마이너스 전압 Vbb까지 저하한다. 노드 L의 전위가 H 레벨이 되면, PMOSFET(103)은 오프된다.
노드 M의 전위가 H 레벨이 되면, NMOSFET(105)은 온이 된다. 그 때문에, NMOSFET(l08)의 게이트 전압은 마이너스 전압 Vbb까지 저하하여, 이에 따라 NMOSFET(108)는 오프가 된다.
이상으로 진술한 회로 구성에 의해, 제어 회로 유닛(66a)에서는, 마이너스 전압 Vbb, 전원 전압 Vcc 및 접지 전압 Vss의 3종류의 전압을 적절히 전환하여, 선택 신호선 SX1에 실어 출력한다.
그러나, 상술한 제어 회로 유닛(66a)에서는 신호 XE의 상승 및 하강 시에 관통 전류 I1 및 l2가 흐른다고 하는 문제가 있다. 즉, 신호 XE가 H 레벨이 되면, 노드 J의 전위는 즉시 L 레벨이 되지만, 노드 K의 전위는 PMOSFET(l00)에 의해 전달 시간만큼 지연되어 L 레벨이 된다. 그 때문에, PMOSFET(l01) 및 NMOSFET(l07)이 동시에 온이 되기 때문에, 관통 전류 Il이 흐른다. 또한, 신호 XE가 L 레벨이 되면, 노드 L의 전위는 즉시 L 레벨이 되지만, 노드 M의 전위는 PMOSFET(l02)에 의한 전달 시간만큼 지연되어 L 레벨이 된다. 그 때문에, PMOSFET(l03) 및 NMOSFET(l05)이 동시에 온이 되어, 관통 전류 I2가 흐른다. 이러한 관통 전류 Il, I2가 흐르면, 마이너스 전압 Vbb가 대폭 상승하게 된다. 그 때문에, Vbb 발생 회로(40)는 상승한 마이너스 전압 Vbb를 소정 전압까지 회복시킬 필요가 있어, 큰 구동능력이 필요하게 됨과 동시에, 소비 전력이 커진다.
이러한 관통 전류를 저감하기 위해서는, 도 18에 도시된 바와 같이 관통 전류가 흐르는 경로에 NMOSFET(l09) 및 (110)을 각각 추가하는 것이 바람직하다. 여기서는, PMOSFET(l01) 및 NMOSFET(l09)에 의해 CMOS 인버터가 구성되어, PMOSFET(l03) 및 NMOSFET(ll0)에 의해 CMOS 인버터가 구성된다. 그 때문에, 노드 J의 전위가 L 레벨이 되어, PMOSFET(l0l)이 온이 되면, NMOSFET(l09)이 오프가 된다. 그 결과, NMOSFET(107)가 온으로 되어 있더라도 관통 전류는 흐르지 않는다. 마찬가지로, 노드 L의 전위가 L 레벨이 되어, PMOSFET(l03)가 온이 되면, NMOSFET(110)이 오프가 된다. 그 결과, NMOSFET(l05)가 온으로 되어 있더라도 관통 전류는 흐르지 않는다.
도 19는 상술한 반도체 메모리 장치의 각 구성 요소의 웰 상에의 배치를 나타낸 도면이다.
상술한 대로, 본 실시 형태에 있어서의 반도체 메모리 장치는, P형 단결정 실리콘 기판 또는 P형 웰 영역(P형 기판 영역 PWA라고 한다)에 형성된다. DRAM 제어 회로(39),메인 증폭기 I/O 계(38), Vbb 발생 회로(40), VbIp 발생 회로(41),기타 어드레스 버퍼, 클럭 회로 등으로 이루어지는 논리 회로는, N형 웰 영역 NWA와 P형 기판 영역 PWA으로 형성된다. 또한, 셀 블록(32), 감지 증폭기 밴드(35),로우 디코더(42) 및 컬럼 디코더(34)로 이루어지는 DRAM 코어는, N형 웰 영역 NWA보다도 깊은 N형 웰 영역 NWB에 형성된다. 이와 같이, DRAM 코어가 형성되는 N형 웰 영역 NWB를, 논리 회로가 형성되는 N형 웰 영역 NWA보다도 깊은 N형으로 함으로써, 양자 사이를 분리하여, 논리 회로 영역으로부터 노이즈가 DRAM 코어 영역에 악영향을 주지않도록 하고 있다.
N형 웰 영역 NWB에서, 메모리 셀 어레이(32)는 통상의( 논리 회로 영역에 채용되어 있는 NMOSFET 의 임계값과 동일) 임계값을 갖는 NMOSFET(47∼50, 52∼59)와, 통상보다도 낮은 임계값을 갖는 메모리 셀 트랜지스터 MT 및 NMOSFET(51, 62)와는 각각 다른 영역에 통합되고, 전자는 P형 웰 영역 PWA에, 후자는 P형 웰 영역 PWB에 형성된다.
로우 디코더도 마찬가지로, 낮은 임계값을 갖는 워드선 드라이버(80)의 NMOSFET(77, 78)와, 그 밖의 NMOSFET와는 각각 다른 영역에 통합되고, 전자는 P형 웰 영역 PWB에, 후자는 P형 웰 영역 PWA에 형성된다.
이러한 구성에 있어서, 본 실시 형태에 있어서의 반도체 메모리 장치의 동작을 도 20에 도시하는 타이밍차트에 기초하여 설명한다. 또, 동도에 있어서, J는 도 16중의 노드 J의 전위를 도시하며, N은 도 16중의 노드 N의 전위를 도시한다.
로우 어드레스 스트로브 신호/RAS가 하강에 동기 하여 어드레스 신호의 수신이 행해진다. 즉, 신호/RDP가 상승하고, 이어서 로우 어드레스 확정을 나타내는 신호 XG가 상승한다. 그리고, 프리차지 회로의 신호선 SBS의 전위가 하강하여, 더욱, 신호선 SBSL의 전위가 하강한다.
이 상태에서, 워드선 선택가능 신호 XE가 상승하면, 노드 J의 전위가 하강하여, 선택 신호선 SX1 (이 경우, 제어 회로 유닛(66a)이 선택된 것으로 한다)의 전위가, 비선택 상태의 마이너스 전압 Vbb에서 전원 전압 Vcc로 변화한다.
이에 따라, 워드선(21)이 마이너스 전압 Vbb에서 전원 전압 Vcc로 상승한다. 이 워드선(21)의 상승에 의해서, 한쌍의 비트선(l5)의 한쪽에, 선택된 메모리 셀의 정보 전하에 대응한 미소 전압의 변화가 생긴다. 그리고, 신호선 VSP의 전위의 상승에 의해서, 감지 증폭기(25Pa)가 활성화되어, 비트선의 전위 변화를 증폭하여 입출력선 subI/0으로 출력한다.
워드선(21)의 선택이 종료하면, 신호 XE가 하강하여, 워드선(21)(선택 신호선 SX1)의 전위가 하강한다. 이 때, 제어 회로 유닛(66a)에서는, 신호 XE의 하강에 따라서, 노드 N에 단안정 펄스가 발생하여, 이 단안정 펄스가 하이 레벨(전원 전압 Vcc)인 동안, 워드선(21)의 전위가 일시적으로 접지 전압 Vss로 홀드되고, 그 후, 단안정 펄스의 하강에 따라서, 워드선(21)의 전압이 마이너스 전압 Vbb까지 저하한다. 이상으로, 반도체 메모리 장치의 판독 동작이 종료한다.
도 2la∼21c는, 본 실시 형태에 있어서의 메모리 셀의 전위 상태를 보이고 있다. 동도에 있어서, 셀 플레이트 전압 Vcp 및 메모리 셀 트랜지스터 MT가 형성되어 있는 P형 웰 영역 PWB의 전압은 함께 접지 전압 Vss로 설정되어 있다.
도 2la는, H 레벨(“1")의 기록 상태를 도시하고 있고, 워드선(21)에 접속되는 게이트 전압은 3.3V로 되고, 비트선의 H 레벨(2.3V)이 캐패시터 MC에 기록된다.
도 21b는, L 레벨("0")의 기록 상태를 도시하고 있고, 워드선(21)에 접속되는 게이트 전압은 3.3V로 되고, 비트선의 L 레벨(0 V)이 메모리 셀 캐패시터 MC에 기록된다.
도 21c는, 데이터 보유 상태를 도시하고 있고, 워드선(21)에 접속되는 게이트 전압은, 비선택 레벨의 -0.5 V로 되고, 이 때 비트선은 상기 기록/판독 상태에서는 0V, 2.3V의 H 레벨/L 레벨이 되고, 대기 상태에서는 하프 프리차지 전압 1.2V 이다. 메모리 셀 캐패시터 MC의 보유 전압은 0V나 2.3V이고, 어드레스 선택용의 NMOSFET(79)의 소스는 상술한 대로 마이너스 전압 Vbb 이다. 따라서, 비트선 혹은 상기 보유 전압이 0V일 때에도, 역바이어스 전압(-0.5V)이 인가되어 있기 때문에, 정보 전하를 소실시키는 것 같은 누설 전류가 흐르지 않는다.
이상으로 설명한 본 실시 형태의 반도체 메모리 장치의 작용 효과를 이하에 설명한다.
(1) 메모리 셀 트랜지스터 MT가 통상보다도 낮은 임계값의 것을 사용하고 있다. 따라서, 상기 수학식 1의 제2항이 작아져, 기억 용량을 늘릴 수 있다.
(2) 본 실시 형태에서는, 도 21a∼21c에 도시한 바와 같이, 셀 플레이트 전압 Vcp을 0 V로 설정하고 있다. 이것은 상술한 대로, 메모리 셀 캐패시터 MC의 용량 절연막 및 논리 회로를 구성하는 트랜지스터의 게이트 절연막의 두께를 전부 같이 하였기 때문에 가능해진다. 이렇게 하면, 메모리 셀 캐패시터 MC에 논리 회로 영역와 동일한 전원 전압이 인가되더라도, 용량 절연막의 내압이 TDDB 특성에 기초하여 보증되므로 문제는 없다. 따라서, 셀 플레이트 전압 Vcp으로서, 각종 전원 전압의 중에서도 안정된 전압인 접지 전압 Vss를 사용하여 회로 동작의 안정화를 도모할 수 있음과 함께, 특별한 셀 플레이트 전압 VCD의 생성 회로를 사용할 필요가 없어, 회로 면적을 축소하고 저비용화를 실현할 수 있다.
(3) 본 실시 형태에서는 도 21a∼21c에 도시한 바와 같이, 메모리 셀 트랜지스터 MT가 형성되어 있는 P형 웰 영역 PWB의 전위를 0V(접지 전압 Vss)로 설정하고 있다. 따라서, 메모리 셀 트랜지스터 MT에서의 백 게이트 효과를 제거할 수가 있어, 상기 수학식 1의 제2항이 작아져, 기억 용량을 늘릴 수 있다.
(4) 로우 디코더(42)에 있어서, 논리 회로(69)에의 공급선 LA와 드라이브 회로(80)에의 공급선 LB를 레이아웃상 별도 계통의 배선으로 형성하고 있기 때문에, 워드선(21)에 노이즈가 영향을 주지 않고, 정밀도가 높은 기록 및 판독 동작을 행할 수 있다.
(5) 드라이브 회로(80)의 2단의 NMOSFET(77, 78)의 임계값을, 메모리 셀 트랜지스터 MT와 같이 낮은 값으로 설정하고 있기 때문에, 워드선(21)의 상승 속도가 빠르게 되어, 기록 ·판독 동작의 고속화를 실현할 수가 있다.
(6) 양호한 TDDB 특성을 보유하여, 신뢰성이 높은 설계를 행하고 소비 전류를 저감하기 위해서는 비트선(15)과 워드선(21)과의 사이에 높은 전압을 인가하지 않은 것이 바람직하고, 본 실시 형태와 같이 비선택 상태의 워드선(21)이 마이너스 전압 Vbb로 보유되어 있는 경우, 비트선에는 가능한 전원 전압 Vcc이 직접 인가되지 않도록하는 것이 바람직하다.
본 실시 형태에서는, 감지 증폭기(25Pa) (나아가서는 비트선)에 전원선(36)으로부터의 전원 전압 Vcc을 인가하기 위한 스위칭 소자로서, N 채널 MOSFET(51)를 사용하고 있기 때문에, 스위칭 소자로서 P 채널 MOSFET을 사용한 경우와 비교하여, 1쌍의 비트선(15)((감지 증폭기(25Pa))에 대하여, 전원 전압 Vcc을 NMOSFET(51)의 임계값 전압 Vtn만큼 레벨 시프트한 전압을 인가할 수가 있어, 회로의 신뢰성을 높임과 함께, 소비 전류를 저감할 수가 있다.
또한, 스위칭 소자로서 P 채널형 MOSFET을 사용한 경우와 비교하여, 감지 증폭기(25Pa)(PMOSFET45, 46)에서 발생하는 기생 용량이 낮게 되어, 감지 증폭기(25Pa)의 동작의 고속화를 실현할 수가 있다.
(7) 비트선쌍을 공통 비트선쌍에 접속하기 위한 스위칭 트랜지스터(49, 50)를, 감지 증폭기(25Pa)의 PMOSFET(45, 46)에 대하여, 서브 어레이(32a)와는 반대측에 배치하고 있다. 따라서, 스위칭 트랜지스터(49, 50)가 메모리 셀 트랜지스터 MT와 같이 낮은 임계값의 것을 사용하지 않고, 논리 회로 영역에 사용한 NMOSFET와 동일한 임계값의 것을 사용할 수 있다. 예를 들면 스위칭 트랜지스터(49, 50)가 낮은 임계값의 것을 사용한 경우, 스위칭 트랜지스터(49, 50)를 확실하게 오프시키기 위한 전압으로서 마이너스 전압 Vbb를 사용할 필요가 있지만, 본 실시 형태에 있어서는 스위칭 트랜지스터(49, 50)를 확실하게 오프시키기 위한 전압으로서 0 V (접지 전압 Vss)를 사용할 수 있다. 그 결과, 이하의 같은 작용 효과를 얻을 수 있다.
(a) 스위칭 트랜지스터(49, 50)의 동작 범위가, 워드선(21)과 마찬가지의 마이너스 전압 Vbb∼ 전원 전압 Vcc이 아니라, 접지 전압 Vss (OV) ∼ 전원 전압 Vcc으로 된다. 따라서, 워드선 구동 회로와 동일한 회로 구성과 레이아웃 영역이 불필요하게 되어, 회로 면적의 축소화를 실현할 수 있다.
(b) Vbb 발생 회로(40)의 능력을 높일 필요가 없게 되어, Vbb 발생 회로(40)에 요하는 레이아웃 면적을 작게할 수 있음과 함께, 소비 전류도 저감할 수가 있다.
(8) 전원선(36) 및 접지선(37)을, 메모리 셀 어레이(33)상에 절연막을 통해 배치함으로써, 전원선 및 접지선과 메모리 셀 어레이(33)를 다른 층에 형성하고 있기 때문에, 감지 증폭기 활성시에 생기는 전원의 전압 강하나 접지 전압의 바운드 등 노이즈 성분을 제거할 수가 있다. 그 결과, 상기 수학식 1의 α나 γ를 1에 가깝게 할 수 있어, 기억 용량을 늘릴 수 있음과 동시에, 특별한 전원 강화 대책을 행할 필요가 없게 되어, 회로 규모를 축소할 수 있다.
(9)본 실시 형태와 같이 비선택 상태의 워드선(21)을 마이너스 전압 Vbb로 클램프하는 경우, 활성화시킨 워드선(21)을 비활성 상태로 하였을 때에 발생하는 전하가, 마이너스 전압 Vbb 노드로 흘러, NMOSFET(79)를 통하여 워드선(21) 자체로 유입되어, 그 결과, 워드선(21)에 접속된 메모리 셀 트랜지스터 MT의 게이트 전위가 상승하여 축적 전하의 누설이 발생하여, 데이터의 보유 특성이 나쁘게 되는 문제가 있다. 그래서, 본 실시 형태에서는 신호 XE의 하강시에, 워드선(21) (선택 신호선 SX1)의 전위를, Vcc 레벨로부터 갑자기 Vbb 레벨까지 저하시키지 않고, 제어 회로 유닛(66a)이, 신호 XE의 하강에 따라서, 선택 신호선 SX1의 전위를 일시적으로 접지 전압 Vss(OV)레벨로 홀드한 후에, 마이너스 전압 Vbb까지 저하하도록 구성하고 있기 때문에, 이 홀드 기간중에, 워드선(21)에 저장된 전하의 대부분이 접지 전위에 유입된다. 따라서, 그 후, 마이너스 전압 Vbb 레벨까지 저하시켰을 때에 새롭게 전하가 발생하더라도, 전체 전하량이 적어지고 있기 때문에, 워드선(21)에 접속된 메모리 셀 트랜지스터 MT의 게이트 전위의 상승이 억제되어, 그 결과, 축적 전하의 누설에 기인하는 데이터의 보유 특성의 악화를 방지할 수가 있다.
본 발명에 의한 반도체 메모리 장치에 따르면, 메모리 셀 어레이로부터 연장되는 비트선과 감지 증폭기를 접속하기 위한 스위칭용 전계 효과형 트랜지스터를, 좁은 동작 범위에서 확실하게 온/오프 시킬 수 있기 때문에, 구동용 회로의 능력이나 규모를 작게 억제하는 수 있어, 회로 면적의 축소를 실현할 수가 있다.

Claims (20)

  1. 반도체 메모리 장치에 있어서,
    메모리 셀 트랜지스터(MT)를 포함하는 메모리 서브 어레이(32a)로부터 연장되는 비트선(15a1, 15a2)과 제1 감지 증폭기(25Pa, 25N)를 접속하기 위한 제1 스위칭 트랜지스터(49, 50)를, 감지 증폭기(25)의 입력측보다도 상기 메모리 서브 어레이와는 반대측에 배치한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 감지 증폭기(25Pa, 25N)는 제1 P 채널 감지 증폭기(25Pa)와 N 채널 감지 증폭기(25N)를 포함하며, 상기 제1 스위칭 트랜지스터(49, 50)는 상기 제1 P 채널 감지 증폭기(25Pa)와 N 채널 감지 증폭기(25N)와의 사이에 배치되어, 양자의 분리 및 접속을 행하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 메모리 셀 트랜지스터(MT)는 상기 제1 스위칭 트랜지스터(49)의 임계값보다도 낮은 임계값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    전원 노드(36)와 상기 제1 P 채널 감지 증폭기(25Pa)와의 사이에 접속된 N 채널 구동 트랜지스터(5l)를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 메모리 장치(31)에 있어서,
    제1 공통 비트선(151),
    상기 제1 공통 비트선(l51)과 상보적인 제2 공통 비트선(l52),
    상기 제1 및 제2 공통 비트선(151, 152)사이에 접속된 N 채널 감지 증폭기(25N),
    제1 비트선(15al),
    상기 제1 비트선(15al)과 상보적인 제2 비트선(15a2)과, 상기 제1 및 제2 비트선(l5a1, 15a2)사이에 접속된 제1 P 채널 감지 증폭기(25 Pa),
    상기 제1 공통 비트선(15l)과 상기 제1 비트선(15al)과의 사이에 접속된 제1 스위칭 트랜지스터(49),
    상기 제2 공통 비트선(152)과 상기 제2 비트선(15a2)와의 사이에 접속된 제2 스위칭 트랜지스터(50),
    제3 비트선(15bl),
    상기 제3 비트선(15bl)과 상보적인 제4의 비트선(15b2),
    상기 제3 및 제4 비트선(15bl, 15b2)사이에 접속된 제2 P 채널 감지 증폭기(25Pb),
    상기 제1 공통 비트선(151)과 상기 제3 비트선(15bl)과의 사이에 접속된 제3 스위칭 트랜지스터(58),
    상기 제2 공통 비트선(152)과 상기 제4 비트선(l5b2)과의 사이에 접속된 제4 스위칭 트랜지스터(59),
    워드선(21),
    메모리 셀 캐패시터(MC), 및
    상기 제1 비트선(15al)과 상기 메모리 셀 캐패시터(MT)와의 사이에 접속되어, 상기 워드선(21)에 접속된 게이트를 갖는 메모리 셀 트랜지스터(MT)
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 메모리 셀 트랜지스터(MT)는 상기 제l 스위칭 트랜지스터(49)의 임계값보다도 낮은 임계값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    전원 노드(36)와 상기 제1 P 채널 감지 증폭기(25Pa)와의 사이에 접속된 N 채널 구동 트랜지스터(51)를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 N 채널 구동 트랜지스터(5l)는 상기 제1 스위칭 트랜지스터(49)의 임계값보다도 낮은 임계값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 N 채널 구동 트랜지스터(51)는 상기 메모리 셀 트랜지스터(MT)의 임계치값과 거의 동일한 임계값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서,
    상기 N 채널 구동 트랜지스터(51)의 게이트에 전원 전압(Vcc) 및 접지 전압(Vss)을 선택적으로 인가하는 제어 회로(39)를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제5항에 있어서,
    상기 감지 증폭기(25Pa, 25Pb, 25N)의 각각은,
    교차 접속된 2개의 감지 트랜지스터(45, 46, 60, 61, 47,48)를 포함하고,
    상기 감지 트랜지스터(45, 46, 60, 61, 47, 48), 상기 메모리 셀 트랜지스터(MT), 및 상기 스위칭 트랜지스터(49, 50, 58, 59)은 동일한 두께의 게이트 절연막을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제5항에 있어서,
    상기 메모리 셀 트랜지스터(MT)는 접지된 백 게이트를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  13. 반도체 메모리 장치(31)에 있어서,
    반도체 기판(1),
    상기 반도체 기판(1)상에 형성된 다이내믹 랜덤 액세스 메모리, 및
    상기 반도체 기판(1)상에 형성되어, 상기 다이내믹 랜덤 액세스 메모리를 제어하기 위한 논리 회로
    를 구비하며,
    상기 다이내믹 랜덤 액세스 메모리중의 메모리 셀 캐패시터(MC)는 상기 논리 회로를 구성하는 트랜지스터의 게이트 절연막(3)과 거의 동일한 두께의 용량 절연막(202)을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 메모리 셀 캐패시터(MC)는 접지된 셀 플레이트 전극(13)을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  15. 반도체 메모리 장치(31)에 있어서,
    전원선(36),
    접지선(37), 및
    복수의 메모리 셀 어레이(MA00∼MAxy)
    를 구비하며,
    상기 메모리 셀 어레이(MA00∼MAxy)의 각각은,
    복수의 비트선쌍(15)을 포함하는 서브 어레이(32), 및
    상기 서브 어레이(32)에 인접하는 감지 증폭기 밴드(35)를 포함하며,
    상기 감지 증폭기 밴드(35)는,
    상기 복수의 비트선쌍(15)에 각각 접속된 복수의 P 채널 감지 증폭기(25Pa, 25Pb),
    상기 복수의 P 채널 감지 증폭기(25Pa, 25Pb)에 대응하여 설치되고, 각각이 상기 전원선(36)과 대응하는 P 채널 감지 증폭기(25Pa, 25Pb)와의 사이에 접속된 복수의 전원 구동 트랜지스터(51, 62),
    상기 복수의 비트선쌍(15)에 각각 접속된 복수의 N 채널 감지 증폭기(25 N), 및
    상기 복수의 N 채널 감지 증폭기(25N)에 대응하여 설치되고, 각각이 상기 접지선(37)과 대응하는 N 채널 감지 증폭기(25N)와의 사이에 접속된 복수의 접지 구동 트랜지스터(52)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 복수의 메모리 셀 어레이(MA00∼MAxy)는 매트릭스로 배열되며, 상기 매트릭스의 각 행에 배열된 상기 메모리 셀 어레이(MA00∼MAxy)내의 상기 전원 구동 트랜지스터(51. 62)는 상기 전원선(36)에 공통으로 접속되고,
    상기 매트릭스의 각 행에 배열된 상기 메모리 셀 어레이(MA00∼MAxy)내의 상기 접지 구동 트랜지스터(52)는 상기 접지선(37)에 공통으로 접속되며,
    상기 매트릭스의 각 열에 배열된 상기 메모리 셀 어레이(MA00∼MAxy)내의 상기 전원 구동 트랜지스터(51, 62)는 상기 전원선(36)에 공통으로 접속되고,
    상기 매트릭스의 각 열에 배열된 상기 메모리 셀 어레이(MA00∼MAxy)내의 상기 접지 구동 트랜지스터(52)는 상기 접지선(37)에 공통으로 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 반도체 메모리 장치(31)에 있어서,
    워드선(21)에 대응하는 선택 신호선(SX1)에 접속되어, 상기 선택 신호선(SX1)의 전압을 상기 워드선(21)에 각각 공급하는 워드선 드라이버(70),
    로우 어드레스 신호에 응답하여 상기 워드선 드라이버(70)를 선택적으로 활성화하는 로우 어드레스 검출 회로(63), 및
    상기 로우 어드레스 신호에 응답하여 접지 전압 또는 마이너스 전압을 상기 선택 신호선(SX1)에 선택적으로 공급하는 제어 회로(66)
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 반도체 메모리 장치(31)에 있어서,
    각각이 복수의 워드선(21) 및 상기 복수의 워드선(21)에 대응하는 복수의 선택 신호선(SX1∼SX4)에 접속되어, 상기 복수의 선택 신호선(SX1∼SX4)의 전압을 상기 복수의 워드선(21)에 각각 공급하는 복수의 워드선 드라이버(70),
    로우 어드레스 신호에 응답하여 상기 복수의 워드선 드라이버(70)를 선택적으로 활성화하는 로우 어드레스 검출 회로(63), 및
    상기 로우 어드레스 신호에 응답하여 접지 전압 또는 마이너스 전압을 상기 복수의 선택 신호선(SX1∼SX4)에 선택적으로 공급하는 제어 회로(66)
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제13항에 있어서,
    상기 제어 회로(66)는,
    상기 복수의 선택 신호선(SX1∼SX4)에 대응하여 설치된 복수의 제어 회로 유닛(66a∼66 d)을 포함하며,
    상기 제어 회로 유닛(66a∼66d) 각각은,
    제1 입력 노드(J)에 접속된 게이트와, 전원 노드에 접속된 소스와, 대응하는 선택 신호선(SX)에 접속된 드레인을 갖는 제1 P 채널 M0S 트랜지스터(101),
    마이너스 전압 노드에 접속된 소스와, 상기 대응하는 선택 신호선(SX)에 접속된 드레인을 갖는 제1의 N 채널 MOS 트랜지스터(107),
    상기 제1 입력 노드(J)의 전압을 상기 제1의 N 채널 MOS 트랜지스터(107)의 게이트에 전달하는 제1 전달 트랜지스터(l00),
    접지된 소스와, 상기 대응하는 선택 신호선(SX)에 접속된 드레인을 갖는 제2 N 채널 MOS 트랜지스터(l08),
    제2 입력 노드(L)에 접속된 게이트와, 전원 노드에 접속된 소스와, 상기 제2 N 채널 MOS 트랜지스터(108)의 게이트에 접속된 드레인을 갖는 제2 P 채널 MOS 트랜지스터(l03),
    마이너스 전압 노드에 접속된 소스와, 상기 제2 N 채널 MOS 트랜지스터(I08)의 게이트에 접속된 드레인을 갖는 제3 N 채널 MOS 트랜지스터(105), 및
    상기 제2 입력 노드(L)와 상기 제3 N 채널 MOS 트랜지스터(105)의 게이트와의 사이에 접속되어, 항상 온으로 되어 있는 제2 전달 트랜지스터(102)
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 제1 입력 노드(J)에 접속된 게이트와, 상기 제1 P 채널 MOS 트랜지스터(101)의 드레인에 접속된 드레인과, 상기 제1 N 채널 MOS 트랜지스터(1 07)의 드레인에 접속된 소스를 갖는 제4의 N 채널 MOS 트랜지스터(109), 및
    상기 제2 입력 노드(L)에 접속된 게이트와, 상기 제2 P 채널 MOS 트랜지스터(103)의 드레인에 접속된 드레인과, 상기 제3 N 채널 MOS 트랜지스터(105)의 드레인에 접속된 소스를 갖는 제5 N 채널 MOS 트랜지스터(l10)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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