KR101157024B1 - 반도체 집적 회로 장치 - Google Patents

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Abstract

반도체 집적 회로 장치는 복수의 워드 라인 및 그와 직교하는 복수의 비트 라인을 구비한 복수의 셀 매트를 포함하는 셀 블록, 상기 셀 블록 상부에 전체적으로 형성되는 셀 플레이트 전극, 및 상기 셀 플레이트 전극과 전기적으로 연결되며, 상기 워드 라인과 평행하는 방향으로 연장되는 제 1 플레이트 파워 라인, 및 상기 비트 라인과 평행하는 방향으로 연장되는 제 2 플레이트 파워 라인을 포함하는 플레이트 파워 라인을 포함하며, 상기 제 1 플레이트 파워 라인은 적어도 하나의 컷팅부를 포함하여 상기 제 1 플레이트 파워 라인을 단절된다.

Description

반도체 집적 회로 장치{Semiconductor Integrated Circuit}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 파워 메쉬 구조를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터 억세스를 위해, 외부 전원 전압, 접지 전압, 내부 전원 전압, 기준 전압 및 고전압 등과 같은 동작 전원 전압이 필요하다. 동작 전압은 파워 라인들을 통해, 반도체 메모리 장치의 셀 영역에 전달된다.
현재, 반도체 메모리 장치는 집적 밀도 및 저장 용량이 기하급수적으로 증대됨에 따라, 신호 라인의 수가 점차 증대되고 있다. 이에 따라, 셀 어레이 영역의 대부분에 신호 라인이 배치되고, 파워를 전달하는 파워 라인들은 셀 어레이 영역의 가장자리에 배치되는 주변 회로 영역에 수평 및 수직 방향으로 연장되어 있다. 이러한 파워 라인은 동일 레벨끼리 비어 콘택을 통해 상호 연결되는 메쉬 구조를 취하고 있다.
한편, 반도체 메모리 장치에 있어서, 캐패시터를 구성하는 셀 플레이트 전극은 복수의 매트들로 구성되는 메모리 셀 블록, 예컨대 뱅크에 대해 전체적으로 형성된다. 셀 플레이트 전극과 연결되는 플레이트 파워 메쉬 라인은 셀 플레이트 저면 혹은 상면에서 워드 라인 방향 및 비트 라인 방향으로 각각 연장되도록 배치된다.
이에 따라, 플레이트 파워 메쉬 라인의 경우, 메모리 셀 블록을 구성하는 매트들을 횡단 및 종단하도록 배열된다.
그런데, 이와 같은 플레이트 파워 메쉬 라인은 메모리 셀 블록 전체에 대해 연장되기 때문에, 노이즈 유입이 취약하다.
특히, 특정 워드 라인 액티브시, 소정의 데이터를 보유하고 있는 비트 라인과 커플링으로 인해 플레이트 전압이 변동될 수 있다.
또한, 이렇게 플레이트 전압의 변동분은 인접 매트로 연장되는 워드 라인과 평행하는 플레이트 파워 메쉬 라인을 따라 전달되어, 인접 매트의 플레이트 전극에도 영향을 미칠 수 있다.
본 발명은 메모리 셀 블록내의 노이즈 유입을 방지할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위한 반도체 집적 회로 장치는, 복수의 워드 라인 및 그와 직교하는 복수의 비트 라인을 구비한 복수의 셀 매트를 포함하는 셀 블록, 상기 셀 블록 상부에 전체적으로 형성되는 셀 플레이트 전극, 및 상기 셀 플레이트 전극과 전기적으로 연결되며, 상기 워드 라인과 평행하는 방향으로 연장되는 제 1 플레이트 파워 라인, 및 상기 비트 라인과 평행하는 방향으로 연장되는 제 2 플레이트 파워 라인을 포함하는 플레이트 파워 라인을 포함하며, 상기 제 1 플레이트 파워 라인은 적어도 하나의 컷팅부를 포함하여 상기 제 1 플레이트 파워 라인을 단절된다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 복수의 워드 라인 및 그와 직교하는 복수의 비트 라인을 구비한 복수의 셀 매트를 포함하는 셀 블록, 상기 셀 블록 상부에 전체적으로 형성되는 셀 플레이트 전극, 및 상기 셀 플레이트 전극과 전기적으로 연결되며 상기 비트 라인과 평행하는 방향으로 연장되는 플레이트 파워 라인을 포함한다.
본 발명에 의하면, 노이즈 전달을 유발하는 워드 라인과 평행하는 플레이트 전압 라인에 적어도 한 부분의 컷팅부를 설치한다. 이에 따라, 인접하는 셀 매트쪽으로 노이즈 전달을 차단하므로써, 안정적인 플레이트 전압을 공급하여, 데이터 리텐션(retention) 타임을 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 평면도,
도 2는 본 실시예에 따른 셀 매트의 일부를 개략적으로 보여주는 사시도,
도 3은 본 발명의 실시예에 따른 플레이트 전극과 파워 메쉬 라인들간의 전기적 연결 관계를 보여주는 사시도,
도 4 및 도 5는 본 발명의 다른 실시예들에 따른 반도체 메모리 장치의 개략적인 평면도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 평면도이다.
도 1을 참조하면, 반도체 메모리 장치는 복수의 셀 블록(100)을 포함한다. 상기 셀 블록(100)은 뱅크(bank)로 불리어질 수 있다. 복수의 셀 블록(100)은 복수의 셀 매트(110, 혹은 유닛 셀 어레이로 불려질 수도 있음)들로 구성되며, 각각의 셀 매트(110)는 교차하는 복수의 워드 라인(도시되지 않음) 및 복수의 비트 라인(도시되지 않음)으로 구성되는 복수의 단위 메모리 셀들로 구성될 수 있다.
셀 블록(100)은 셀 매트(110)의 가장자리 면 중 상기 워드 라인 연장 방향(WL)과 직교하는 면 각각에 서브 워드라인 드라이버 영역(120)이 위치되고, 상기 비트 라인과 직교하는 면 각각에 센스 앰프 어레이 영역(130)이 위치된다. 또한 도면 부호 140은 크로스 영역(cross area)을 지시한다.
셀 매트(110)는 상술한 바와 같이 복수의 단위 메모리 셀들을 포함한다. 각각의 메모리 셀은 스위칭 트랜지스터(도시되지 않음) 및 캐패시터(도시되지 않음)로 구성될 수 있다. 메모리 셀의 스위칭 트랜지스터는 워드 라인과 비트 라인의 교차점에 위치되고, 워드 라인과 비트 라인으로 둘러싸여진 공간부에 캐패시터가 구비되어, 단위 메모리 셀은 4F2 면적을 가질 수 있다. 하지만, 본 발명은 여기에 한정되지 않고 6F2 및 8F2 모두에 적용될 수 있다. 여기서 "F"는 최소 선폭(minimum feature size)를 나타낸다.
도 2는 본 발명의 실시예에 따른 셀 매트의 일부를 보여주는 사시도이다.
도 2를 참조하면, 캐패시터(C)는 스토리지 전극(ST), 플레이트 전극(150) 및 유전체(도시되지 않음)으로 구성된다.
스토리지 전극(ST)은 단위 메모리 셀 마다 하나씩 형성될 수 있고, 플레이트 전극(150)은 하나의 뱅크 즉, 셀 블록(100) 전체를 덮도록 형성된다. 즉, 플레이트 전극(150)은 복수의 단위 메모리셀 들을 포함하는 셀 매트(110)들 복수개를 일시에 덮도록 형성된다. 상기 유전체는 스토리지 전극(ST)과 플레이트 전극(150) 사이에 개재되는 절연막이다.
스토리지 전극(ST)은 워드 라인(WL) 일측의 액티브 영역 즉, 소스 영역(도시되지 않음)과 전기적으로 연결되는 스토리지 노드 콘택부(도시되지 않음)를 통해 전기적 신호를 제공받는다.
한편, 비트 라인(BL)은 워드 라인(WL)과 실질적으로 직교하면서 워드 라인(WL)의 타측의 액티브 영역, 즉, 드레인 영역(도시되지 않음)과 전기적으로 연결되도록 구성된다.
셀 플레이트 전극(150)은 도 1 및 도 3에 도시된 바와 같이, 플레이트 전압(Vcp)을 전달하기 위한 파워 메쉬 라인(160)과 전기적으로 연결된다. 플레이트 파워 메쉬 라인(160)은 셀 플레이트 전극(150)의 각 부분에 고르게 플레이트 전압(Vcp)을 전달할 수 있도록 워드 라인 연장 방향(WL)으로 연장되는 제 1 플레이트 파워 메쉬 라인(160a) 및 비트 라인 연장 방향(BL)으로 연장되는 제 2 플레이트 파워 메쉬 라인(160b)을 포함할 수 있다. 제 1 및 제 2 플레이트 파워 메쉬 라인(160a,160b) 각각은 복수 개를 포함할 수 있다.
이때, 제 1 플레이트 파워 메쉬 라인(160a)은 특정 워드 라인 액티브시 해당 비트 라인과 커플링에 의해 발생되는 노이즈를 인접하는 다른 셀 매트로 전달되는 것을 차단시키기 위해, 적어도 한 부분의 컷팅부(170)를 갖는다. 본 실시예에서 컷팅부(170)는 서브 워드라인 드라이버(170)가 형성되는 영역, 즉 셀 매트(110) 사이의 영역에 위치될 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 제 1 플레이트 파워 메쉬 라인(160a)은 플레이트 전극(160a) 상부에 배치되어, 제 1 콘택부(200)에 의해 플레이트 전극(150)과 연결될 수 있다. 제 2 플레이트 파워 메쉬 라인(160b)은 제 1 플레이트 파워 메쉬 라인(160a) 상부에 상호 교차되도록 배치될 수 있으며, 제 2 플레이트 파워 메쉬 라인(160b)과 제 1 파워 메쉬 라인(160a)은 제 2 콘택부(210)에 의해 전기적으로 연결될 수 있다. 도 3에서는 도시되지 않았지만, 도 3의 플레이트 전극(150) 하부에는 도 2의 구조물이 배치될 수 있다.
도면에 도시되지는 않았지만, 플레이트 전극(150), 제 1 플레이트 파워 메쉬 라인(160a) 및 제 2 플레이트 파워 메쉬 라인(160b) 사이 각각에 절연층이 개재되어 있으며, 본 실시예에서는 워드 라인(WL)과 평행하는 제 1 플레이트 파워 메쉬 라인(160a)을 하부에 형성하고, 비트 라인(BL)과 평행하는 제 2 플레이트 파워 메쉬 라인(160b)을 그 상부에 형성하였지만, 반대로 형성하여도 동일한 효과를 거둘 수 있다.
이때, 제 1 플레이트 파워 메쉬 라인(160a)이 적어도 한 부분의 컷팅부(170)를 갖고는 있지만, 제 1 플레이트 파워 메쉬 라인(160a)은 그 상부 또는 하부에 배치되는 제 2 플레이트 파워 메쉬 라인(160b)과 콘택부(210)를 통해 전기적으로 연결되기 때문에, 플레이트 전압(Vcp)이 용이하게 플레이트 전극(150)의 각 부분에 전달된다.
아울러, 플레이트 전압 발생부(250)은 상대적으로 상부에 위치하는 제 2 플레이트 파워 메쉬 라인(160b)과 전기적으로 연결되어, 상기 플레이트 전압(Vcp)을 플레이트 전극(150)에 제공한다.
이와 같이, 워드 라인과 평행하게 연장되는 제 1 플레이트 파워 메쉬 라인(160a)을 부분적으로 단절시킴에 따라, 노이즈가 인접하는 셀 매트쪽으로 전달되지 않으므로, 인접 매트로부터 노이즈 유입을 차단할 수 있다.
또한, 도 4에 도시된 바와 같이, 제 1 플레이트 파워 메쉬 라인(160a) 자체를 생략할 수 있다. 다시 말해, 본 실시예의 플레이트 파워 메쉬 라인은 비트 라인과 평행하는 방향(BL)으로만 연장된다. 이에 따라, 비트 라인과 평행하는 제 2 플레이트 파워 메쉬 라인(160b)은 플레이트 전압원 및 플레이트 전극(150)과 각각 직접적으로 전기적 콘택이 이루어진다. 이러한 경우, 워드 라인 방향(WL)과 평행하게 연장되는 플레이트 파워 메쉬 라인(160a)이 존재하지 않으므로, 셀 매트간의 노이즈 전달 자체가 원천적으로 차단된다.
또한 도 5에 도시된 바와 같이, 워드 라인과 평행하는 상기 제 1 플레이트 파워 메쉬 라인(160aa)은 셀 매트 상부에만 위치될 수 있다. 이러한 경우 역시, 인접 셀 매트로의 연장되는 경로가 차단되기 때문에, 노이즈 전달이 차단된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 노이즈 전달을 유발하는 워드 라인과 평행하는 플레이트 전압 라인에 적어도 한 부분의 컷팅부를 설치한다. 이에 따라, 인접하는 셀 매트쪽으로 노이즈 전달을 차단하므로써, 안정적인 플레이트 전압을 공급하여, 데이터 리텐션(retention) 타임을 확보할 수 있다.
이상에서는 본 발명의 실시예에 대하여 설명하였으나, 본 발명은 상기한 실시예에만 한정되는 것은 아니고 다양한 변경이나 변형이 가능하다. 본 발명은 첨부된 청구범위에 의해 정의되는 본 발명의 사상 및 범주 내에 포함될 수 있는 대안, 변형 및 등가를 포함한다.
110 : 셀 매트 120 : 서브 워드라인 드라이버 영역
130 : 센스 앰프 어레이 영역 150 : 셀 플레이트 전극
160a : 제 1 플레이트 파워 메쉬 라인
160b : 제 2 플레이트 파워 메쉬 라인

Claims (13)

  1. 복수의 워드 라인 및 그와 직교하는 복수의 비트 라인을 구비한 복수의 셀 매트를 포함하는 셀 블록;
    상기 셀 블록 상부에 전체적으로 배치되는 셀 플레이트 전극; 및
    상기 셀 플레이트 전극과 전기적으로 연결되며, 상기 워드 라인과 평행하는 방향으로 연장되는 제 1 플레이트 파워 라인, 및 상기 비트 라인과 평행하는 방향으로 연장되며 상기 제 1 플레이트 파워 라인과 다른 평면에 위치하는 제 2 플레이트 파워 라인을 포함하는 플레이트 파워 라인을 포함하며,
    상기 제 1 플레이트 파워 라인은 적어도 하나의 컷팅부를 포함하며,
    상기 컷팅부는 상기 셀 매트 외곽에 위치되는 반도체 집적 회로 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 워드 라인과 직교하는 상기 셀 매트 사이의 공간 각각에 서브 워드 라인 드라이버 영역이 더 구비되는 반도체 집적 회로 장치.
  4. 제 3 항에 있어서,
    상기 컷팅부는 상기 서브 워드라인 드라이버 영역에 위치되는 반도체 집적 회로 장치.
  5. 제 1 항에 있어서,
    상기 컷팅부에 의해 단절된 상기 제 1 플레이트 파워 라인들은 상기 플레이트 전극과 전기적으로 연결되는 반도체 집적 회로 장치.
  6. 복수의 워드 라인 및 그와 직교하는 복수의 비트 라인을 구비한 복수의 셀 매트를 포함하는 셀 블록;
    상기 셀 블록 상부에 전체적으로 형성되는 플레이트 전극; 및
    상기 셀 플레이트 전극과 전기적으로 연결되며 상기 비트 라인과 평행하는 방향으로 연장되는 플레이트 파워 라인을 포함하며,
    상기 비트 라인 방향으로 연장되는 플레이트 파워 라인은 상기 플레이트 전극과 직접 콘택이 이루어지는 반도체 집적 회로 장치.
  7. 제 6 항에 있어서,
    상기 워드 라인과 평행하는 방향으로 연장되며, 적어도 한 부분이 절단되어 있는 컷팅부를 포함하며, 상기 플레이트 라인과 전기적으로 연결되는 추가 플레이트 파워 라인을 더 포함하는 반도체 집적 회로 장치.
  8. 제 7 항에 있어서,
    상기 추가 플레이트 파워 라인은 상기 워드 라인과 직교하는 상기 셀 매트의 사이의 공간에 배치되는 반도체 집적 회로 장치.
  9. 제 6 항에 있어서,
    상기 플레이트 파워 라인은 플레이트 전압원과 전기적으로 연결되는 반도체 집적 회로 장치.
  10. 뱅크;
    상기 뱅크내에 위치되며, 복수의 워드 라인 및 복수의 비트 라인을 각각 포함하는 제 1 및 제 2 셀 매트;
    상기 제 1 및 제 2 셀 매트 각각에 위치되는 복수의 스토리지 노드 전극;
    상기 제 1 및 제 2 셀 매트 모두를 덮도록 형성되는 플레이트 전극;
    상기 플레이트 전극 상부에 상기 플레이트 전극과 전기적으로 연결되도록 형성되고, 상기 워드 라인과 평행한 방향으로 연장되는 플레이트 파워 라인을 포함하며,
    상기 플레이트 파워 라인은 상기 제 1 및 제 2 셀 매트 사이의 부분에서 단절이 이루어진 반도체 집적 회로 장치.
  11. 제 10 항에 있어서,
    상기 플레이트 파워 라인과 전기적으로 연결되며, 상기 비트 라인과 평행하게 연장되는 추가 플레이트 파워 라인을 포함하는 반도체 집적 회로 장치.
  12. 제 11 항에 있어서,
    상기 플레이트 파워 라인은 상기 플레이트 전극과 직접 콘택되고,
    상기 추가 플레이트 파워 라인은 플레이트 전압원과 전기적으로 연결되는 반도체 집적 회로 장치.
  13. 제 11 항에 있어서,
    상기 플레이트 파워 라인은 상기 제 1 셀 매트 또는 제 2 셀 매트 내부에만 위치되는 반도체 집적 회로 장치.
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