KR102506791B1 - 파워 분배 네트워크 개선을 위한 반도체 장치 - Google Patents

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Abstract

본 기술은 메모리 셀 어레이 영역에서 일부 영역을 레저브 캐패시터 영역으로 사용하는 반도체 장치를 개시한다. 본 기술의 일 실시 예에 따른 반도체 장치는 제 1 방향으로 연장되는 비트라인, 상기 비트라인에 공통 연결된 복수의 메모리 셀들, 상기 메모리 셀들 사이에 위치하되 상기 비트라인과 전기적으로 분리된 적어도 하나의 레저브(Reservoir) 셀 및 상기 레저브 셀과 전기적으로 연결된 제 1 파워 라인을 포함할 수 있다.

Description

파워 분배 네트워크 개선을 위한 반도체 장치{SEMICONDUCTOR APPARATUS FOR IMPROVING POWER DISTRIBUTION NETWORK}
본 발명은 고밀도 반도체 장치에 관한 것으로, 보다 상세하게는 메모리 셀들을 이용하여 PDN(Power Distribution Network)을 개선시킨 반도체 장치에 관한 것이다.
반도체 메모리 장치는 계속해서 고집적화, 고용량화, 고속화되고 있다. 특히, 모바일 기기는 그 보급률이 날로 증가 추세를 보이고 고기능화 되고 있으며, 이에 적용될 메모리 장치에 대한 고성능화가 요구된다.
이에 따라 반도체 메모리 칩 내부의 전류 소모량은 더욱 증가하게 마련이다. 반도체 메모리 칩 내에서 전력 분배 라인의 임피던스에 의해 전압이 강하되면 공급되는 전압에 비해 실제 소자에 공급되는 전압이 작아져 회로 동작특성에 악영향을 미치게 된다.
최근 반도체 메모리 칩의 동작시 전력 부족 현상을 해결하기 위해 전력 분배 네트워크(Power Distribution Network; PDN) 관련 분야에 관심이 높아지고 있다. PDN 설계 방법으로서, 디커플링 캐패시터 배치, 메쉬 형태로의 파워라인 배치 등이 이루어지고 있으나, 칩 전체적인 전압 강하 현상을 개선하기 위해서는 더욱 많은 연구가 필요하다.
본 발명은 메모리 셀 어레이 영역(MAT)에서 일부 영역을 레저브 캐패시터 영역으로 사용함으로써 파워 소스인 패드(PAD)로부터 멀리 떨어진 매트 내부의 PDN(Power Distribution Network) 열화를 효과적으로 방지할 수 있는 반도체 장치를 제공하고자 한다.
본 발명의 일 실시 예에 따른 반도체 장치는 제 1 방향으로 연장되는 비트라인, 상기 비트라인에 공통 연결된 복수의 메모리 셀들, 상기 메모리 셀들 사이에 위치하되 상기 비트라인과 전기적으로 분리된 적어도 하나의 레저브(Reservoir) 셀 및 상기 레저브 셀과 전기적으로 연결된 제 1 파워 라인을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 장치는 셀 어레이 영역 내에 위치하며, 캐패시터에 데이터를 저장하는 복수의 메모리 셀들 및 상기 셀 어레이 영역 내에 위치하며, 캐패시터가 제 1 파워 라인에 연결되는 복수의 레저브 셀들을 포함할 수 있다.
본 발명은 파워 소스인 패드(PAD)로부터 멀리 떨어진 매트 내부에서의 PDN 열화를 효과적으로 방지할 수 있다.
도 1은 일반적인 반도체 장치에서의 셀 어레이 구조를 회로적으로 나타낸 회로도.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 셀 어레이 구조를 회로적으로 나타낸 회로도.
도 3은 도 2의 셀 어레이 구조를 나타낸 평면도.
도 4는 도 3에서 A-A’에 따라 절단된 모습들을 예시적으로 보여주는 단면도들.
도 5는 본 발명의 다른 실시 예에 따른 반도체 장치의 셀 어레이 구조를 회로적으로 나타내는 회로도.
도 6은 도 5의 셀 어레이 구조를 나타낸 평면도.
도 7은 도 6에서 A-A’에 따라 절단된 모습들을 예시적으로 보여주는 단면도들.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 일반적인 반도체 장치의 셀 어레이 구조를 회로적으로 나타낸 회로도이며, 도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 셀 어레이 구조를 회로적으로 나타낸 회로도이다.
도 1과 도 2를 비교하여, 본 발명의 일 실시 예에 따른 셀 어레이 구조를 설명한다.
DRAM과 같은 반도체 장치는 데이터 저장을 위한 메모리 셀들이 어레이 형태로 배열된 셀 어레이를 포함한다. 각 메모리 셀은 스위칭 장치인 트랜지스터 및데이터가 저장되는 캐패시터를 하나씩 포함하는 1T1C 구조를 갖는다.
이러한 셀 어레이에는 트랜지스터들을 온/오프 시키기 위한 워드라인들(WL0 ~ WL9)이 제 1 방향(도 1에서는 세로 방향)을 따라 일정 간격으로 이격되게 배치된다. 그리고, 캐패시터에 데이터를 저장하고 캐패시터에 저장된 데이터를 읽기 위한 비트라인들(BL0 ~ BL9)이 워드라인들(WL0 ~ WL9)과 수직하게 교차되는 제 2 방향(도 1에서는 가로 방향)을 따라 일정 간격으로 이격되게 배치된다. 도 1에서는, 설명의 편의를 위해 워드라인들(WL0 ~ WL9)과 비트라인들(BL0 ~ BL9) 만을 예시적으로 도시하였다.
도 1에서는 2개의 메모리 셀들이 쌍을 이루며, 해당 메모리 셀들의 트랜지스터들은 공통 노드(비트라인 콘택)를 통해 비트라인들(BL0 ~ BL9)에 연결된다.
도 1의 구조와 비교하여, 본 실시 예에 따른 반도체 장치에서는, 도 2에서와 같이, 셀 어레이 영역(MAT)의 일부 셀들이 데이터를 저장하기 위한 메모리 셀로 사용되지 않고 PDN 개선을 위한 레저브(Reservoir) 셀로 사용된다. 즉, 동일한 공정을 통해 동일한 구조(크기 및 형태)로 형성된 셀 어레이 영역 내의 셀들 중 일부 셀들이 레저브 셀로 사용된다. 예컨대, 셀 어레이 영역의 전체 워드라인들(WL0 ~ WL9) 중에서 중앙부에 배치된 일부 워드라인들(도 2에서는 WL4과 WL5)에 연결된 셀들은 메모리 셀이 아닌 레저브 셀로 사용되며, 이러한 레저브 셀의 캐패시터들이 레저브 캐패시터(R-CAP)가 된다. 이때, 워드라인들(WL4, WL5)도 다른 워드라인들(WL0 ~ WL3, WL6 ~ WL9)과 동일한 공정을 통해 동일한 구조(크기 및 형태)로 형성되나, 그 기능이 상이한 레저브 워드라인으로 사용된다.
이를 위해, 워드라인들(WL4, WL5)에 연결된 레저브 셀들은 비트라인들(BL0 ~ BL9)과 전기적으로 연결되지 않고, 대신에 제 1 파워 라인(PWR 1)에 공통 연결된다. 즉, 레저브 셀들의 캐패시터들은 트랜지스터를 통해 비트라인들(BL0 ~ BL9)과 연결되는 것이 아니라 제 1 파워 라인(PWR 1)과 연결된다. 제 1 파워 라인(PWR 1)은 레저브 캐패시터(R-CAP)에 전원을 공급하기 위한 라인으로, 레저브 캐패시터(R-CAP) 영역에서 레저브 워드라인들(WL4, WL5)과 평행한 방향으로 진행하며 레저브 워드라인들(WL4, WL5) 사이에 위치할 수 있다.
또한, 로우 디코더(미도시)에 연결되어 로우 디코더로부터 선택적으로 게이트 전압을 인가받는 워드라인들(WL0 ~ WL3, WL6 ~ WL9)과 달리, 레저브 워드라인들(WL4, WL5)은 제 2 파워 라인(PWR 2)에 연결되어 항상 게이트 전압을 인가받는다. 이에 따라, 레저브 워드라인들(WL4, WL5)과 연결된 레저브 셀들의 트랜지스터들은 항상 온 상태가 된다. 즉, 레저브 캐패시터(R-CAP) 영역에 있는 레저브 셀들의 캐패시터들은 트랜지스터를 통해 항상 제 1 파워 라인(PWR 1)과 전기적으로 연결되어 제 1 파워 라인(PWR 1)으로부터 전원을 공급받음으로써 셀 캐피시터가 아닌 레저브 캐패시터로서의 기능을 수행하게 된다.
본 실시 예에서는, 셀 어레이 영역의 전체 워드라인들(WL0 ~ WL9) 중에서 가운데 부분에 위치한 워드라인들이 레저브 워드라인들로 사용되는 경우에 대해 설명하였으나 그 위치가 가운데 부분에 한정되지는 않는다. 또한, 본 실시 예에서는 2개의 워드라인들(WL4, WL5)만이 레저브 워드라인들로 사용되는 경우에 대해 설명하였으나 그 수는 필요에 따라 증감될 수 있다.
도 3은 도 2의 셀 어레이 구조를 나타낸 평면도이며, 도 4는 도 3에서 A-A’에 따라 절단된 모습들을 예시적으로 보여주는 단면도들이다.
소자분리막(12)에 의해 정의된 액티브 영역들(14)은 일정 간격으로 비스듬하게 배치된다. 각 액티브 영역(14)은 2개의 워드라인들 및 하나의 비트라인과 교차되게 형성될 수 있으며, 워드라인들(WL0 ~ WL9)은 도 4에서와 같이 액티브 영역(14)에 매립되는 형태로 형성될 수 있다.
각 액티브 영역(14)은 교차되는 2개의 워드라인들에 의해 3개의 영역들로 구분된다. 이때, 구분된 영역들 중 가운데 영역은 비트라인과 연결되고 그 양측에 있는 영역들은 캐패시터와 연결된다.
그런데 본 실시 예에 따른 레저브 캐패시터(R-CAP) 영역의 액티브 영역들(14)은 비트라인(BL0 ~ BL9)과 전기적으로 연결되지 않는다. 즉, 도 4(a) 및 도 4(b)에서와 같이, 레저브 캐패시터(R-CAP) 영역에 있는 액티브 영역들(14)의 상부에는 캐패시터와의 연결을 위한 스토리지노드 콘택(16)은 형성되나, 비트라인과의 연결을 위한 비트라인 콘택은 형성되지 않는다.
대신에, 레저브 캐패시터(R-CAP) 영역의 액티브 영역들(14)에는 레저브 워드라인들(WL4, WL5) 사이에 위치하며 레저브 워드라인들(WL4, WL5)과 평행하게 진행하는 제 1 파워 라인(PWR 1)이 형성된다. 이때, 제 1 파워 라인(PWR 1)은 도 4(a)에서와 같이 정션(15)과 연결되도록 액티브 영역(14) 상에 형성되거나, 도 4(b) 도면에서와 같이 정션(15)에 매립되도록 액티브 영역(14) 내에 형성될 수 있다. 즉, 레저브 셀의 트랜지스터에서 정션들(소오스/드레인) 중 한 곳은 스토리지노드 콘택(16)을 통해 캐패시터(도시하지 않음)와 연결되고, 다른 한 곳은 제 1 파워 라인(PWR 1)에 연결된다.
레저브 워드라인들(WL4, WL5)은 제 2 파워 라인(PWR 2)과 연결되어 항상 게이트 전압을 인가받음으로써 레저브 셀의 트랜지스터를 항상 턴온 상태로 유지시킨다. 제 2 파워 라인(PWR 2)은 비트라인(BL0 ~ BL9) 보다 상위 레이어에 위치하는 메탈 라인으로 형성될 수 있으며, 콘택을 통해 레저브 워드라인들(WL4, WL5)과 연결될 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 장치의 셀 어레이 구조를 회로적으로 나타낸 회로도이다.
도 2와 비교하여, 도 5에서는 레저브 캐패시터(R-CAP) 영역에 레저브 워드라인들(WL4, WL5)이 존재하지 않는다. 즉, 본 실시 예에서는 레저브 캐패시터(R-CAP) 영역에 위치하는 레저브 셀들이 트랜지스터를 포함하지 않고 캐패시터만을 포함하며, 그 캐패시터들은 트랜지스터를 통하지 않고 바로 제 1 파워 라인(PWR 1)과 연결된다.
따라서, 본 실시 예에서는 제 2 파워 라인(PWR 2)도 존재하지 않는다.
도 6은 도 5의 셀 어레이 구조를 나타낸 평면도이며, 도 7는 도 6에서 A-A’에 따라 절단된 모습들을 예시적으로 보여주는 단면도들이다.
도 6의 구조에서는, 상술한 도 3의 구조와 비교하여, 레저브 캐패시터(R-CAP) 영역에 제 1 파워 라인(PWR 1)은 형성되되, 레저브 워드라인들(WL4, WL5)은 형성되지 않는다. 대신에, 레저브 셀들의 캐패시터들과 제 1 파워 라인(PWR 1)을 전기적으로 연결시켜주기 위한 새로운 구조를 레저브 캐패시터(R-CAP) 영역의 액티브 영역들(14)에 형성한다.
이를 위해, 스토리지노드 콘택(16)과 제 1 파워 라인(PWR 1)이 전기적으로 직접 연결되도록 스토리지노드 콘택(16)과 제 1 파워 라인(PWR 1) 사이에 도전성 물질을 형성한다. 예컨대, 도 7(a) 및 도 7(b)에서와 같이, 액티브 영역(14)의 상부(upper portion)에 전체적으로 불순물을 주입하여 도전층(18)을 형성할 수 있다.
이때, 제 1 파워 라인(PWR 1)은 도 7(a)에서와 같이 도전층(18)과 연결되도록 액티브 영역(14) 상에 형성되거나, 도 7(b) 도면에서와 같이 도전층(18)에 매립되도록 액티브 영역(14) 내에 형성될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
12 : 소자분리막
14 : 액티브 영역
15 : 정션(소오스/드레인)
16 : 스토리지노드 콘택
18 : 도전층
WL0 ~ WL9 : 워드라인들
BL0 ~ BL9 : 비트라인들
R-CAP 영역 : 레저브 캐패시터 영역
PWR 1 : 제 1 파워 라인
PWR 2 : 제 2 파워 라인

Claims (20)

  1. 셀 어레이 영역에서 제 1 방향으로 연장되는 비트라인들;
    상기 비트라인들에 연결된 복수의 메모리 셀들;
    같은 비트라인에 연결된 메모리 셀들 사이에 위치하되 상기 셀 어레이 영역의 모든 비트라인들과 전기적으로 분리된 적어도 하나의 레저브(Reservoir) 셀; 및
    상기 레저브 셀과 전기적으로 연결된 제 1 파워 라인을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 적어도 하나의 레저브 셀은
    상기 메모리 셀들과 일렬로 정렬되게 위치하는 것을 특징으로 하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1 파워 라인은
    상기 비트라인과 교차되는 제 2 방향으로 연장되는 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 적어도 하나의 레저브 셀은
    상기 제 1 파워 라인의 양측에 위치하여 상기 제 1 파워 라인에 공통 연결되는 레저브 셀들을 포함하는 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 비트라인과 교차되게 연장되며, 상기 메모리 셀들에 각각 연결되는 복수의 워드라인들; 및
    상기 워드라인들과 평행하게 상기 워드라인들 사이에 위치하며, 상기 적어도 하나의 레저브 셀에 연결되는 적어도 하나의 레저브 워드라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서, 상기 적어도 하나의 레저브 워드라인은
    게이트 전압이 항상 인가되는 제 2 파워 라인과 연결되는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서, 상기 적어도 하나의 레저브 워드라인은
    상기 제 1 파워 라인의 양측에 대칭되게 위치하는 제 1 레저브 워드라인 및 제 2 레저브 워드라인을 포함하는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 제 1 파워 라인은
    상기 제 1 레저브 워드라인과 상기 제 2 레저브 워드라인 사이의 액티브 영역에 매립되는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 제 1 파워 라인은
    상기 제 1 레저브 워드라인과 상기 제 2 레저브 워드라인 사이의 액티브 영역 상에 위치하는 것을 특징으로 하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서, 상기 복수의 워드라인들은
    상기 적어도 하나의 레저브 워드라인의 양측에 대칭되게 배치되는 것을 특징으로 하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 레저브 셀은
    레저브 캐패시터; 및
    졍션이 상기 레저브 캐패시터와 상기 제 1 파워 라인에 각각 연결되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 트랜지스터는
    동작시 항시 턴온 상태를 유지하는 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 레저브 셀은
    레저브 캐패시터; 및
    상기 레저브 캐패시터와 상기 제 1 파워 라인을 항시 전기적으로 연결시켜주는 도전층을 포함하는 것을 특징으로 하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 도전층은
    액티브 영역 내에 불순물이 주입된 불순물 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 셀 어레이 영역 내에 위치하며, 캐패시터에 데이터를 저장하며 비트라인들에 연결되는 복수의 메모리 셀들; 및
    상기 셀 어레이 영역 내에서 같은 비트라인에 연결된 메모리 셀들 사이에 위치하며, 캐패시터가 제 1 파워 라인에는 연결되나 상기 셀 어레이 영역 내의 모든 비트라인들과는 전기적으로 분리되는 복수의 레저브 셀들을 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    제 1 방향으로 진행하며 상기 메모리 셀들에 연결되는 복수의 워드라인들; 및
    상기 제 1 방향으로 진행하며 상기 레저브 셀들에 연결되는 적어도 하나의 레저브 워드라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 적어도 하나의 레저브 워드라인은
    게이트 전압이 항상 인가되는 제 2 파워 라인에 연결되는 것을 특징으로 하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서, 상기 레저브 셀은
    레저브 캐패시터; 및
    졍션이 상기 레저브 캐패시터와 상기 제 1 파워 라인에 각각 연결되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 레저브 셀은
    레저브 캐패시터; 및
    상기 레저브 캐패시터와 상기 제 1 파워 라인을 항시 전기적으로 연결시켜주는 도전층을 포함하는 것을 특징으로 하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서, 상기 도전층은
    액티브 영역 내에 불순물이 주입된 불순물 영역을 포함하는 것을 특징으로 하는 반도체 장치.
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