KR102148914B1 - eDRAM 용 선택 트랜지스터 내의 백 게이트 - Google Patents
eDRAM 용 선택 트랜지스터 내의 백 게이트 Download PDFInfo
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Abstract
본 발명은 제1 스토리지 노드(1120, 1220), 스토리지 노드에 저장된 값에 액세스하기 위한 비트 라인 노드(1040), 및 비트 라인 노드로부터 스토리지 노드까지의 액세스를 제어하는 선택 트랜지스터(1130, 1230)를 포함하고, 선택 트랜지스터는 프론트 게이트(1132, 1232) 및 백 게이트(4510, 4511)를 가지는, eDRAM 메모리 소자에 연관된다.
Description
본 발명은 마이크로 전자 공학(microelectronics) 분야에 관한 것이다. 더욱 상세하게는, 본 발명은 임베디드(embedded) DRAM들(Dynamic random-access memories)의 분야에 관한 것이고, 선택 트랜지스터 상의 백 게이트의 이용을 통해 향상된 성능들을 달성하는 새로운 구조를 제공한다. 또한, 동일한 구조는 DRAM 어플리케이션들에서도 이용될 수 있다.
요즘에는 대부분의 전자 장치들에 DRAM들이 존재한다. DRAM들은 보통 마이크로컨트롤러들 또는 마이크로프로세서들의 메인 메모리를 형성한다. 일반적으로 말하면, DRAM들은, 독립적인 다이(die) 상에 구현되었는지 또는 마이크로컨트롤러/마이크로프로세서와 동일한 다이 상에 구현되었는지에 따라, 각각 독립형(standalone) DRAM들 및 임베디드 DRAM들(이하, 'eDRAM들')로 나뉜다. eDRAM들의 사이즈 및 디자인 제약들은 독립형 DRAM들과 다르다. 구체적으로, eDRAM들의 용량(capacity)은 독립형 DRAM들의 용량보다 보통 작다. 예를 들어, 독립형 DRAM들이 요즘 기가바이트 이상의 사이즈인 반면, 임베디드 DRAM들은 수백 킬로바이트 내지 그 이상의 범위의 사이즈로 발견될 수 있다.
일반적으로, 각 DRAM의 가장 작은 기본 블록은, 여러 형태들을 가질 수 있지만 대부분 커패시터로 구현되는 스토리지 소자(storage element), 및 메모리 소자(memory element)에 대한 액세스를 허용하거나 차단하는 트랜지스터를 구비한다. 트랜지스터가 액세스를 허용하면, 메모리 소자는 기입 또는 독출될 수 있다. 액세스가 허여되지 않으면, DRAM은 리텐션 모드(retention mode)이다. 이러한 트랜지스터는 보통 "선택 트랜지스터"라고 명명된다.
독립형 DRAM에서, 선택 트랜지스터는 메모리 셀로부터의 누설 전류를 감소시키고 짧은 채널 효과들을 감소시키기 위하여, 일반적으로 상당히 길다. 요즘에는 선택 트랜지스터가 트렌치 내에 폴딩된(folded) 3D 소자이다. 따라서, 긴 채널의 풋프린트(footprint)가 작다. 한편, 임베디드 DRAM들에서, 이러한 3D는 보통 제공되지 않는다. 그러므로, eDRAM들에서는, 면적을 줄이기 위해 여전히 짧은 채널 길이를 가지면서도, 매우 낮은 오프 커런트(off current)를 제공하고, 그럼으로써, 메모리 셀에 대한 적절한 리텐션 타임을 보장할 수 있는 선택 트랜지스터가 사용되어야 한다. 이러한 목적을 달성하기 위하여, 선택 트랜지스터는 보통 높은 문턱 전압을 가지도록 구조화된다. 이것은, 예를 들어, 적절한 도핑 프로파일(doping profile)을 통해 획득될 수 있다. 그러나, 트랜지스터가 도통되어야(conductive) 할 때, 높은 문턱 전압이 단점이 되는데, 이는 온 커런트(on current)가 고속 동작에 충분한 레벨을 달성할 수 없기 때문이다. 이러한 점은, 스토리지 소자 내에 저장된 값을 독출/기입하기 위하여, 선택 트랜지스터가 닫혀져야 할 때, 즉, 도통되어야 할 때, 선택 트랜지스터를 오버 드라이브 모드(overdrive mode)로 이용함으로써 보통 해결된다.
오버 드라이브 전압의 이용은 그 자체로 고 전압 회로 상의 이용 가능성을 필요로 하고, 선택 트랜지스터가 오버 드라이브 동작에 잘 견디도록(resistant) 만들어져야 하기 때문에, 오버 드라이브 전압의 이용은 상당히 복잡하다. 구체적으로, 트랜지스터가 오버 드라이브 모드에서 사용되어야 하므로, 그 게이트 유전체(dielectric gate)는 예를 들어, 회로의 나머지에 이용되는 "표준" 트랜지스터보다 두꺼워야 한다. 이것은 임베디드 DRAM의 비용을 증가시키는 추가적인 제조 단계들을 더 필요로 한다. 게다가, 이러한 동작 모드는 선택 트랜지스터의 개폐(opening and closing)를 느리게 하며, 이것은 결과적으로, 임베디드 DRAM의 동작을 느리게 한다. 더욱이, 오버 드라이브 레벨까지 구동 전압의 증가는 임베디드 DRAM의 소비 전력을 실질적으로 증가시킨다.
본 발명은 상술한 문제점들의 관점에서 이루어졌고, 본 발명의 목적은 오버 드라이브 전압 없이 임베디드 DRAM의 동작을 허용하는 임베디드 DRAM들에 대한 개선된 구조를 제공하는 데에 있다.
이것은 일반적으로 선택 트랜지스터에 대한 듀얼 게이트 구조를 사용함으로써, 구체적으로, 선택 트랜지스터에 백 게이트를 추가함으로써 달성된다.
구체적으로, 본 발명의 일 실시예는 제1 스토리지 노드, 상기 스토리지 노드에 저장된 값에 액세스하기 위한 비트 라인 노드, 및 상기 비트 라인 노드에서 상기 스토리지 노드로의 액세스를 제어하는 선택 트랜지스터를 포함하고, 상기 선택 트랜지스터는 프론트 게이트 및 백 게이트를 가지는, eDRAM 메모리 소자에 연관될 수 있다.
이것은 선택 트랜지스터의 문턱 전압이 백 게이트를 통해 제어될 수 있고, 그럼으로써 다이 상의 로직 트랜지스터들의 제조와 호환될 수 없는 선택 트랜지스터 용 특수 트랜지스터를 이용하지 않고서도 바람직한 문턱 전압을 획득하는 것을 허용하게 할 수 있는 유익한 장점을 제공한다. 또한, 백 게이트는 선택 트랜지스터의 누설 전류를 감소시키는 것도 도와준다.
일부 실시예들에서, 백 게이트는 선택 트랜지스터의 문턱 전압의 증가를 위해 극성화되도록(polarized) 구성될 수 있다.
이것은 바람직한 낮은 오프 커런트가 달성될 수 있는 유익한 장점을 제공한다.
일부 실시예들에서, 백 게이트는 eDRAM 메모리 소자의 리텐션 동작 동안 선택 트랜지스터의 문턱 전압의 증가를 위해 극성화되도록 구성될 수 있다.
이것은 리텐션 모드 동안 바람직한 낮은 오프 커런트가 달성될 수 있는 유익한 장점을 제공한다.
일부 실시예들에서, 백 게이트는 eDRAM 메모리 소자의 독출 및/또는 기입 동작 동안 선택 트랜지스터의 문턱 전압의 감소를 위해 극성화되도록 구성될 수 있다.
이것은 독출 및/또는 기입 동안, 상기 트랜지스터가 빠르게 동작하는 유익한 장점을 제공한다.
또한, 본 발명은 둘 다 상술한 제1 또는 제2 실시예에 따른, 적어도 제1 및 제2 eDRAM 메모리 소자를 포함하고, 제1 eDRAM 메모리 소자의 백 게이트는 제2 eDRAM 메모리 소자의 백게이트에 연결되는 eDRAM 그룹에 더 연관될 수 있다.
이것은 단일 백 게이트가 복수의 eDRAM 메모리 소자들에 대해 용이하게 제어될 수 있는 유익한 이점을 제공한다.
일부 실시예들에서, 제1 eDRAM 메모리 소자의 비트 라인 노드는 제2 eDRAM 메모리 소자의 비트 라인 노드와 동일할 수 있다.
이것은 두 메모리 소자들의 사이즈가 최소 레벨로 제한될 수 있는 유익한 이점을 제공한다.
또한, 본 발명은 둘 다 상술한 제1, 제3 또는 제4 실시예들에 따른, 적어도 제1 및 제2 eDRAM 메모리 소자를 포함하고, 제1 eDRAM 메모리 소자의 백 게이트는 제2 eDRAM 메모리 소자의 백 게이트로부터 연결 해제된(disconnected) eDRAM 그룹에 더 연관될 수 있다.
이것은 두 개의 백 게이트들이 대응하는 선택 트랜지스터의 상태(리텐션, 독출, 기입)에 따라 독립적으로 제어될 수 있는 유익한 이점을 제공한다.
일부 실시예들에서, 제1 eDRAM 메모리 소자의 비트 라인 노드 및 제2 eDRAM 메모리 소자의 비트 라인 노드는 절연 소자에 의해 분리될 수 있고, 커넥션을 통해 서로 전기적으로 연결될 수 있다.
이것은 두 개의 비트 라인 노드들이 단일 커넥션으로 어드레싱될 수 있고, 그럼으로써 eDRAM 그룹의 아키텍쳐(architecture)를 단순화시킬 수 있는 유익한 이점을 제공한다.
이제 본 발명은 이하에서 유익한 실시예들을 이용하고, 도면들을 참조하여 더욱 상세하게 설명될 것이다. 설명된 실시예들은 단지 가능한 구성들(configurations)일 뿐이며, 그러나, 상술된 바와 같이, 개별적인 특징들은 서로 독립적으로 구현될 수 있고, 또는 생략될 수 있다. 도면들에 예시된 동일한 구성 요소들은 동일한 참조 부호들로 제공된다. 서로 다른 도면들에 예시된 동일한 구성 요소들에 관련된 설명 부분들은 생략될 수 있다. 도면들에서:
도 1은 eDRAM들 또는 독립형 DRAM들에서 사용될 수 있는 DRAM 셀 페어(1000)의 상면도를 개략적으로 예시한다;
도 2는 두 개의 도 1의 eDRAM 셀 페어들(1000)을 포함하는 eDRAM 그룹(2000)의 상면도를 개략적으로 예시한다;
도 3은 본 발명의 일 실시예에 따라, eDRAM 그룹(3000)의 상면도를 개략적으로 예시한다;
도 4는 본 발명의 다른 실시예에 따라, eDRAM 그룹(4000)의 상면도를 개략적으로 예시한다;
도 5는 본 발명의 다른 실시예에 따라, 도 4의 eDRAM 그룹(4000)의 eDRAM 셀들 중 하나의 단면도를 개략적으로 예시한다;
도 6은 본 발명의 다른 실시예에 따라, 도 4의 eDRAM 그룹(4000)의 eDRAM 셀들 중 하나의 다른 단면도를 개략적으로 예시한다;
도 7은 eDRAM 들 또는 독립형 DRAM들에 사용될 수 있는 DRAM 셀 페어(7000)의 상면도를 개략적으로 예시한다;
도 8은 네 개의 도 7의 eDRAM 셀 페어들(7000)을 포함하는 eDRAM 그룹(8000)의 상면도를 개략적으로 예시한다;
도 9는 본 발명의 일 실시예에 따라, eDRAM 그룹(9000)의 상면도를 개략적으로 예시한다;
도 10은 본 발명의 다른 실시예에 따라, eDRAM 그룹(10000)의 상면도를 개략적으로 예시한다.
도 1은 eDRAM들 또는 독립형 DRAM들에서 사용될 수 있는 DRAM 셀 페어(1000)의 상면도를 개략적으로 예시한다;
도 2는 두 개의 도 1의 eDRAM 셀 페어들(1000)을 포함하는 eDRAM 그룹(2000)의 상면도를 개략적으로 예시한다;
도 3은 본 발명의 일 실시예에 따라, eDRAM 그룹(3000)의 상면도를 개략적으로 예시한다;
도 4는 본 발명의 다른 실시예에 따라, eDRAM 그룹(4000)의 상면도를 개략적으로 예시한다;
도 5는 본 발명의 다른 실시예에 따라, 도 4의 eDRAM 그룹(4000)의 eDRAM 셀들 중 하나의 단면도를 개략적으로 예시한다;
도 6은 본 발명의 다른 실시예에 따라, 도 4의 eDRAM 그룹(4000)의 eDRAM 셀들 중 하나의 다른 단면도를 개략적으로 예시한다;
도 7은 eDRAM 들 또는 독립형 DRAM들에 사용될 수 있는 DRAM 셀 페어(7000)의 상면도를 개략적으로 예시한다;
도 8은 네 개의 도 7의 eDRAM 셀 페어들(7000)을 포함하는 eDRAM 그룹(8000)의 상면도를 개략적으로 예시한다;
도 9는 본 발명의 일 실시예에 따라, eDRAM 그룹(9000)의 상면도를 개략적으로 예시한다;
도 10은 본 발명의 다른 실시예에 따라, eDRAM 그룹(10000)의 상면도를 개략적으로 예시한다.
이제 제1 DRAM 셀 페어(1000)가 도 1을 참조하여 설명될 것이다. 도 1은 DRAM 셀 페어(1000)의 상면도를 개략적으로 예시한다. 이하 셀 페어(1000)가 eDRAM 어플리케이션들에 이용되는 것으로 설명될 것이지만, 셀 페어(1000)는 DRAM 및/또는 eDRAM 어플리케이션들에 이용될 수 있다.
구체적으로, 도 1에 개략적으로 예시된 임베디드 DRAM 셀 페어(1000)는 제1 트랜지스터(1130) 및 제2 트랜지스터(1230)를 포함한다. 두 개의 트랜지스터들은 두 개의 메모리 소자들(1100, 1200)에 대한 선택 트랜지스터들로써 역할을 한다. 더욱 상세하게는, 제1 트랜지스터(1130)는 소스(1131), 게이트(1132) 및 드레인(1133)을 포함한다. 이와 유사하게, 제2 트랜지스터(1230)는 드레인(1231), 게이트(1232) 및 소스(1233)를 포함한다. 본 명세서에서, "소스" 및 "드레인"으로 표시된 영역들은 교체될 수 있고, 일반적으로 게이트의 양 측면들(sides) 상의 트랜지스터의 액티브 영역들에 대응된다. 또한, eDRAM 셀 페어(1000)는 비트 라인 노드(1040), 제1 스토리지 노드(1120), 제2 스토리지 노드(1220) 및 두 개의 쉘로우 트렌치 인슐레이션들(shallow trench insulations)(이하, STI)(1110, 1210)을 포함한다. 일부 실시예들에서, 두 개의 메모리 소자들(1100, 1200)은 공통 액티브 실리콘 영역을 갖고, 액티브 실리콘의 외부(1220, 1233, 1232, 1231, 1040, 1133, 1132, 1131, 1120)가 에칭된 것을 의미하는 메사 절연(mesa isolation) 또는 STI에 의해 둘러싸인다. 스토리지 노드들(1120, 1220)은 정보를 저장하기 위한 임의의 적절한 방법으로 구현될 수 있다. 예를 들어, 일부 실시예들에서, 스토리지 노드들은 커패시턴스(capacitance)로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 예를 들어, 정보를 자기적으로 저장하거나 플로팅 바디 SOI 트랜지스터의 문턱 전압을 변경함으로써, 정보의 저장을 허용하는 임의의 기술이 대신 이용될 수 있다.
제1 스토리지 노드(1120)에서 비트 라인 노드(1040)까지의 소자들의 결합은 제1 메모리 소자(1100)를 구현하고, 반면 제2 스토리지 노드(1220)에서 비트 라인 노드(1040)까지의 소자들의 결합은 제2 메모리 소자(1200)를 구현한다. 그 결과, 두 개의 메모리 소자들(1100, 1200)은 공통 비트 라인 노드(1040)를 공유한다. 이것은 두 개의 메모리 소자들(1100, 1200)이 각각 자신의 비트 라인 노드(1040)를 가지는 경우와 달리, eDRAM 셀 페어에 이용되는 공간을 줄이므로, 유익하다.
스토리지 노드(1120)에 저장된 정보에 대한 액세스는 게이트(1132)를 통해 얻어질 수 있다. 이와 유사하게, 스토리지 노드(1220)에 저장된 정보에 대한 액세스는 게이트(1232)를 통해 얻어질 수 있다. 각 메모리 소자(1100, 1200)에 저장된 정보를 독립적으로 액세스할 수 있도록, 각 게이트(1132, 1232) 및 비트 라인 콘택(1040)에 독립적인 커넥션이 제공되어야 한다. 이러한 배열은 도 2에 개략적으로 예시된다.
도 2는 두 개의, 도 1의 eDRAM 셀 페어들(1000)을 포함하는 eDRAM 그룹(2000)의 상면도를 개략적으로 예시한다.
구체적으로, 도 2에서 볼 수 있는 바와 같이, eDRAM 그룹(2000)은 약간 기울어진 두 개의 임베디드 DRAM 셀 페어들(1000)을 포함한다. 이것은 각 eDRAM 셀 페어(1000)에 대해, 스토리지 노드들(1120, 1220)에 대한 커넥션뿐 아니라 비트 라인 노드(1040)에 대한 커넥션을 허용하기 위해 이루어진다. 구체적으로, 이러한 커넥션들은 수평 커넥션 라인들을 가지고 구현되고, 이에 따라, eDRAM 셀 페어들(1000)이 경사져야 하며, 그렇지 않으면, 동일한 수평 커넥션 라인이 비트 라인 노드(1040)뿐 아니라 스토리지 노드들(1120, 1220) 위로 지나갈 것이다. 즉, 본 실시예에서, 노드들(1120, 1220)은 전하가 저장되는 커패시터에 대한 커넥션이다.
eDRAM 셀 페어(1000)가 기울어진 덕분에, 비트 라인 노드(1040), 스토리지 노드들(1120, 1220) 및 게이트들(1132, 1232)에 대한 커넥션들이, 하나는 수평 방향으로 배열되고, 다른 하나를 수직 방향인, 단지 두 레벨의 메탈로 달성될 수 있다. 도 2에서, 이러한 수직/수평 연결과 각 노드/게이트의 교차점의 흑색 사각형들은 비아(via)의 존재를 표시하고, 그럼으로써, 수직/수평 커넥션을 각 노드/게이트에 연결할 수 있다. 더욱 상세하게는, 커넥션들(2411, 2412)은 수평으로 배열되고, 비아들(2421, 2422)을 통해 두 개의 eDRAM 셀 페어들(1000)의 비트 라인 노드들(1040)에 각각 연결된다. 커넥션들(2311, 2312)은 수직으로 배열되고, 비아들(2321, 2322 및 2323, 2324)을 통해 두 개의 eDRAM 셀 페어들(1000)의 게이트들(1132, 1232)에 각각 연결된다.
도 2의 eDRAM 그룹(2000)에서는 단지 두 개의 수직으로 인접한 eDRAM 셀 페어들(1000)이 예시되었지만, 본 발명이 이에 한정되지 않는다는 점이 본 기술분야에서 통상의 지식을 가진 자에게 명확할 것이다. 구체적으로, eDRAM 셀 페어들을 수직으로 및/또는 수평으로 인접한 매트릭스 방식으로 추가함으로써, 임의의 개수의 eDRAM 셀 페어들(1000)이 이러한 방식으로 연결될 수 있다. 예를 들어, 임의의 개수의 eDRAM 셀 페어들(1000)이 도 2에 표시된 두 개의 아래에 수직 방향으로 위치할 수 있다. 이러한 구성에서, 각 eDRAM 셀 페어(1000)의 모든 게이트들(1132)은 커넥션(2311)에 연결될 것이고, 반면 각 eDRAM 셀 페어(1000)의 모든 게이트들(1232)은 커넥션(2312)에 연결될 것이다. 다른 실시예에서, 또는 추가적인 실시예에서, 임의의 개수의 eDRAM 셀 페어들(1000)이 도 2에 예시된 두 개의 eDRAM 셀 페어들(1000)의 왼쪽 또는 오른쪽에 위치할 수 있다. 이 경우, 도 2에 예시된 두 개의 eDRAM 셀 페어들(1000)의 왼쪽 또는 오른쪽에 위치하는 eDRAM 셀 페어들(1000)은, 도 2에 예시된 두 개의 eDRAM 셀 페어들(1000)과 커넥션들(2411, 2412)을 (일부 실시예들에서는, 예시되지 않은 다른 스토리지 노드 커넥션들도) 공유할 것이다. 이러한 배열은, 상기 배열 내의 각 스토리지 노드에 대한 개별적인 액세스를 여전히 허용하면서도, 복수의 eDRAM 셀 페어들 사이에서 커넥션들이 공유될 수 있다는 유익한 이점을 제공한다. 예를 들어, 최상위 eDRAM 셀 페어(1000)의 노드(1120)에 저장된 값들을 독출하기 위해서, 게이트(1132)는 커넥션(2311)을 통해 도통될 수 있고, 스토리지 노드(1120)에 저장된 값은 커넥션(2411)을 통해 검색될(retrieved) 수 있다. 예시되지는 않았지만, 임의의 필요한 증폭기뿐 아니라 필요한 구동 회로 등의 존재를 통해 이러한 기입 및/또는 독출 동작이 달성될 수 있다는 점은 본 기술분야에서 통상의 지식을 가진 자에게 명확할 것이다.
도 3은 본 발명의 일 실시예에 따라 eDRAM 그룹(3000)의 상면도를 개략적으로 예시한다.
구체적으로, 도 3에서는, eDRAM 그룹(3000)을 달성하기 위하여, 도 2의 eDRAM 그룹(2000)에 백 게이트(3500)가 적용되었다. 백 게이트(3500)는 예를 들어, 실리콘 온 인슐레이터(Silicon On Insulator, SOI) 기판과 같은 임의의 적절한 기술로 구현될 수 있다. eDRAM 그룹(3000)의 수직 층 배치에 대한 하나의 가능한 구현에 대한 구체적인 설명은 도 5 및 도 6을 참조하여 이하에서 상술될 것이다. 일부 실시예들에서, 도 3의 모든 절연은 (액티브 실리콘이 매립된 산화물의 상면까지 에칭된) 메사 절연으로 이루어질 수 있다.
eDRAM 그룹(2000) 아래의 백 게이트(3500)의 존재는 트랜지스터들(1130, 1230)의 문턱 전압이 제어되는 것을 허용한다. 구체적으로, 백 게이트(3500) 상의 전압은 누설 전류, 즉, 오프 커런트가 수용 가능한 레벨로 유지되도록, 문턱 전압을 상승시키는 값으로 고정된다. 이것은, 선택 트랜지스터들에 대해 긴 채널을 이용하거나 도핑을 하지 않고, 백 게이트를 통해 높은 문턱 전압이 달성될 수 있으므로 유익하다. 이러한 방식으로, 선택 트랜지스터들(1130, 1230)은 다이 상의 다른 모든 로직 트랜지스터들과 같은 제조 단계 동안 구현될 수 있고, 그럼으로써, eDRAM의 제조를 더욱 저렴하고, 단순하며, 신뢰성 있게 만들 수 있다. 문턱 전압을 상승시키기 위하여, 공지의 기술들이 적용될 수 있다. 예를 들어, 선택 트랜지스터들(1130, 1230)이 N 타입 트랜지스터들인 경우, 그들의 문턱 전압은 백 게이트(3500) 상에 네거티브(negative) 전압을 인가함으로써 상승할 수 있다.
도 4는 본 발명의 다른 실시예에 따라, eDRAM 그룹(4000)의 상면도를 개략적으로 예시한다.
구체적으로, eDRAM 그룹(4000)은 도 2 및 도 3과 같이, 기울어진 방식으로 배열된 두 개의 eDRAM 셀 페어들, 및 두 개의 백 게이트들(4510, 4511)을 포함한다. 도 4의 eDRAM 셀 페어들의 각각은, 도 1 내지 도 3의 실시예들에서 메모리 소자들(1100, 1200)에 공통되는 비트 라인 노드(1040)가, 도 5 및 도 6을 참조하여 상술될 바와 같이 각 트랜지스터(1130, 1230)마다 하나인 두 개의 비트 라인 노드들(1040)로 대체된다는 점에서 도 1 내지 도 3의 eDRAM 셀 페어(1000)와 다르다. 그 다음에, 두 개의 분리된 비트 라인 노드들(1040)은 커넥션(4610)을 통해 연결되고, 이에 따라, eDRAM 그룹(4000)의 독출 및 기입이 eDRAM 그룹(2000)과 같이, eDRAM 셀 페어들의 각각에 대해, 단일 수평 커넥션(2411, 2412)을 가지고 수행될 수 있다. 추가적으로, eDRAM 셀 페어들의 STI(1110)는 그룹핑되고, 이에 따라, 하나의 STI(1110)는 백 게이트(4510)의 좌측에 접하고, 하나의 STI는 백 게이트(4512)의 우측에 접한다. 더욱이, 일부 실시예들에서, 메모리 소자들(4100, 4200)의 상측 및 하측에, 액티브 실리콘(5003)이 에칭된 메사 절연도 있을 수 있다.
두 개의 메모리 소자들(1100, 1200)의 분리는, 두 개의 메모리 소자들(1100, 1200)이 두 개의 별개의 백 게이트들(4510, 4511) 위에 각각 위치하는 것을 허용한다. 이것은 도 3의 eDRAM 그룹(3000)과 비교할 때, 두 개의 백 게이트들이 서로 독립적으로 극성화되는 것을 허용한다. 이것은 백 게이트(4510, 4511)의 동작이 대응하는 트랜지스터 게이트(1132, 1232)의 동작과 결합될 수 있으므로 유익하다. 다시 말해, 트랜지스터(1130) 및 메모리 소자(4100)를 참조하면, 게이트(1132)가 닫힐 때, 즉, 도통될 때, 노드(1120)에 액세스하기 위하여, 게이트(1132) 상의 저 전압을 이용해서 노드에 대한 액세스가 얻어질 수 있도록, 백 게이트(4510)가 트랜지스터의 문턱 전압을 낮추도록 동작될 수 있다. 한편, 트랜지스터(1130)가 열릴 때, 즉, 리텐션 상태 동안, 매우 낮은 누설 전류가 게이트(1130)를 가진 트랜지스터를 통해 흐를 수 있도록, 백 게이트(4510)가 트랜지스터(1130)의 문턱 전압을 상승시키도록 동작될 수 있다. 이러한 방식에서, 예를 들어, 복수의 eDRAM 셀 페어들 중 임의의 eDRAM 셀 페어의 트랜지스터(1130)와 같이, 수직으로 정렬된 모든 트랜지스터들은 복수의 "프론트" 게이트들(1132)을 통해, 그리고, 하나의 백 게이트(4510)를 통해 동작될 수 있다. 이러한 동작은 메모리 소자(4200)의 모든 트랜지스터들(1230) 및 하나의 백 게이트(4511)에 대해 유사하며, 이에 따라, 이에 대한 설명은 생략될 것이다.
이러한 동작은, 고유의(inherent) 높은 문턱 전압을 가지도록 긴 트랜지스터 또는 도핑된 트랜지스터를 필요로 하지 않으면서, 리텐션 상태 동안, 누설 전류를 줄이기 위해 백 게이트가 이용될 수 있고, 동시에, 오버 드라이브의 이용을 필요로 하지 않으면서, 스토리지 노드의 독출/기입 동안 스토리지 노드에 대한 빠른 액세스를 허용하기 위해 백 게이트가 사용될 수 있으므로 유익하다. 그러므로, 각 로우(row)의 메모리 소자들(4100, 4200)에 대한 독립적인 백 게이트의 존재는 소자들의 빠른 동작, 낮은 소비 전력, 긴 리텐션 타임, 및 다이의 나머지에 공통되는 표준 제조 단계들을 이용한 선택 트랜지스터의 구현을 허용하며, 이것은 그 결과, 비용 및 제조 복잡도의 감소를 허용하며, 그럼으로써, 향상된 수율을 제공할 수 있다.
도 5는 본 발명의 다른 실시예에 따라 도 4의 eDRAM 그룹(4000)의 eDRAM 셀 페어들 중 하나의 단면도를 개략적으로 예시한다. 구체적으로, 도 5의 단면도는 도 4의 A-A' 선을 따라 얻어졌다.
구체적으로, 도 5에서 볼 수 있는 바와 같이, 두 개의 트랜지스터들(1130, 1230)이 기판(5000) 상에 구현된다. 기판(5000)은 예를 들어, 벌크 반도체 층(5001), 매립 절연체 층(5002) 및 반도체 박막(5003)을 포함하는 SOI 기판일 수 있다. 두 개의 트랜지스터들(1130, 1230)은 그들의 액티브 층으로서 층(5003)을 이용함으로써 구현된다. 스토리지 노드들(1120, 1220)은 단지 개략적으로 예시되었다. 상술된 바와 같이, 메모리 소자를 구현하는 기술은 예를 들어, 커패시턴스, 가변 문턱 전압을 갖는 SOI 트랜지스터 등과 같은 여러 옵션들 중 임의의 것일 수 있다.
도 5에서 볼 수 있는 바와 같이, 백 게이트들(4510, 4511)의 분리는 메모리 소자(4100) 및 메모리 소자(4200) 사이에 위치한 STI(5004)를 통해 달성된다. 볼 수 있는 바와 같이, 두 메모리 소자들(1100, 1200)에 의해 공유되는 하나의 비트 라인 노드(1040)를 대신해서, 이러한 두 개의 노드들(1040)이 존재하고, 이것들은 두 비트 라인 노드들(1040)에 오버랩된 커넥션(4610)에 의해 연결된다. 이러한 방식에서, 컨택(4610)에 연결하기 위해, 도 2에 예시된 것과 같은 단일 수평 커넥션(2411)을 이용하는 것이 여전히 가능하다.
도 6은 본 발명의 다른 실시예에 따라 도 4의 eDRAM 그룹(4000)의 eDRAM 셀 페어들 중 하나의 다른 단면도를 개략적으로 예시한다. 구체적으로, 도 6의 실시예에서, 두 개의 비트 라인 노드들(1040)이 존재하지 않고, 두 개의 비트 라인 노드들(1040)은 STI(5004)뿐만 아니라 도 5의 실시예에서 비트 라인 노드들(1040)에 의해 점유된 영역 위로 연장되는 단일 비트 라인 노드(4611)에 의해 교체된다.
도 5 및 도 6에서 비어 있는 공간은 예를 들어, 유전체와 같은 적절한 물질들에 의해 채워질 수 있다는 점은 본 기술분야에서 통상의 지식을 가진 자에게 명확할 것이다.
또한, 예시되지는 않았지만, 메모리 소자(1100)의 반도체 층(5003)을 메모리 소자의 백 게이트(4511)로부터 분리하지 않고, 단지 백 게이트들(4510, 4511)만 분리하도록 STI(5004)가 구현될 수 있다. 이 경우, 두 개의 백 게이트들(4510, 4511)이 있더라도, 더 작은 하나의 비트 라인 노드(1040)가 여전히 구현될 수 있다. 이것은 예를 들어, 반도체 층(5003)을 실현하기 전에 STI(5004)를 실현함으로써 달성될 수 있다. 다른 실시예에서, STI(5004)는 반도체 층(5003)을 통한 절단에 의해 실현될 수 있으나, 이어서 반도체 층(5003)의 제거된 부분은 복원될 수 있다. 또 다른 실시예에서, 또는 추가적인 실시예에서, 두 개의 백 게이트들은 STI에 의해 분리되지 않을 수 있고, 단지 벌크 층(5001)의 진성 영역에 의해 분리될 수 있다. 이 경우, 두 개의 백 게이트들은 대응하는 영역들을 도핑함으로써 실현될 수 있고, 실질적으로 STI(5004)에 의해 점유된 영역에 대응하는, 두 개의 도핑된 영역들 사이의 영역에서, 반대로 도핑함으로써 분리가 달성될 것이다.
도 7은 DRAM 셀 페어(7000)의 상면도를 개략적으로 예시한다. 이하에서 DRAM 셀 페어(7000)가 eDRAM 어플리케이션들에 대해 사용되는 것으로 설명되지만, 셀 페어(7000)는 DRAM 및/또는 eDRAM 어플리케이션들에 대해 사용될 수 있다. 도 8은 네 개의 도 7의 eDRAM 셀 페어들(7000)을 포함하는 eDRAM 그룹(8000)의 상면도를 개략적으로 예시한다.
eDRAM 셀 페어(7000)는 비트 라인 노드(7040)가 eDRAM 셀 페어(7000)의 주요 직선 축 B-B'의 밖으로 연장되도록 형성된 점에서 eDRAM 셀 페어(1000)와 다르다. 다시 말해, 도면에서 비트 라인 노드(7040)는 소자들(1110-1133 및 1210-1231)의 바닥 부분보다 더 낮게 아래로 연장된다. 일부 실시예들에서, 소자들(1220, 1233, 1232, 1231, 7040, 1133, 1132, 1131 및 1120)에 의해 점유된 영역의 밖에서 도 5의 층(5003)과 같은 액티브 실리콘이 메사 절연 방식으로 에칭될 수 있다.
이것은 도 8에서 볼 수 있는 바와 같이, 메모리 셀 페어들(7000)의 어레이가, 도 2의 어레이에 필요한 경사 없이 실현되는 것을 허용한다. 도 2의 경우와 같이, 도 8의 각 메모리 셀 페어(7000)의 각 게이트(1132, 1232)에 대해 수직 커넥션이 만들어질 수 있다. 그러나, 스토리지 노드(1120, 1220) 및 비트 라인 노드(7040)가 동일 수평 라인 상에 있지 않으므로, 커넥션은 메모리 셀 페어(7000)의 경사 없이, 두 개의 분리된 수평 커넥션 라인들을 가지고 이러한 소자들에 대해 만들어질 수 있다. 구체적으로, 도 8에서, 도 2에서와 같이, 수직/수평 커넥션들 및 각 노드/게이트의 교차점에서의 흑색 사각형들은 비아의 존재를 표시하고, 그럼으로써, 수직/수평 커넥션을 각 노드/게이트에 연결시킬 수 있다. 더욱 상세하게는, 커넥션들(8411, 8412)은 수평으로 배열되고, 비아들(8421-8423)을 통해 eDRAM 셀 페어들(7001-7003)의 비트 라인 노드들(7040)에 각각 연결된다. 커넥션들(8311-8316)은 수직으로 배열되고, 비아들(8321-8328)을 통해 eDRAM 셀 페어들(7001-7004)의 게이트들(1132, 1232)에 연결된다.
비록 단지 네 개의 eDRAM 셀 페어들(7001-7004)이 도 8의 eDRAM 그룹(8000)에 예시되었지만, 본 발명은 이에 제한되지 않는다는 점은 본 기술분야에서 통상의 지식을 가진 자들에게 명확할 것이다. 구체적으로, 도 2의 실시예에 대해 제시된 것과 유사한 방식으로, eDRAM 셀 페어들을 수직으로 및/또는 수평으로 인접한 매트릭스 방식으로 추가함으로써, 임의의 개수의 eDRAM 셀 페어들(7000)이 이런 방식으로 연결될 수 있다.
도 9는 본 발명의 일 실시예에 따라 eDRAM 그룹(9000)의 상면도를 개략적으로 예시한다. 구체적으로, 도 9에서, 도 3과 유사한 방식으로, 도 8의 eDRAM 그룹(8000)에 하나의 백 게이트(9500)가 적용된다. 그러므로, 도 3의 실시예와 유사한 이점들이, eDRAM 셀 페어들(7000)을 기울일 필요가 없다는 추가적인 이점과 함께 획득될 수 있다. 일부 실시예들에서, 도 9의 모든 절연이 (액티브 실리콘이 매립 산화물의 상면까지 에칭되는) 메사 절연에 의해 이루어질 수 있다.
도 10은 본 발명의 다른 실시예에 따라 eDRAM 그룹(10000)의 상면도를 개략적으로 예시한다. 구체적으로, 도 10에서, 도 4와 유사한 방식으로, 게이트(1132 또는 1232)에 대해 동일한 수직 커넥션을 공유하는 모든 eDRAM 메모리 소자들에 하나의 백 게이트(10510-10515)가 적용된다. 또한, 도 4와 유사하게, STI(1110, 1210)가 연장되고, 또한 5004는 이웃하는 백 게이트들을 분리하도록 STI이다. 추가적으로, 일부 실시예들에서, 메모리 소자들(7101-7204)의 상측 및 하측에, 액티브 실리콘(5003)이 에칭된 메사 절연도 있을 수 있다.
구체적으로, 백 게이트들(10510-10515)은 메모리 소자(7102, 7202, 7101 및 7104, 7201 및 7204, 7103 및 7203) 순으로 영향을 미친다. 여기서, 도 4에서와 같이, STI(5004)를 통한 하부의 백 게이트들의 분리를 허용하기 위하여, eDRAM 셀 페어들(7001-7004)은 두 개의 메모리 소자들로 각각 나눠진다. 그리하여 메모리 소자들(7101 및 7201)은 eDRAM 셀 페어(7001)를 형성하고, 메모리 소자들(7102 및 7202)은 eDRAM 셀 페어(7002)를 형성하며, 메모리 소자들(7103 및 7203)은 eDRAM 셀 페어(7003)을 형성하고, 메모리 소자들(7104 및 7204)은 eDRAM 셀 페어(7004)를 형성한다. 도 4의 실시예와 유사한 방식으로, 하나의 비트 라인 노드(7040) 대신에, 두 개의 비트 라인 노드들(7040)이 실현되고, 커넥션(10610)을 통해 서로 연결되도록, eDRAM 셀 페어를 형성하는 두 개의 메모리 소자들이 분리된다.
따라서, 도 4의 실시예와 유사한 이점들이, eDRAM 셀 페어들(7000)을 기울일 필요가 없는 추가적인 이점과 함께 얻어질 수 있다.
비록 상술된 실시예들에서, 백 게이트들(3500, 4510, 4511, 9500, 10510-10515)이 각각의 전체 메모리 소자들과 실질적으로 오버랩되는 것으로 예시되었지만, 본 발명은 이에 제한되지 않는다. 다른 실시예에서, 또는 추가적인 실시예에서, 백 게이트들 중 적어도 하나는, 각각의 선택 트랜지스터들의 채널에 실질적으로 오버랩되고, 메모리 소자들의 남아있는 구조들과 오버랩되지 않도록 구현될 수 있다.
Claims (8)
- 적어도 제1 eDRAM 메모리 소자 및 제2 eDRAM 메모리 소자를 포함하는 eDRAM 그룹으로서,
상기 제1 및 제2 eDRAM 메모리 소자들 각각은, 스토리지 노드, 상기 스토리지 노드에 저장된 값에 액세스하기 위한 비트 라인 노드, 및 상기 비트 라인 노드에서 상기 스토리지 노드까지의 액세스를 제어하는 선택 트랜지스터를 포함하고,
상기 선택 트랜지스터는 프론트 게이트 및 백 게이트를 가지며,
상기 제1 eDRAM 메모리 소자의 백 게이트는 상기 제2 eDRAM 메모리 소자의 백 게이트에 연결되고,
상기 제1 eDRAM 메모리 소자의 비트 라인 노드는 상기 제2 eDRAM 메모리 소자의 비트 라인 노드와 동일한 것을 특징으로 하는 eDRAM 그룹. - 제1항에 있어서,
상기 제1 및 제2 eDRAM 메모리 소자들 각각의 백 게이트는, 상기 제1 및 제2 eDRAM 메모리 소자들 각각의 선택 트랜지스터의 문턱 전압을 상승시키기 위해 극성화되도록(polarized) 구성되는 것을 특징으로 하는 eDRAM 그룹. - 적어도 제1 eDRAM 메모리 소자 및 제2 eDRAM 메모리 소자를 포함하는 eDRAM 그룹으로서,
상기 제1 및 제2 eDRAM 메모리 소자들 각각은, 스토리지 노드, 상기 스토리지 노드에 저장된 값에 액세스하기 위한 비트 라인 노드, 및 상기 비트 라인 노드에서 상기 스토리지 노드까지의 액세스를 제어하는 선택 트랜지스터를 포함하고,
상기 선택 트랜지스터는 프론트 게이트 및 백 게이트를 가지며,
상기 제1 eDRAM 메모리 소자의 백 게이트는 상기 제2 eDRAM 메모리 소자의 백 게이트로부터 연결 해제된(disconnected) 것을 특징으로 하는 eDRAM 그룹. - 제3항에 있어서,
상기 제1 eDRAM 메모리 소자의 비트 라인 노드와 상기 제2 eDRAM 메모리 소자의 비트 라인 노드는 절연 소자에 의해 분리되고,
커넥션(connection)을 통해 서로 전기적으로 연결되는 것을 특징으로 하는 eDRAM 그룹. - 제3항에 있어서,
상기 제1 및 제2 eDRAM 메모리 소자들 각각의 백 게이트는, 상기 제1 및 제2 eDRAM 메모리 소자들의 리텐션(retention) 동작 동안, 상기 제1 및 제2 eDRAM 메모리 소자들 각각의 선택 트랜지스터의 문턱 전압을 상승시키기 위해 극성화되도록(polarized) 구성되는 것을 특징으로 하는 eDRAM 그룹. - 제3항 또는 제5항에 있어서,
상기 제1 및 제2 eDRAM 메모리 소자들 각각의 백 게이트는, 상기 제1 및 제2 eDRAM 메모리 소자들의 독출 동작 또는 기입 동작 동안, 상기 제1 및 제2 eDRAM 메모리 소자들 각각의 선택 트랜지스터의 문턱 전압을 감소시키기 위해 극성화되도록 구성되는 것을 특징으로 하는 eDRAM 그룹. - 제3항에 있어서,
상기 제1 eDRAM 메모리 소자의 비트 라인 노드는 상기 제2 eDRAM 메모리 소자의 비트 라인 노드와 동일한 것을 특징으로 하는 eDRAM 그룹.
- 삭제
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