CN104995729A - 用于eDRAM的选择晶体管中的背栅 - Google Patents

用于eDRAM的选择晶体管中的背栅 Download PDF

Info

Publication number
CN104995729A
CN104995729A CN201380070597.0A CN201380070597A CN104995729A CN 104995729 A CN104995729 A CN 104995729A CN 201380070597 A CN201380070597 A CN 201380070597A CN 104995729 A CN104995729 A CN 104995729A
Authority
CN
China
Prior art keywords
edram
memory element
backgate
node
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380070597.0A
Other languages
English (en)
Other versions
CN104995729B (zh
Inventor
G·恩德斯
F·霍夫曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN104995729A publication Critical patent/CN104995729A/zh
Application granted granted Critical
Publication of CN104995729B publication Critical patent/CN104995729B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

本发明涉及一种eDRAM存储元件，其包括：第一存储节点(1120，1220)；位线节点(1040)，该位线节点(1040)用于存取存储在所述存储节点中的值；以及选择晶体管(1130，1230)，该选择晶体管(1130，1230)控制从位线节点到存储节点的存取，其中选择晶体管具有前栅(1132，1232)和背栅(4510，4511)。

Description

用于eDRAM的选择晶体管中的背栅
本发明总体上涉及微电子领域。更具体地，本发明涉及嵌入式DRAM(动态随机存取存储器)领域，并且提供一种新结构，其通过在选择晶体管上使用背栅来实现改进的性能。相同的结构也可以用在DRAM应用中。
如今，DRAM出现在大多数电子设备中。它们通常形成微控制器或微处理器的主存储器。一般而言，分别根据DRAM实现在独立管芯(die)上或者与微控制器/微处理器实现在同一管芯上将它们划分为独立式DRAM和嵌入式DRAM(以下称为eDRAM)。eDRAM的大小和设计约束条件与独立式DRAM不同。特别地，eDRAM的容量通常小于独立式DRAM的容量。例如，如今独立式DRAM的大小为千兆字节以及更多，而可以看到嵌入式DRAM的大小范围在几十万字节以上。
通常，每个DRAM的最小基本块提供有存储元件和晶体管，其中该存储元件可以采用几种形式，但通常被实现为电容器，该晶体管允许或阻止对存储元件的存取。当晶体管允许存取时，存储元件可以被写入或读出。当不允许访问时，DRAM处于保持模式。该晶体管通常被称为“选择晶体管”。
在独立式DRAM中，选择晶体管通常相当长，以减少来自存储单元的漏电(leakage)并降低短沟道效应。如今，选择晶体管是3D元件，其折叠在沟槽中。于是长沟道的占用面积(footprint)很小。另一方面，在嵌入式DRAM中，通常不提供这样的3D元件。因此，在eDRAM中，必须使用提供非常低的截止电流(off current)的选择晶体管，从而保证存储单元具有适当的保持时间，同时还具有短沟道长度以节省面积。为了实现这样的目的，选择晶体管通常被构造为具有高阈值电压。这例如可以通过适当的掺杂分布(profile)获得。然而，高阈值电压在晶体管必须导通时是不利的，这是因为导通电流(on current)不能达到足以进行快速操作的水平。当选择晶体管必须闭合(也就是必须导通)以读取/写入在存储元件中存储的值时，通常在过驱动模式下通过使用选择晶体管来解决。
由于过驱动电压需要高电压电路自身的可用性并且选择晶体管必须制成抗过驱动操作，因此使用过驱动电压是相当复杂的。特别地，由于该晶体管必须在过驱动模式下使用，其绝缘栅(dielectric gate)必须比例如在电路的其余部分中使用的“标准”晶体管的绝缘栅更厚。这进一步要求额外的制造步骤，而这增加了嵌入式DRAM的成本。另外，这种操作模式减慢了选择晶体管的打开和闭合，而这进而减慢了嵌入式DRAM的操作。此外，将驱动电压增加到过驱动电压显著地增加了嵌入式DRAM的功耗。
本发明鉴于上述问题提出，并且本发明的目的在于提供一种用于嵌入式DRAM的改进结构，其使得能够在没有过驱动电压的情况下来操作嵌入式DRAM。这通常通过针对选择晶体管采用双栅极结构(特别是通过针对选择晶体管增加背栅)来实现。
特别地，本发明的实施方式可以涉及一种eDRAM存储元件，其包括：第一存储节点；位线(bitline)节点，该位线节点用于存取存储在存储节点的值；以及选择晶体管，该选择晶体管控制从位线节点到存储节点的存取，其中所述选择晶体管具有前栅和背栅。
这提供了选择晶体管的阈值电压可以通过背栅进行控制的有益优点，从而使得能够获得期望的阈值电压，而无需针对选择晶体管使用特定的晶体管，该特定的晶体管与管芯上的逻辑晶体管的制造不兼容。背栅也有助于减小选择晶体管的漏电流。
在一些实施方式中，背栅可以被配置为被极化以增加选择晶体管的阈值电压。
这提供了能够实现所期望的低截止电流的有益优点。
在一些实施方式中，背栅可以被配置为被极化以在eDRAM存储元件的保持操作期间增加选择晶体管的阈值电压。
这提供了能够在保持模式期间实现所期望的低截止电流的有益优点。
在一些实施方式中，背栅可以被配置为被极化以在eDRAM存储元件的读取和/或写入操作期间降低选择晶体管的阈值电压。
这提供了晶体管在读取和/或写入期间快速地操作的有益优点。
本发明还可以涉及一种eDRAM组，其至少包括第一eDRAM存储元件和第二eDRAM存储元件，两者是依照上述第一或第二实施方式的eDRAM存储元件，其中第一eDRAM存储元件的背栅连接至第二eDRAM存储元件的背栅。
这提供了能够针对多个eDRAM存储元件容易地控制单个背栅的有益优点。
在一些实施方式中，第一eDRAM存储元件的位线节点可以与第二eDRAM存储元件的位线节点相同。
这提供了两个存储元件的大小能够被包含到最小水平的有益优点。
本发明还可以涉及一种eDRAM组，其至少包括第一eDRAM存储元件和第二eDRAM存储元件，两者是依照上述第一、第三或第四实施方式的eDRAM存储元件，其中第一eDRAM存储元件的背栅与第二eDRAM存储元件的背栅断开。
这提供了能够根据选择晶体管的状态(保持、读取、写入)来独立控制两个相应背栅的有益优点。
在一些实施方式中，第一eDRAM存储元件的位线节点和第二eDRAM存储元件的位线节点可以通过绝缘元件隔开，并且可以经由连接件彼此电连接。
这提供了能够采用单个连接件来寻址两个位线节点从而简化eDRAM组的架构的有益优点。
下文中使用有利的实施方式并参照附图通过示例来更详细地对本发明进行描述。所描述的实施方式仅仅是可能的配置，但是如上所述，其中单独的技术特征可以彼此独立地被实施或者可以被省略。在附图中示出的相同元件被提供有相同的附图标记。涉及在不同附图中示出的相同元件的描述的部分可以被省略。在附图中：
图1示意性地示出了可在eDRAM或独立式DRAM中使用的DRAM单元对1000的俯视图；
图2示意性地示出了eDRAM组2000的俯视图，该eDRAM组2000包括两个图1中的eDRAM单元对1000；
图3示意性地示出了根据本发明的实施方式的eDRAM组3000的俯视图；
图4示意性地示出了根据本发明的另一实施方式的eDRAM组4000的俯视图；
图5示意性地示出了根据本发明的另一实施方式的图4中的eDRAM组4000的多个eDRAM单元中的一个eDRAM单元的剖视图；
图6示意性地示出了根据本发明的另一实施方式的图4中的eDRAM组4000的多个eDRAM单元中的一个eDRAM单元的另选剖视图；
图7示意性地示出了可以在eDRAM或独立式DRAM中使用的DRAM单元对7000的俯视图；
图8示意性地示出了eDRAM组8000的俯视图，该eDRAM组8000包括四个图7中的eDRAM单元对7000；
图9示意性地示出了根据本发明的实施方式的eDRAM组9000的俯视图；
图10示意性地示出了根据本发明的另一实施方式的eDRAM组10000的俯视图。
现在将参考图1对第一DRAM单元对1000进行描述。图1示意性地示出了DRAM单元对1000的俯视图。尽管在下文中单元对1000将被描述为用于eDRAM应用，但是单元对1000可以用于DRAM和/或eDRAM应用。
特别地，在图1中示意性地示出的嵌入式DRAM单元对1000包括第一晶体管1130和第二晶体管1230。所述两个晶体管作为两个存储元件1100和1200的选择晶体管。更具体地，第一晶体管1130包括源极1131、栅极1132和漏极1133。相似地，第二晶体管1230包括漏极1231、栅极1232和源极1233。本文中，指示为“源极”和“漏极”的区域可以互换，并且它们通常对应于晶体管在栅极两侧的有源区域。此外，eDRAM单元对1000包括位线节点1040、第一存储节点1120、第二存储节点1220以及两个浅沟槽绝缘体(下文中称作STI)1110和1210。在一些实施方式中，两个存储元件1100和1200具有共同的有源硅区，并且被STI或台面隔离体(mesa isolation)包围，这意味着在1220、1233、1232、1231、1040、1133、1132、1131、1120外侧有源硅被蚀刻。存储节点1120和1220可以按照任何适用于存储信息的方式来实现。例如，在一些实施方式中，它们可以通过电容来实现。然而，本发明并不限于此，并且可以采用任何允许存储信息的技术(例如磁地存储信息或者通过改变浮体SOI晶体管的阈值电压来存储信息)来代替。
从第一存储节点1120到位线节点1040的元件的组合实现了第一存储元件1100，而从第二存储节点1220到位线节点1040的元件的组合实现了第二存储元件1200。因此这两个存储元件1110和1200共享共用的位线节点1040。与两个存储元件1110和1200各个都具有其自身的位线节点1040的情况相反，由于它减少了用于eDRAM单元对的空间，因此这是有利的。
可以通过栅极1132来获得对存储在存储节点1120中的信息的存取。相似地，可以通过栅极1132来获得对存储在存储节点1220中的信息的存取。为了能够独立地存取存储在每个存储元件1100和1200中的信息，必须针对每个栅极1132、1232和位线接触体1040提供独立的连接。图2示意性地示出了这样的布置。
图2示意性地示出了包括两个图1中的eDRAM单元对1000的eDRAM组2000的俯视图。
具体地，如图2所示，eDRAM组2000包括两个嵌入式DRAM单元对1000，这两个嵌入式DRAM单元对1000稍微倾斜。这样做是为了使得各个eDRAM单元对1000能够连接至所述位线节点1040并连接至所述存储节点1120、1220。特别地，这些连接采用水平连接来实现，使得eDRAM单元对1000必须倾斜，否则同一水平连接线将会跨过存储节点1120和1220以及位线节点1040。也就是说，在该实施方式中，节点1120和1220是至其中存储有电荷的电容器的连接。
由于eDRAM单元对1000的倾斜，因此至位线节点1040、至存储节点1120、1220和至栅极1132、1232的连接可以仅仅采用两层(level)金属实现，一层排列在水平方向上，另一层排列在垂直方向上。在图2中，在这些垂直/水平连接和各个节点/栅极的交叉处的黑色方块表示存在通孔，从而将垂直/水平连接连接至各个节点/栅极。更具体地，连接2411和2412水平排列并分别经由通孔2421、2422连接至两个eDRAM单元对1000的位线节点1040。连接2311与2312垂直排列，并分别经由通孔2321、2322和2323、2324连接至两个eDRAM单元对1000的栅极1132与1232。
本领域技术人员将清楚，尽管图2中的eDRAM组2000中仅仅示出了两个垂直相邻的eDRAM单元对1000，但是本发明并不限于此。特别地，通过垂直和/或水平相邻地按照矩阵方式添加eDRAM单元对可以以这种方式连接任意数量的eDRAM单元对1000。例如，可以在图2中呈现的两个eDRAM单元对1000下方在垂直方向上放置任意数量的eDRAM单元对1000。在这种配置中，每个eDRAM单元对1000的所有栅极1132将会连接至连接2311，而每个eDRAM单元对1000的所有栅极1232将会连接至连接2312。另选地，或另外地，可以在图2示出的两个eDRAM单元对1000的左侧、或右侧放置任意数量的eDRAM单元对1000。在这种情况下，它们将与图2示出的两个eDRAM单元对1000共享连接2411和2412(在一些实施方式中还共享其它的、未示出的存储节点连接)。这样的排列提供了在仍然允许对阵列中每个存储节点的单独存取的同时可以在多个eDRAM单元对之间共享连接的有益优点。例如，为了读取存储在最上面的eDRAM单元对1000的节点1120中的值，可以通过连接2311使得栅极1132导通，并且可以通过连接2411获取存储在存储节点1120中的值。虽未图示，但是本领域技术人员将清楚，这样的写入和/或读出操作可以通过提供所需的驱动电路以及任何所需的放大器等来实现。
图3示意性地示出了根据本发明的实施方式的eDRAM组3000的俯视图。
特别地，在图3中，背栅3500被应用到图2的eDRAM组2000，以获得eDRAM组3000。背栅3500可以采用诸如绝缘体上硅(S0I)衬底的任何合适的技术来实现。下面还将会参考图5和6给出对eDRAM组3000的垂直层布置的一种可行的实现方式的具体描述。在一些实施方式中，图3中的所有隔离可以通过台面隔离来完成(蚀刻有源硅至被掩埋的氧化物的顶部)。
eDRAM组2000下方的背栅3500的存在使得可以控制晶体管1130和1230的阈值电压。特别地，背栅3500上的电压被固定在增加阈值电压的值，使得漏电流(也就是截止电流)保持在可接受的电平。这是有利的，因为高阈值电压可以通过背栅而不是通过使用选择晶体管的长沟道或通过掺杂来实现。以这种方式，选择晶体管1130和1230可以在与管芯上的所有其它逻辑晶体管相同的制造步骤过程中实现，从而使得eDRAM的制造更便宜、更简单以及更可靠。为了增加阈值电压，可以应用已知的技术。例如，如果选择晶体管1130、1230是N型晶体管，则可以通过在背栅3500上施加负电压来增加它们的阈值电压。
图4示意性地示出了根据本发明的另一实施方式的eDRAM组4000的俯视图。
特别地，eDRAM组4000包括以倾斜方式布置的两个eDRAM单元对(例如，如图2和3所示)以及两个背栅4510和4511。图4中的每个eDRAM单元对不同于图1至3中的eDRAM单元对1000，这是因为存储元件1100和1200共用的位线节点(在图1至3中的实施方式中)被两个位线节点1040(一个位线节点1040用于晶体管1130和1230中的每个晶体管，正如将会参考图5和6所描述地)代替。两个分离的位线节点1040接着通过连接4610连接，使得eDRAM组4000的读取和写入可以像具有用于每个eDRAM单元对的单个水平连接2411、2412的eDRAM组2000一样执行。此外，对eDRAM单元对的STI 1110进行分组，使得单个STI 1110邻接(border)背栅4510的左侧，并且单个STI邻接背栅4512的右侧。另外，在一些实施方式中，在存储元件4100和4200的上侧和下侧还可以存在活性硅被蚀刻的台面隔离。
两个存储单元1100和1200的分离使得它们分别位于两个不同的背栅4510和4511上。与图3中的eDRAM组3000相比，这使得两个背栅能够彼此独立地被极化。由于背栅4510、4511的操作可以与相应的晶体管栅极1132、1232的操作相结合，因此这是有利的。换句话说，参考晶体管1130和存储元件4100，当栅极1132闭合(也就是，被导通)以便存取节点1120时，背栅4510可被操作以降低晶体管的阈值，使得对该节点的存取可以通过在栅极1132上使用低电压来获得。另一方面，当晶体管1130打开时(也就是，在保持状态期间)，背栅4510可被操作以增加晶体管1130的阈值电压，使得非常低的漏电流将会流过具有栅极1132的晶体管。以这种方式，所有垂直对准的晶体管(例如多个eDRAM单元对中的任何一个eDRAM单元对的晶体管1130)可以通过多个“前”栅1132并通过单个背栅4510操作。针对存储元件4200的所有晶体管1230和该单个背栅4511而言，该操作是相似的，因此将会省略对其的描述。
这样的操作是有利的，因为背栅可用于在保持状态期间减少泄漏电流，而无需采用长的晶体管或一种掺杂的晶体管以便具有固有的高阈值电压，同时，背栅可用于允许在对存储节点的读取/写入期间对存储节点的快速存取，而无需使用过驱动。因此，每行存储元件4100、4200的独立的背栅的存在允许这些元件的快速操作、低功耗、长的保持时间以及采用与管芯的其余部分共用的标准制造步骤来实现选择晶体管，这进而允许降低成本和制造复杂性，从而提供增加的产量。
图5示意性地示出了根据本发明的另一实施方式的、图4中的eDRAM组4000的eDRAM单元对中的一个eDRAM单元对的剖视图。具体地，图5的剖视图是沿图4的线A-A′截取的。
具体地，如图5所示，两个晶体管1130、1230被实现在基板5000上。基板5000例如可以是包括体半导体层(bulk semiconductor layer)5001、被掩埋的绝缘体层5002以及薄半导体层5003的SOI基板。通过将层5003用作其有源层来实现两个晶体管1130、1230。仅仅示意性地示出了存储节点1120和1220。如上所述，实现所述存储元件的所采用的技术可以是以下几种选项中的任何一种：例如，电容、具有可变阈值电压的SOI晶体管等。
如图5所示，背栅4510和4511的分离通过设置在存储元件4100和存储元件4200之间的STI 5004来实现。可以看出，代替由两个存储元件1100和1200共享的单个位线节点1040，存在两个这样的节点1040并且它们通过与两个位线节点1040重叠的连接4610连接。以这种方式，仍可以使用单个水平连接2411，例如，图2所示的用于连接接触部(contact)4610的连接。
图6示意性地示出了根据本发明的另一实施方式的、图4的eDRAM组4000的eDRAM单元中的一个eDRAM单元的另选剖视图。特别地，在图6的实施方式中，这两个位线节点1040不存在，并且被单个位线节点4611代替，该单个位线节点4611在由图5的实施方式中的位线节点1040占用的区域以及STI 5004上延伸。
本领域技术人员将清楚，在图5和6中的空白空间可以采用适当的材料(例如电介质)填充。
另外，虽然没有示出，但是可以实现STI 5004以仅仅分离背栅4510、4511，而不将存储元件1100的半导体层5003与存储元件4511的半导体层分离。在这种情况下，即使存在两个背栅4510、4511，仍可以实现单个更小的位线节点1040。例如可以通过在实现半导体层5003之前实现STI 5004来实现这一点。另选地，可以通过穿过半导体层5003进行切割来实现STI 5004，而随后可以重构半导体层5003的移除部分。仍另选地，或此外，可以不通过STI而是通过体层5001的本征区分离这两个背栅。在这种情况下，可以通过对相应区域进行掺杂来实现这两个背栅，并且可以通过在两个掺杂区域之间的、大体上与STI 5004占用的区域对应的区域进行相反地掺杂来获得这种分离。
图7示意性地示出了DRAM单元对7000的俯视图。尽管在下文中DRAM单元对7000被描述为用于eDRAM应用，但是单元对7000可用于DRAM和/或eDRAM应用。图8示意性示出了eDRAM组8000的俯视图，其包括四个图7中的eDRAM单元对7000。
eDRAM单元对7000不同于eDRAM单元对1000之处在于位线节点7040被形成为延伸至eDRAM单元对7000的主线轴B-B′外部。换句话说，在该图中位线节点7040向下延伸至低于元件1110-1133及1210-1231的底部。在一些实施方式中，在元件1220、1233、1232、1231、7040、1133、1132、1131以及1120占用的区域外部，诸如图5中的层5003的有源硅可以以台面隔离的方式进行蚀刻。
如图8中可以看出，这使得能够在不倾斜的情况下实现存储单元对7000阵列，而倾斜对图2中的阵列而言是必需的。如图2中的情况那样，图8中每个存储单元对7000的每个栅极1132和1232可以被垂直连接。然而，由于存储节点1120、1220和位线节点7040不在同一水平线上，因此可以采用两条单独的水平连接线来连接这些元件，而无需倾斜存储单元对7000。特别是在图8中，如图2中那样，在垂直/水平连接和各个节点/栅极交叉位置处的黑色方块表示存在有通孔，从而连接这些垂直/水平连接和各个节点/栅极。更具体地，连接8411和8412水平排列并分别经由通孔8421-8423连接至eDRAM单元对7001-7003的位线节点7040。连接8311-8316垂直排列，并经由通孔8321-8328连接至eDRAM单元对7001-7004的栅极1132与1232。
本领域技术人员将会清楚，虽然在图8中的eDRAM组8000中仅仅示出了四个eDRAM单元对7001-7004，但是本发明并不限于此。特别地，任意数量的eDRAM单元对7000都可以通过以与图2中的实施方式所呈现的方式相似的方式垂直和/或水平相邻地以矩阵形式增加eDRAM单元对来按照这种方式进行连接。
图9示意性地示出了根据本发明实施方式的eDRAM组9000的俯视图。特别地，在图9中，以类似于图3的方式，将单个背栅9500应用到图8中的eDRAM组8000。因此，可以获得与图3中的实施方式相似的优点，还获得无需倾斜eDRAM单元对7000的其它优点。在一些实施方式中，图9中的所有隔离可以通过台面隔离来完成(将有源硅蚀刻至掩埋的氧化物的顶部)。
图10示意性地示出了根据本发明的另一实施方式的eDRAM组10000的俯视图。特别地，在图10中，以类似于图4的方式，将单个背栅10510-10515应用到共享至栅极1132或1232的相同竖直连接的所有eDRAM存储元件。而且，类似于图4，STI1110和1210被延长，并且5004也是STI，以便分离相邻的背栅。另外，在一些实施方式中，在存储元件7101-7204的上侧和下侧，也可以存在有源硅被蚀刻台面隔离。
具体地，背栅10510-10515顺序地作用于存储元件7102、7202、7101和7104、7201和7204、7103和7203。这里，如图4所示，eDRAM单元对7001-7004分别被划分为两个存储元件，以便能够通过STI 5004分离下方的背栅。这样，存储元件7101和7201形成eDRAM单元对7001，存储元件7102和7202形成eDRAM单元对7002，存储元件7103和7203形成eDRAM单元对7003，并且存储元件7104和7204形成eDRAM单元对7004。形成eDRAM单元对的两个存储元件被分离，使得以类似于图4的实施方式的方式，实现两个位线节点7040来代替单个位线节点7040，并经由连接10610将这两个位线节点7040彼此连接。
因此，可以获得与图4中的实施方式相似的优点，以及无需倾斜eDRAM单元对7000的其它优点。
尽管在上述实施方式中，背栅3500、4510、4511、9500、10510-10515被图不为大体上与相应的整个存储元件相重叠，但本发明并不限于此。另选地，或另外地，可以实现背栅中的至少一个背栅，以便大体上与相应的选择晶体管的沟道相重叠并且不与存储元件的其余结构相重叠。

Claims (8)

1.一种eDRAM存储元件，其包括：第一存储节点(1120，1220)；位线节点(1040)，该位线节点(1040)用于存取存储在所述存储节点中的值；以及选择晶体管(1130，1230)，该选择晶体管(1130，1230)控制从所述位线节点到所述存储节点的存取，其中所述选择晶体管具有前栅(1132，1232)和背栅(3500，4510，4511，9500，10510-10515)。
2.根据权利要求1所述的eDRAM存储元件，其中所述背栅(3500，9500)被配置为被极化以增加所述选择晶体管的阈值电压。
3.根据权利要求1所述的eDRAM存储元件，其中所述背栅(4510，4511，10510-10515)被配置为被极化以在所述eDRAM存储元件的保持操作期间增加所述选择晶体管的阈值电压。
4.根据权利要求3所述的eDRAM存储元件，其中所述背栅(4510，4511，10510-10515)被配置为被极化以在所述eDRAM存储元件的读取操作和/或写入操作期间降低所述选择晶体管的阈值电压。
5.一种eDRAM组，其至少包括第一eDRAM存储元件(1100)和第二eDRAM存储元件(1200)，所述第一eDRAM存储元件(1100)和所述第二eDRAM存储元件(1200)二者是根据权利要求1或2所述的eDRAM存储元件，其中所述第一eDRAM存储元件的背栅(3500)连接至所述第二eDRAM存储元件的背栅(3500)。
6.根据权利要求5所述的eDRAM组，其中所述第一eDRAM存储元件的位线节点与所述第二eDRAM存储元件的位线节点相同。
7.一种eDRAM组，其至少包括第一eDRAM存储元件(4100)和第二eDRAM存储元件(4200)，所述第一eDRAM存储元件(4100)和所述第二eDRAM存储元件(4200)二者是根据权利要求1、3或4所述的eDRAM存储元件，其中所述第一eDRAM存储元件的背栅(4510)与所述第二eDRAM存储元件的背栅(4511)断开。
8.根据权利要求7所述的eDRAM组，其中所述第一eDRAM存储元件的位线节点和所述第二eDRAM存储元件的位线节点通过绝缘元件(5004)分离，并且经由连接(4610)彼此电连接。
CN201380070597.0A 2013-01-22 2013-12-12 用于eDRAM的选择晶体管中的背栅 Active CN104995729B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1350547 2013-01-22
FR1350547A FR3001333B1 (fr) 2013-01-22 2013-01-22 Grille arriere dans transistor de selection pour dram embarquee
PCT/EP2013/076414 WO2014114406A1 (en) 2013-01-22 2013-12-12 Back gate in select transistor for edram

Publications (2)

Publication Number Publication Date
CN104995729A true CN104995729A (zh) 2015-10-21
CN104995729B CN104995729B (zh) 2018-04-20

Family

ID=48613740

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380070597.0A Active CN104995729B (zh) 2013-01-22 2013-12-12 用于eDRAM的选择晶体管中的背栅

Country Status (6)

Country Link
US (1) US9472469B2 (zh)
KR (1) KR102148914B1 (zh)
CN (1) CN104995729B (zh)
FR (1) FR3001333B1 (zh)
SG (1) SG11201505244YA (zh)
WO (1) WO2014114406A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109741777A (zh) * 2018-12-28 2019-05-10 上海新储集成电路有限公司 一种提高速度和保持数据时间的存储器

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031072B2 (en) * 2017-09-28 2021-06-08 Intel Corporation Dynamic random access memory including threshold switch
CN116206643B (zh) * 2022-07-25 2024-03-15 北京超弦存储器研究院 动态随机存储单元、存储器、存储装置及读取方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037199A (en) * 1999-08-16 2000-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. SOI device for DRAM cells beyond gigabit generation and method for making the same
US20020063286A1 (en) * 2000-11-29 2002-05-30 De-Yuan Wu SOI device and method of fabrication

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19954867C1 (de) * 1999-11-15 2000-12-07 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6710391B2 (en) 2002-06-26 2004-03-23 Texas Instruments Incorporated Integrated DRAM process/structure using contact pillars
KR101415509B1 (ko) * 2008-07-24 2014-07-04 삼성전자주식회사 메모리 소자, 그 제조 방법 및 동작 방법
FR2953636B1 (fr) * 2009-12-08 2012-02-10 Soitec Silicon On Insulator Procede de commande d'une cellule memoire dram sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037199A (en) * 1999-08-16 2000-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. SOI device for DRAM cells beyond gigabit generation and method for making the same
US20020063286A1 (en) * 2000-11-29 2002-05-30 De-Yuan Wu SOI device and method of fabrication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109741777A (zh) * 2018-12-28 2019-05-10 上海新储集成电路有限公司 一种提高速度和保持数据时间的存储器

Also Published As

Publication number Publication date
FR3001333B1 (fr) 2016-05-06
WO2014114406A1 (en) 2014-07-31
SG11201505244YA (en) 2015-08-28
KR20150110514A (ko) 2015-10-02
US20150357333A1 (en) 2015-12-10
CN104995729B (zh) 2018-04-20
KR102148914B1 (ko) 2020-08-27
FR3001333A1 (fr) 2014-07-25
US9472469B2 (en) 2016-10-18

Similar Documents

Publication Publication Date Title
US8373235B2 (en) Semiconductor memory device and production method therefor
US9184218B2 (en) Semiconductor memory device having three-dimensional cross point array
US7208780B2 (en) Semiconductor storage device
US7098478B2 (en) Semiconductor memory device using vertical-channel transistors
US9373715B2 (en) Semiconductor devices including vertical memory cells and methods of forming same
CN101208795B (zh) 用于4.5f2动态随机存取存储器单元的具有接地栅极的沟槽隔离晶体管和其制造方法
CN101226960B (zh) 具有垂直沟道的存取器件和相关半导体器件以及制备存取器件的方法
US8809930B2 (en) Semiconductor memory devices
CN101383349B (zh) 静态随机存取存储单元
KR101222023B1 (ko) 채널이 매몰 유전층을 통과하는 메모리 셀
KR20020096808A (ko) 축소가능한 2개의 트랜지스터 기억 소자
US8379433B2 (en) 3T DRAM cell with added capacitance on storage node
CN102130128B (zh) 具有垂直双极注入器的dram存储器单元
CN101533860A (zh) 半导体器件及其制造方法
CN115020480A (zh) 半导体结构
CN112038343A (zh) 存储器器件
CN110366778A (zh) 薄膜晶体管嵌入式动态随机存取存储器
CN104995729A (zh) 用于eDRAM的选择晶体管中的背栅
KR101073640B1 (ko) 고집적 수직형 반도체 메모리 셀 스트링, 셀 스트링 어레이, 및 그 제조 방법
US6822916B2 (en) Read/write amplifier having vertical transistors for a DRAM memory
CN114695354A (zh) 半导体结构及其形成方法
US20190088488A1 (en) Method for manufacturing semiconductor device
CN113192828B (zh) 半导体结构的制备方法和半导体结构
CN111092082B (zh) 一种混合架构存储器及其制作方法
WO2023097906A1 (zh) 半导体结构及半导体结构的制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant