CN115020480A - 半导体结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000003860 storage Methods 0.000 claims abstract description 26
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 16
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052733 gallium Inorganic materials 0.000 claims description 8
- 229910052738 indium Inorganic materials 0.000 claims description 8
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 8
- 239000011787 zinc oxide Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- Power Engineering (AREA)
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Abstract
本公开实施例提供一种半导体结构，涉及半导体技术领域，用于解决提高半导体结构存储容量小的技术问题，该半导体结构包括基底、设置在基底上的介质层和多个存储单元层，多个存储单元层沿第一方向间隔设置在介质层内，且任意相邻两个存储单元层在基底上投影重合；每个存储单元层均包括沿第二方向间隔设置的多个存储单元。本公开实施例通过将多个存储单元层沿垂直于基底的方向间隔设置在介质层内，且每个存储单元层内具有多个存储单元，每个存储单元中的源极、沟道和漏极沿平行于基底的方向排布，如此，可以将每个存储单元平行于基底放置，进而，可以增加堆叠的存储单元层的个数，提高半导体结构的存储容量。
Description
技术领域
本公开实施例涉及半导体技术领域，尤其涉及一种半导体结构。
背景技术
动态随机存取存储器(dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。动态随机存取存储器由多个重复的存储单元组成，每个存储单元通常包括电容器和晶体管，电容器存储数据信息，晶体管控制电容结构中的数据信息的读取。
为了提高存储单元的集成度，便于存储单元向集成化方向发展，相关技术中，对存储单元进行改进，例如，存储单元包括相互连接的第一晶体管和第二晶体管，利用第一晶体管和第二晶体管其中之一作为存储元件，但是，此种结构无法满足半导体结构大存储容量的需求，存在使用受限的缺陷。
发明内容
鉴于上述问题，本公开实施例提供一种半导体结构，能够提高半导体结构的集成度和存储容量。
本公开实施例提供一种半导体结构，其包括：
基底；
介质层，所述介质层设置在所述基底上；
多个存储单元层，多个所述存储单元层沿第一方向间隔设置在所述介质层内，且任意相邻两个所述存储单元层在所述基底上投影重合；每个所述存储单元层均包括沿第二方向间隔设置的多个存储单元，每个所述存储单元包括第一晶体管和与所述第一晶体管连接的第二晶体管，所述第一晶体管的第一源极、第一沟道和第一漏极沿第三方向排布，所述第三方向与所述基底相互平行，所述第一方向、所述第二方向和所述第三方向相互垂直，且所述第二方向和所述第三方向位于同一水平面内。
在一些实施例中，所述第一晶体管为柱状晶体管，所述第一晶体管还包括第一栅极和第一栅氧化层，所述第一栅氧化层和所述第一沟道依次环绕部分所述第一栅极，所述第一源极和所述第一漏极间隔设置在所述第一沟道上。
在一些实施例中，沿所述第三方向，所述第一源极和所述第一漏极分别包裹所述第一沟道相对的两个端部。
在一些实施例中，所述第二晶体管为柱状晶体管，所述第二晶体管包括第二栅极、第二沟道、第二源极、第二漏极以及第二栅氧化层；所述第二源极与所述第一栅极暴露的部分电性连接；
所述第二栅氧化层和所述第二沟道依次环绕部分所述第二栅极，所述第二源极和所述第二漏极间隔设置在所述第二沟道上。
在一些实施例中，所述第二源极和所述第二漏极分别包裹所述第二沟道相对的两个端部。
在一些实施例中，所述第一沟道和所述第二沟道的材质相同，均包括铟镓锌氧化物、硅和硅锗中任意一个。
在一些实施例中，所述半导体结构还包括第一数据线、第二数据线、第三数据线和第四数据线；
所述第一数据线和所述第二数据线中，其中一个用于连接位于同一第一方向所有所述第一晶体管的第一源极或者第一漏极，另一个用于连接位于同一层上的所有所述第一晶体管的第一漏极或者第一源极；
所述第三数据线和所述第四数据线中，其中一个用于连接位于同一第一方向所述第二晶体管的第二漏极或者第二栅极，另一个用于连接位于同一层上的所有所述第二晶体管的第二栅极或者第二漏极。
在一些实施例中，所述第一数据线、所述第二数据线、所述第三数据线和所述第四数据线的个数为多条；
多条所述第一数据线沿所述第二方向间隔设置，每条所述第一数据线沿所述第一方向延伸，并连接位于同一所述第一方向上的所有所述第一源极；
多条所述第二数据线沿所述第一方向间隔设置，每条所述第二数据线沿所述第二方向延伸，并连接位于同一层上的所有所述第一漏极；在相邻的两条第二数据线中，其中一条所述第二数据线在所述基底上的投影，与另一条所述第二数据线在所述基底上的投影部分重合；
多条所述第三数据线沿所述第二方向间隔设置，每条所述第三数据线沿所述第一方向延伸，并连接位于同一所述第一方向上的所有所述第二漏极；
多条所述第四数据线沿所述第一方向间隔设置，每条所述第四数据线沿第二方向延伸，并连接位于同一层上的所有所述第二栅极；在相邻的两条第四数据线中，其中一条所述第四数据线在所述基底上的投影，与另一条所述第四数据线在所述基底上的投影部分重合。
在一些实施例中，沿所述第二方向，每条所述第二数据线具有相对设置的第一表面和第二表面；
全部所述第二数据线的第一表面和所述第二表面中其中一个对齐，另外一个沿所述第一方向从上往下依次形成台阶；或者，全部所述第二数据线的长度相同，任意相邻的两条所述第二数据线的第一表面和第二表面均不对齐。
在一些实施例中，沿所述第三方向，每条所述第二数据线具有相对设置的第三表面和第四表面；
全部所述第二数据线的第三表面和所述第四表面中其中一个对齐，另外一个沿所述第一方向从上往下依次形成台阶。
在一些实施例中，所述第四数据线的结构与所述第二数据线的结构相同。
在一些实施例中，每条所述第一数据线沿所述第二方向延伸，并连接位于同一层上的所有所述第一源极，在相邻的两条第一数据线中，其中一条所述第一数据线在所述基底上的投影，与另一条所述第一数据线在所述基底上的投影部分重合；
每条所述第二数据线沿第一方向延伸，并连接位于同一所述第一方向上的第一漏极；
每条所述第三数据线沿所述第二方向延伸，并连接位于同一层上的所有所述第二漏极；在相邻的两条第三数据线中，其中一条所述第三数据线在所述基底上的投影，与另一条所述第三数据线在所述基底上的投影部分重合；
每条所述第四数据线沿所述第一方向延伸，并连接位于同一所述第一方向的所述第二栅极。
在一些实施例中，沿所述第二方向，每条所述第一数据线具有相对设置的第五表面和第六表面；
全部所述第一数据线的第五表面和第六表面中其中一个对齐，另外一个沿所述第一方向从上往下依次形成台阶；或者，全部所述第一数据线的长度相同，任意相邻的两条所述第一数据线的第五表面和第六表面均不对齐。
在一些实施例中，沿所述第三方向，每条所述第一数据线具有相对设置的第七表面和第八表面；
全部所述第一数据线的第七表面和所述第八表面中其中一个对齐，另外一个沿所述第一方向从上往下依次形成台阶。
在一些实施例中，所述第三数据线的结构与所述第一数据线的结构相同。
在一些实施例中，所述第一数据线为读取位线，所述第二数据线为读取字线，所述第三数据线为写入位线，所述第四数据线为写入字线。
在一些实施例中，所述第三数据线与所述第四数据线之间设置有绝缘层。
与相关技术相比，本公开实施例提供的半导体结构具有如下优点：
通过将多个存储单元层沿垂直于基底的方向间隔设置在介质层内，且每个存储单元层内具有多个存储单元，每个存储单元中的源极、沟道和漏极沿平行于基底的方向排布，如此，可以将每个存储单元平行放置，进而，可以增加堆叠的存储单元层的个数，提高半导体结构的存储容量。
除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的半导体结构所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的存储单元层的结构示意图；
图2为图1的主视图；
图3为图1的俯视图；
图4为本公开实施例提供的存储单元和各个数据线的结构示意图；
图5为本公开实施例提供的第一晶体管的结构示意图；
图6为公开实施例提供的存储单元和各个数据线的电路图；
图7为本公开实施例提供的半导体结构的示意图一；
图8为图7的俯视图；
图9为本公开实施例提供的半导体结构的示意图二；
图10为本公开实施例提供的半导体结构的示意图三；
图11为图10的俯视图；
图12为本公开实施例提供的半导体结构的示意图四；
图13为图12的俯视图；
图14为本公开实施例提供的半导体结构的示意图五；
图15为图14的俯视图；
图16为本公开实施例提供的半导体结构的示意图六；
图17为图16的俯视图。
附图标记：
10：存储单元层；
11：存储单元；
111：第一晶体管；1111：第一源极；1112：第一漏极；1113：第一沟道；1114：第一栅氧化层；1115：第一栅极；
112：第二晶体管；1121：第二源极；1122：第二漏极；1123：第二沟道；1124：第二栅氧化层；1125：第二栅极；
20：第一数据线；21：第五表面；22：第六表面；23：第七表面；24：第八表面；
30：第二数据线；31：第一表面；32：第二表面；33：第三表面；34：第四表面；
40：第三数据线；
50：第四数据线；
60：绝缘层。
具体实施方式
正如背景技术描述，为了便于存储单元向集成化方向发展，相关技术中，存储单元逐渐从1T1C向2T0C的结构发展，即，利用第一晶体管和第二晶体管中的其中之一作为存储元件，来降低存储单元所占的体积，但是，上述的存储单元通常是沿垂直于基底的方向延伸，如此，难以在基底上制备更多的存储单元，进而无法满足半导体结构的大存储容量的要求，具有使用受限的缺陷。
基于上述的技术问题，本公开实施例提供了一种半导体结构，通过将多个存储单元层沿垂直于基底的方向间隔设置在介质层内，且每个存储单元层内具有多个存储单元，每个存储单元中的源极、沟道和漏极沿平行于基底的方向排布，如此，可以将每个存储单元平行放置，进而，可以增加堆叠的存储单元层的个数，提高半导体结构的存储容量。
为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。
本公开实施例提供一种半导体结构，参考图1至图4，该半导体结构包括基底(图中未示出)、介质层(图中未示出)和存储单元层10。其中，基底用于提供支撑，其可以由半导体材料制成，半导体材料可以为硅、锗、锗化硅、碳化硅、绝缘体上硅或绝缘体上锗中的一种或者多种。
介质层设置在基底上，用于给存储单元层10提供支撑，以及实现各个存储单元层10的电性绝缘，其中，介质层的可以包括氧化硅或者氮化硅。
多个存储单元层10设置在介质层内，需要说明的是，一个存储单元层10为图1中虚线框内所示的结构。
其中，多个存储单元层10沿第一方向间隔设置在介质层内，且任意相邻两个存储单元层10在基底上投影重合，如此，可以保证多个存储单元层10在第一方向上对齐，进而可以方便存储单元层10的制备，降低存储单元层10的制备难度。
每个存储单元层10均包括沿第二方向间隔设置的多个存储单元11，每个存储单元11包括第一晶体管111和与第一晶体管111连接的第二晶体管112，利用第一晶体管111和第二晶体管112其中的一个作为存储元件，来替换相关技术中的电容器，如此，可以降低存储单元11所占的体积，为存储单元11向集成化方向发展提供保障。
第一晶体管111的第一源极1111、第一沟道1113和第一漏极1112沿第三方向排布，第三方向与基底相互平行，第一方向、第二方向和第三方向相互垂直，且第二方向和第三方向位于同一水平面内，该水平面与基底所在的平面相互平行，如此，可以将每个存储单元11平行于基底放置，与相关技术中存储单元11垂直于基底放置的技术方案相比，可以降低存储单元11的高度，在同等高度的半导体结构的前提下，可以增加堆叠的存储单元层10的个数，进而增加存储单元11的个数，提高了半导体结构的存储容量。
其中，第一方向可以为垂直于基底的方向，即图1中Z方向。第二方向可以为图1中Y方向，第三方向为图1中的X方向。
需要说明的是，第一晶体管111和第二晶体管112的结构相同，因此，第二晶体管112的第二源极1121、第二沟道1123和第二漏极1122的排布方向也是第三方向。
在一些实施例中，如图5所示，第一晶体管111为柱状晶体管，第一晶体管111还包括第一栅极1115和第一栅氧化层1114，第一栅极1115为柱状结构，且第一栅极1115的延伸方向为第三方向，第一栅氧化层1114和第一沟道1113依次环绕部分的第一栅极1115，也就是说，第一栅氧化层1114和第一沟道1113围成中空的柱状体，且该中空的柱状体具有一端开口，第一栅极1115的一端通过该开口插设在第一栅氧化层1114和第一沟道1113围成的区域内，第一栅极1115的另一端位于第一栅氧化层1114和第一沟道1113围成的区域外，如此使得，第一栅极1115的部分暴露出来，以便于后续形成的数据线与第一栅极1115连接，控制第一晶体管111的打开或者关闭。
第一源极1111和第一漏极1112间隔设置在第一沟道1113上，其中，第一源极1111和第一漏极1112分别包裹在第一沟道1113相对的两个端部，如此，可以增加第一源极1111与第一沟道1113的接触面积，以及增加第一漏极1112与第一沟道1113的接触面积，进而提高第一晶体管111的灵敏度，提高半导体结构的性能。
以图5所示的方位为例，沿第三方向，第一沟道1113具有相对设置的第一端部和第二端部，第一端部可以为第一沟道1113的左端部，第二端部为第一沟道1113的右端部。
在一示例中，第一源极1111可以包裹在第一端部，第一漏极1112可以包裹在第二端部；在另一示例中，第一源极1111可以包裹在第二端部，第二漏极1122可以包裹在第一端部。
在本实施例中，第一栅极1115的部分被第一沟道1113包裹，如此，可以减少栅极漏电的路径，提高半导体结构的性能。
在一些实施例中，继续参考图4，第二晶体管112为柱状晶体管，第二晶体管112包括第二栅极1125、第二沟道1123、第二源极1121和第二漏极1122；第二源极1121与第一栅极1115暴露的部分电性连接，以实现第一晶体管111和第二晶体管112的电性连接。
第二栅氧化层1124和第二沟道1123依次环绕部分第二栅极1125，第二源极1121和第二漏极1122间隔设置在第二沟道1123上，其中，第二源极1121和第二漏极1122分别包裹第二沟道1123相对的两个端部。
需要说明的是，第二源极1121和第二漏极1122的设置方式，与第一源极1111和第一漏极1112的设置方式类似，本实施例在此不再多加赘述。
在一些实施例中，第一沟道1113和第二沟道1123的材质相同，均包括铟镓锌氧化物、硅和硅锗中任意一个。
其中，当第一沟道1113和第二沟道1123的材质均为铟镓锌氧化物时，铟镓锌氧化物具有较高的载流子迁移率，可以大大提高第一晶体管111和/第二晶体管112的灵敏度，降低了存储单元11的功耗。
铟镓锌氧化物还具有较好的流动性，可以在任意需要的界面上进行生长，可以降低半导体结构制备难度。
铟镓锌氧化物还具有较高的关态电流，可以减少半导体结构的栅极诱导漏极泄漏电流，提高了半导体结构的性能。
铟镓锌氧化物透明，以使第一晶体管111可以用于制作透明的半导体器件。铟镓锌氧化物在低温条件下可以制备，使得第一晶体管111还可以用于制作柔性半导体器件。
在一些实施例中，如图6至图17所示，半导体结构还包括第一数据线20、第二数据线30、第三数据线40和第四数据线50，上述数据线用于实现对第一晶体管111和第二晶体管112的工作状态的控制。
其中，第一数据线20和第二数据线30中，其中一个用于连接位于同一第一方向所有第一晶体管111的第一源极1111或者第一漏极1112，另一个用于连接位于同一层上的所有第一晶体管111的第一漏极1112或者第一源极1111；在一些实施例中，当第一数据线20连接同一第一方向的所有第一晶体管111的第一源极1111，也就是说，第一数据线20连接位于同一列上的所有第一晶体管111的第一源极1111时，相应地，第二数据线30连接位于同一层上所有第一晶体管111的第一漏极1112。又在一些实施例中，当第一数据线20连接位于同一列上的所有第一晶体管111的第一漏极1112时，相应地，第二数据线30连接位于同一层上第一晶体管111的第一源极1111。
当第一数据线20连接位于同一层上的所有第一晶体管111的第一源极1111时，相应地，第二数据线30用于连接位于同一列上的所有第一晶体管111的第一漏极1112；当第一数据线20连接位于同一层上的所有第一晶体管111的第一漏极1112时，相应地，第二数据线30用于连接位于同一列上的所有第一晶体管111的第一源极1111。
第三数据线40和第四数据线50中，其中一个用于连接位于同一第一方向第二晶体管112的第二漏极1122或者第二栅极1125，另一个用于连接位于同一层上的第二晶体管112的第二栅极1125或者第二漏极1122。需要说明的是，第三数据线40和第四数据线50的设置方式可以与第一数据线20和第二数据线30的设置方式相类似，本实施例在此不再多加赘述。
本实施例中，可以自由设计各个数据线与存储单元11的连接方式，如此，可以方便存储单元11的制作，提高半导体结构的适用范围。
在本实施例中，在分别连接位于同一层上的晶体管的多条数据线中，在第一方向上是上下错位设置，在一示例中，若是第一数据线用于连接位于同一层的第一晶体管，则多条第一数据线在第一方向上是上下错位设置。在另一示例中，若是第二数据线用于连接位于同一层的第一晶体管，则多条第二数据线在第一方向上是上下错位设置，如此可以便于连接位于同一层的晶体管的数据线与其他的数据线的连接，降低了半导体结构的制备难度。
需要说明的是，第三数据线和第四数据线的设置方式与第一数据线和第二数据线相同，本实施例在此就不再多加赘述。
在一些实施例中，第一数据线20、第二数据线30、第三数据线40和第四数据线50的个数为多条。
如图7至图17所示，多条第一数据线20沿第二方向间隔设置，多条第一数据线20沿Y方向间隔设置，每条第一数据线20沿第一方向延伸，并连接位于同一第一方向上的所有第一源极1111；以图7所示的方位为例，第一数据线20沿垂直于基底的方向延伸，并连接位于同一列上所有的第一源极1111。在一些实施例中，第一数据线20的个数为三条，其中，在第二方向上，第一条第一数据线20连接第一列上的所有的第一源极1111，第二条第一数据线20连接第二列上的所有第一源极1111，第三条第一数据线20连接第三列上的所有第一源极1111。
多条第二数据线30沿第一方向间隔设置，也就是说，多条第二数据线30沿垂直于基底的方向间隔设置，其中，每条第二数据线30沿第二方向延伸，并连接位于同一层上的所有第一漏极1112；在相邻的两条第二数据线30中，其中一条第二数据线30在基底上的投影，与另一条第二数据线30在基底上的投影部分重合。
以图7所示的方位为例，第一条第二数据线30在基底上的投影与第二条第二数据线30在基底上的投影部分重合，即，证明第一条第二数据线30和第二条第二数据线30是错位设置，如此，一方面，可以便于其余信号线与第二数据线30的连接，降低半导体结构的制备难度；另一方面，可以降低上下两层的第二数据线30之间的寄生电容，提高半导体结构的性能。
继续参考图7至图17，多条第三数据线40沿第二方向间隔设置，每条第三数据线40沿第一方向延伸，并连接位于同一第一方向上的所有第二漏极1122。
多条第四数据线50沿第一方向间隔设置，每条第四数据线50沿第二方向延伸，并连接位于同一层上的所有第二栅极1125；在相邻的两条第四数据线50中，其中一条第四数据线50在基底上的投影，与另一条第四数据线50在基底上的投影部分重合。
本实施例通过使相邻的第四数据线50错位设置，如此，一方面，可以便于其余信号线与第四数据线50的连接，降低半导体结构的制备难度；另一方面，可以降低上下两层的第四数据线50之间的寄生电容，提高第二晶体管112的开启灵敏度，进而提高半导体结构的性能。
所有的第二数据线30错位设置和所有第四数据线50的错位设置，可以通过以下的实施方式进行描述，需要说明的是，下面实施方式仅是示例性的给出了几种可行的实施方式，而不是对第二数据线30或者第四数据线50结构和形状进行限定。
其中，沿第二方向，每条第二数据线30具有相对设置的第一表面31和第二表面32；以图7和图8所示的方位为例，第一表面31可以理解为第二数据线30的前表面，第二表面32可以理解为第二数据线30的后表面。
全部第二数据线30的第一表面31和第二表面32中其中一个对齐，另外一个沿第一方向从上往下依次形成台阶；在一示例中，所有第二数据线30的第一表面31对齐，所有第二数据的第二表面32不对齐，且从上往下，第二数据线30的长度依次增加，使得所有第二数据线30的第二表面32形成台阶。在另一示例中，所有第二数据线30的第一表面31不对齐，所有第二数据的第二表面32对齐，使得所有第二数据线30的第一表面31形成台阶，如此，可以方便其余数据线的制备，同时也增加了这些数据线之间的间距，防止传输信号发生干涉。此外，还可以降低上下两层的第二数据线30之间的寄生电容，提高半导体结构的性能。
在另一示例中，如图9所示，全部第二数据线30的长度相同；任意相邻的两条第二数据线30的第一表面31和第二表面32均不对齐，也就是说，从上往下，第二条第二数据线30的第二表面32位于第一条第二数据线30的第二表面32的后方，第三条第二数据线30的第一表面31位于第一条第二数据线30的第一表面31的前方，如此，可以保证三条第二数据线30两两错位设置。
在又一示例中，如图10和图11所示，沿第三方向，每条第二数据线30具有相对设置的第三表面33和第四表面34；以图10和图11所示的方位为例，第三表面33为第二数据线30的左表面，第四表面34为第二数据线30的右表面。
全部第二数据线30的第三表面33和第四表面34中其中一个对齐，另外一个沿第一方向从上往下依次形成台阶。也就是说，当所有的第三表面33对齐时，所有第四表面34形成台阶。
鉴于第四数据线50用于连接同一层中所有第二晶体管112的第二栅极1125，为了便于其他数据线与第四数据线50连接，可以使第四数据线50的结构与第二数据线30的结构相同，第四数据线50的结构可以参考第二数据线30的结构，本实施例在此不再多加赘述。
在一些实施例中，如图16和图17所示，每条第一数据线20沿第二方向延伸，并连接位于同一层上的所有第一源极1111，在相邻的两条第一数据线20中，其中一条第一数据线20在基底上的投影，与另一条第一数据线20在基底上的投影部分重合；每条第二数据线30沿第一方向延伸，并连接位于同一第一方向上的第一漏极1112。
本实施例通过使任意相邻的两条第一数据线20错位设置，如此，一方面，可以便于其余信号线与第一数据线20的连接，降低半导体结构的制备难度；另一方面，可以降低上下两层的第一数据线20之间的寄生电容，提高半导体结构的性能。
此外，每条第三数据线40沿第二方向延伸，并连接位于同一层上的所有第二漏极1122；在相邻的两条第三数据线40中，其中一条第三数据线40在基底上的投影，与另一条第三数据线40在基底上的投影部分重合；每条第四数据线50沿第一方向延伸，并连接位于同一第一方向的第二栅极1125。
本实施例通过使任意相邻的两条第三数据线40错位设置，如此，一方面，可以便于其余信号线与第三数据线40的连接，降低半导体结构的制备难度；另一方面，可以降低上下两层的第三数据线40之间的寄生电容，提高半导体结构的性能。
其中，所有的第一数据线20为错位设置和所有的第三数据线40的错位设置，可以通过以下的实施方式进行描述，需要说明的是，下面实施方式仅是示例性的给出了几种可行的实施方式，而不是对第一数据线20或者第三数据线40结构和形状进行限定。
其中，沿第二方向，每条第一数据线20具有相对设置的第五表面21和第六表面22；沿第三方向，每条第一数据线20具有相对设置的第七表面23和第八表面24；以图16和图17所示的方位为例，第五表面21为第一数据线20的前表面，第六表面22为第一数据线20的后表面，第七表面23为第一数据线20的左表面，第八表面24为第一数据线20的右表面。
在一示例中，全部第一数据线20的第五表面21和第六表面22中其中一个对齐，另外一个沿第一方向从上往下依次形成台阶；或者全部第二数据线30的长度相同，任意相邻的两条第一数据线20的第五表面21和第六表面22均不对齐。
在又一示例中，全部第一数据线20的第七表面23和第八表面24中其中一个对齐，另外一个沿第一方向从上往下依次形成台阶。
需要说明的是，本实施例中第一数据线20的布局方式，与上述实施例中的呈台阶状布局的第二数据线30相似，本实施例在此就不再多加赘述。
在本实施例中，鉴于第三数据线40用于连接同一层中所有第二晶体管112的第二漏极1122，为了便于其他数据线与第三数据线40连接，可以使第三数据线40的结构与第一数据线20的结构相同，第三数据线40的结构可以参考第一数据线20的结构，本实施例在此不再多加赘述。
在一些实施例中，继续参考图4和图6，第一数据线20为读取位线，第二数据线30为读取字线，第三数据线40为写入位线，第四数据线50为写入字线。
当第四数据线50的电位为高电平时，该高电平可以控制第二晶体管112的栅极打开，第二晶体管112的第二源极1121和第二漏极1122之间产生电压差，使得第二晶体管112的第二源极1121和第二漏极1122之间导通，第三数据线40上的电压会作用在第一晶体管111的栅极上，将第三数据线40上的数据写入第一晶体管111内，实现数据的写入。
若是需要读取第一晶体管111内的数据时，第一晶体管111的栅极会打开，使得第一晶体管111的第一源极1111与第一漏极1112之间导通，此时，第一晶体管111内的数据会通过第二数据线30，传递至外围电路内，外围电路会对该数据进行处理，以实现存储器读取功能。
在一些实施例中，第三数据线40与第四数据线50之间设置有绝缘层60，如此，可以防止第三数据线40与第四数据线50发生电连接，提高半导体结构的良率。其中，绝缘层60的材质可以包括氮化硅，但不仅限于此。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (17)
1.一种半导体结构，其特征在于，包括：
基底；
介质层，所述介质层设置在所述基底上；
多个存储单元层，多个所述存储单元层沿第一方向间隔设置在所述介质层内，且任意相邻两个所述存储单元层在所述基底上投影重合；每个所述存储单元层均包括沿第二方向间隔设置的多个存储单元，每个所述存储单元包括第一晶体管和与所述第一晶体管连接的第二晶体管，所述第一晶体管的第一源极、第一沟道和第一漏极沿第三方向排布，所述第三方向与所述基底相互平行，所述第一方向、所述第二方向和所述第三方向相互垂直，且所述第二方向和所述第三方向位于同一水平面内。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一晶体管为柱状晶体管，所述第一晶体管还包括第一栅极和第一栅氧化层，所述第一栅氧化层和所述第一沟道依次环绕部分所述第一栅极，所述第一源极和所述第一漏极间隔设置在所述第一沟道上。
3.根据权利要求2所述的半导体结构，其特征在于，沿所述第三方向，所述第一源极和所述第一漏极分别包裹所述第一沟道相对的两个端部。
4.根据权利要求2或3所述的半导体结构，其特征在于，所述第二晶体管为柱状晶体管，所述第二晶体管包括第二栅极、第二沟道、第二源极、第二漏极以及第二栅氧化层；所述第二源极与所述第一栅极暴露的部分电性连接；
所述第二栅氧化层和所述第二沟道依次环绕部分所述第二栅极，所述第二源极和所述第二漏极间隔设置在所述第二沟道上。
5.根据权利要求4所述的半导体结构，其特征在于，所述第二源极和所述第二漏极分别包裹所述第二沟道相对的两个端部。
6.根据权利要求5所述的半导体结构，其特征在于，所述第一沟道和所述第二沟道的材质相同，均包括铟镓锌氧化物、硅和硅锗中任意一个。
7.根据权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括第一数据线、第二数据线、第三数据线和第四数据线；
所述第一数据线和所述第二数据线中，其中一个用于连接位于同一第一方向所有所述第一晶体管的第一源极或者第一漏极，另一个用于连接位于同一层上的所有所述第一晶体管的第一漏极或者第一源极；
所述第三数据线和所述第四数据线中，其中一个用于连接位于同一第一方向所述第二晶体管的第二漏极或者第二栅极，另一个用于连接位于同一层上的所有所述第二晶体管的第二栅极或者第二漏极。
8.根据权利要求7所述的半导体结构，其特征在于，所述第一数据线、所述第二数据线、所述第三数据线和所述第四数据线的个数为多条；
多条所述第一数据线沿所述第二方向间隔设置，每条所述第一数据线沿所述第一方向延伸，并连接位于同一所述第一方向上的所有所述第一源极；
多条所述第二数据线沿所述第一方向间隔设置，每条所述第二数据线沿所述第二方向延伸，并连接位于同一层上的所有所述第一漏极；在相邻的两条第二数据线中，其中一条所述第二数据线在所述基底上的投影，与另一条所述第二数据线在所述基底上的投影部分重合；
多条所述第三数据线沿所述第二方向间隔设置，每条所述第三数据线沿所述第一方向延伸，并连接位于同一所述第一方向上的所有所述第二漏极；
多条所述第四数据线沿所述第一方向间隔设置，每条所述第四数据线沿第二方向延伸，并连接位于同一层上的所有所述第二栅极；在相邻的两条第四数据线中，其中一条所述第四数据线在所述基底上的投影，与另一条所述第四数据线在所述基底上的投影部分重合。
9.根据权利要求8所述的半导体结构，其特征在于，沿所述第二方向，每条所述第二数据线具有相对设置的第一表面和第二表面；
全部所述第二数据线的第一表面和所述第二表面中其中一个对齐，另外一个沿所述第一方向从上往下依次形成台阶；或者，全部所述第二数据线的长度相同，任意相邻的两条所述第二数据线的第一表面和第二表面均不对齐。
10.根据权利要求8所述的半导体结构，其特征在于，沿所述第三方向，每条所述第二数据线具有相对设置的第三表面和第四表面；
全部所述第二数据线的第三表面和所述第四表面中其中一个对齐，另外一个沿所述第一方向从上往下依次形成台阶。
11.根据权利要求9或10所述的半导体结构，其特征在于，所述第四数据线的结构与所述第二数据线的结构相同。
12.根据权利要求7所述的半导体结构，其特征在于，每条所述第一数据线沿所述第二方向延伸，并连接位于同一层上的所有所述第一源极，在相邻的两条第一数据线中，其中一条所述第一数据线在所述基底上的投影，与另一条所述第一数据线在所述基底上的投影部分重合；
每条所述第二数据线沿第一方向延伸，并连接位于同一所述第一方向上的第一漏极；
每条所述第三数据线沿所述第二方向延伸，并连接位于同一层上的所有所述第二漏极；在相邻的两条第三数据线中，其中一条所述第三数据线在所述基底上的投影，与另一条所述第三数据线在所述基底上的投影部分重合；
每条所述第四数据线沿所述第一方向延伸，并连接位于同一所述第一方向的所述第二栅极。
13.根据权利要求12所述的半导体结构，其特征在于，沿所述第二方向，每条所述第一数据线具有相对设置的第五表面和第六表面；
全部所述第一数据线的第五表面和第六表面中其中一个对齐，另外一个沿所述第一方向从上往下依次形成台阶；或者，全部所述第一数据线的长度相同；任意相邻的两条所述第一数据线的第五表面和第六表面均不对齐。
14.根据权利要求13所述的半导体结构，其特征在于，沿所述第三方向，每条所述第一数据线具有相对设置的第七表面和第八表面；
全部所述第一数据线的第七表面和所述第八表面中其中一个对齐，另外一个沿所述第一方向从上往下依次形成台阶。
15.根据权利要求13或14所述的半导体结构，其特征在于，所述第三数据线的结构与所述第一数据线的结构相同。
16.根据权利要求7所述的半导体结构，其特征在于，所述第一数据线为读取位线，所述第二数据线为读取字线，所述第三数据线为写入位线，所述第四数据线为写入字线。
17.根据权利要求16所述的半导体结构，其特征在于，所述第三数据线与所述第四数据线之间设置有绝缘层。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210610517.7A CN115020480A (zh) | 2022-05-31 | 2022-05-31 | 半导体结构 |
| US17/887,526 US20220392901A1 (en) | 2022-05-31 | 2022-08-15 | Semiconductor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210610517.7A CN115020480A (zh) | 2022-05-31 | 2022-05-31 | 半导体结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115020480A true CN115020480A (zh) | 2022-09-06 |
Family
ID=83071349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210610517.7A Pending CN115020480A (zh) | 2022-05-31 | 2022-05-31 | 半导体结构 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20220392901A1 (zh) |
| CN (1) | CN115020480A (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN115346987A (zh) * | 2022-10-18 | 2022-11-15 | 北京超弦存储器研究院 | 一种存储单元、3d存储器及其制备方法、电子设备 |
| US11825642B1 (en) | 2022-10-18 | 2023-11-21 | Beijing Superstring Academy Of Memory Technology | Memory cell, 3D memory and preparation method therefor, and electronic device |
| WO2023236359A1 (zh) * | 2022-06-10 | 2023-12-14 | 中国科学院微电子研究所 | 一种晶体管器件及存储器 |
| WO2024082395A1 (zh) * | 2022-10-18 | 2024-04-25 | 北京超弦存储器研究院 | 晶体管、3d存储器及其制造方法、电子设备 |
| WO2024093178A1 (zh) * | 2022-11-01 | 2024-05-10 | 北京超弦存储器研究院 | 一种存储器、电子设备 |
| WO2024103655A1 (zh) * | 2022-11-14 | 2024-05-23 | 长鑫存储技术有限公司 | 一种半导体结构及其制备方法 |
-
2022
- 2022-05-31 CN CN202210610517.7A patent/CN115020480A/zh active Pending
- 2022-08-15 US US17/887,526 patent/US20220392901A1/en active Pending
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| US11825642B1 (en) | 2022-10-18 | 2023-11-21 | Beijing Superstring Academy Of Memory Technology | Memory cell, 3D memory and preparation method therefor, and electronic device |
| WO2024082394A1 (zh) * | 2022-10-18 | 2024-04-25 | 北京超弦存储器研究院 | 存储单元、3d存储器及其制备方法、电子设备 |
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| Publication number | Publication date |
|---|---|
| US20220392901A1 (en) | 2022-12-08 |
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| PB01 | Publication | ||
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