CN102130128B - 具有垂直双极注入器的dram存储器单元 - Google Patents

具有垂直双极注入器的dram存储器单元 Download PDF

Info

Publication number
CN102130128B
CN102130128B CN201010521914.4A CN201010521914A CN102130128B CN 102130128 B CN102130128 B CN 102130128B CN 201010521914 A CN201010521914 A CN 201010521914A CN 102130128 B CN102130128 B CN 102130128B
Authority
CN
China
Prior art keywords
source electrode
memory cell
emitter
fet
buoyancy aid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201010521914.4A
Other languages
English (en)
Other versions
CN102130128A (zh
Inventor
C·马聚
R·费朗特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN102130128A publication Critical patent/CN102130128A/zh
Application granted granted Critical
Publication of CN102130128B publication Critical patent/CN102130128B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/7302—Bipolar junction transistors structurally associated with other devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Abstract

本发明涉及一种具有垂直双极注入器的DRAM存储器单元，包括：具有源极(S)、漏极(D)和位于源极和漏极之间的浮体(FB)的FET晶体管，被控制为将电荷注入FET晶体管的浮体中的注入器，所述注入器包括双极型晶体管，所述双极型晶体管具有发射极、基极和由FET晶体管的浮体形成的集电极，所述单元的特征在于，双极型晶体管的发射极被设置为FET晶体管的源极作为双极型晶体管的基极。本发明还涉及包括多个根据本发明的第一方面的存储器单元的存储器阵列，以及控制这种存储器单元的方法。

Description

具有垂直双极注入器的DRAM存储器单元
技术领域
本发明涉及的技术领域是半导体器件，本发明特别涉及包括多个存储器单元的存储器器件。
本发明更特别的涉及由具有浮体的场效应晶体管FET形成的存储器单元以及包括多个这种存储器单元的存储器阵列。
背景技术
图1显示传统的浮体DRAM(动态随机存取存储器)存储器单元的剖视图。
传统的浮体DRAM单元形成在包括硅薄膜3的绝缘体上硅(SOI)衬底中，硅薄膜3通过埋入氧化物层(BOX)2与基衬底1分开。浮体4、源极区5和漏极区6形成在BOX 2上的薄膜3中。栅极介电层7和栅极电极8顺序设置在浮体4上方。漏极区6连接到位线BL，源极区5连接到源极线(source line)SL，栅极电极8连接到字线(wordline)WL。
浮体通过BOX、栅极介电层、源极区和漏极区电绝缘。由于绝缘，浮体可以存储电荷。
在晶体管中的数据写入操作中，浮体利用碰撞电离现象来存储电荷，这修改了晶体管的阈值电压。这样，在数据读取操作中，流过晶体管的源极和漏极之间的电流量取决于存储在浮体中的电荷量。
为了能够执行逻辑1状态写入操作(在下文中该操作被称为“WRITE 1”)，大约为施加到栅极电极的额定电源电压VDD的2.5倍的较高电压必须被施加到位线BL。该高电压除了可能损坏单元以外，还可能破坏附近的存储器单元的操作。产生该高电压还需要专用的电路来作为电荷泵。
在文献US 2004/0108532中描述了一种用于减小浮体DRAM存储器单元所占据的表面积的技术。该文献提出通过连接浮体水平FET晶体管和适于将电荷注入浮体中的水平双极型晶体管来制造存储器单元。从而增大浮体的较低的存储电容。
横向于FET晶体管特别设置水平双极型晶体管，其中双极型晶体管的发射极(作为注入器，injector)形成在与双极型晶体管具有相反导电性的衬底中，双极型晶体管的基极由衬底形成，双极型晶体管的集电极作为FET晶体管的浮体。
通过这种结构，存储器单元的表面积被减小到大约10F2。但是，在这种结构中，发射极和基极占用表面积，从而本领域技术人员仍希望进一步减小存储器单元的表面积。
此外，该存储器单元的缺点是难以准确地控制作为双极型晶体管的基极的衬底的电压。此外，由于注入器由两个相邻的存储器单元共享，因此存在这些相邻单元之间出现干扰的风险。
因此可以理解，根据文献US 2004/0108532的存储器单元并不完全令人满意，仍需要弥补现有技术中的上述缺陷。
发明内容
本发明的目的是提出一种具有减小的表面积的改进的存储器单元。为此，根据第一方面，本发明提出一种存储器单元，包括：
具有源极、漏极和位于源极和漏极之间的浮体的FET晶体管，
可以被控制为将电荷注入FET晶体管的浮体中的注入器(injector)，所述注入器包括双极型晶体管，所述双极型晶体管具有发射极、基极和由FET晶体管的浮体形成的集电极，
所述单元的特征在于，双极型晶体管的发射极被设置为FET晶体管的源极作为双极型晶体管的基极。
该存储器单元的一些优选的非限制的方面如下所述：
FET晶体管是水平的，发射极被设置为发射极/源极组件形成垂直堆叠；
发射极连接到在单元的表面下方延伸的注入线；
发射极结合到源极中；
发射极设置在源极的底部区域中；
源极包括强掺杂中心区和围绕所述中心区的弱掺杂边缘区，发射极设置在源极的边缘区中，在源极的中心区下方；
发射极设置在源极的顶部区域中；
源极包括弱掺杂顶部区域和设置在顶部区域下的强掺杂底部区域，发射极结合在顶部区域中；
源极的底部区域设置在埋入绝缘层下方，并通过延伸穿过绝缘层的连接通道连接到源极的顶部区域；
发射极设置在源极下方；
发射极设置埋入绝缘层下方，并通过延伸穿过绝缘层的连接通道连接到源极；
FET晶体管还包括凹入在浮体中并通过介电层与浮体绝缘的栅极电极；
发射极包括导电性与源极的导电性相反的掺杂半导体材料；
所述单元制造在绝缘体上半导体衬底上；
FET晶体管形成在井(well)中，井制造在体衬底的顶部中。
根据另一方面，本发明涉及一种存储器单元，包括：
具有源极、漏极和位于源极和漏极之间的浮体的FET晶体管，
可以被控制为将电荷注入FET晶体管的浮体中的注入器(injector)，所述注入器包括双极型晶体管，所述双极型晶体管具有发射极、基极和由FET晶体管的浮体形成的集电极，
所述单元的特征在于，发射极连接到在单元的表面下方延伸的注入线。
根据另一方面，本发明涉及包括多个根据本发明的第一方面的存储器单元的存储器阵列。
特别地，存储器阵列可以包括耦合到沿着阵列的列的每个存储器单元的源极的源极线，以及平行于源极线的耦合到沿着所述列的每个存储器单元的发射极的注入线。
根据再一方面，本发明涉及一种编程存储器单元的方法，所述存储器单元包括具有浮体的水平FET晶体管和可以被控制为将电荷注入FET晶体管的浮体中的注入器，其特征在于，通过向FET晶体管的栅极施加额定写入电压，通过向FET晶体管的漏极施加小于或等于额定写入电压的电压以及通过向注入器施加正电压来编程逻辑1状态。
在单元读取操作中，还可以向FET晶体管的栅极施加额定写入电压的一部分。
附图说明
通过阅读以非限制示例以及参考附图给出的本发明的优选实施例的以下详细描述，本发明的其他方面、目的和优点将更明显，其中：
如前所述，图1显示传统的浮体DRAM单元；
图2a显示根据本发明的第一方面的一个可能实施例的存储器单元的剖视图；
图2b显示利用图2a的存储器单元的存储器阵列的可能拓扑；
图2c显示等效于图2a的存储器单元的电路图；
图3a显示根据本发明的可能实施例的在绝缘体上半导体衬底上使用部分耗尽的FET晶体管的存储器单元；
图3b显示根据本发明的可能实施例的在体衬底上使用FET晶体管的存储器单元；
图3c显示根据本发明的存储器单元的另一个可能实施例，其中注入线埋入绝缘层下方；
图3d显示根据本发明的存储器单元的另一个可能实施例，其中源极线埋入绝缘层下方；
图3e显示利用图3d的存储器单元的存储器阵列的可能拓扑；
图4a和4b分别显示基于等效电路图的在传统的DRAM单元和根据本发明的DRAM单元中编程逻辑0状态的操作；
图5a和5b分别显示基于等效电路图的在传统的DRAM单元和根据本发明的DRAM单元中编程逻辑1状态的操作；
图6a和6b分别显示基于等效电路图的存储在传统的DRAM单元和根据本发明的DRAM单元中读取逻辑状态的操作；
图7a和7b分别显示基于等效电路图的存储在传统的DRAM单元和根据本发明的DRAM单元中保持逻辑状态的操作；
图8显示利用根据本发明的存储器单元的存储器阵列的另一个可能拓扑。
具体实施方式
参考图2a，显示了根据本发明的第一方面的优选实施例的存储器单元的剖视图。该单元包括FET晶体管，FET晶体管具有源极S、漏极D和源极与漏极之间的浮体FB，以及被控制为将电荷注入FET晶体管的浮体FB中的注入器(injector)。
在这种情况下，存储器单元制造在绝缘体上半导体SeOI衬底上，优选地是绝缘体上硅SOI衬底。
漏极D和源极S优选地接触埋入氧化物层BOX，从而FET晶体管完全耗尽。
两个相邻的存储器单元(沿着在图2a的平面中延伸的存储器阵列的行；垂直于图2a的平面延伸的存储器阵列的列)之间可以共享源极S。这种共享可以减小存储器单元占据的表面积。
但是如图3a和3b可见，本发明并不限于完全耗尽的存储器单元，还扩展到部分耗尽的SeOI上的存储器单元(图3a)和体衬底上的存储器单元(图3b)。
在图3a和3b的情况下，通过现有技术中已知的方式，需要沿着存储器单元的行隔离单元，以便产生浮体效应。
在图3a的情况下，通常通过横向隔离沿深度方向从衬底表面延伸到BOX的沟槽13来实现上述隔离(根据浅沟槽隔离STI技术)。
在图3b的情况下，通常通过以下方式来实现上述隔离：横向隔离沿深度方向从衬底表面延伸的沟槽14，以及隔离体衬底的顶部中产生的并被沟槽14划界的井(well)15中的存储器单元。FET晶体管位于半导体井15中，其导电性与通道相同，从而可以将其与衬底隔离。井还可以设置在具有相反导电性(opposite conductivity)的衬底的层16中。
返回图2a，注入器包括具有发射极15、基极和由FET晶体管的浮体FB形成的集电极的双极型晶体管。
在本发明的上下文中，双极型晶体管的发射极15被设置为FET晶体管的源极S作为双极型晶体管的基极。应注意，控制作为双极型晶体管的基极的源极的电压比控制作为文献US 2004/0108532中描述的存储器单元的双极型晶体管的基极的衬底的电压更容易。
FET晶体管是水平晶体管，双极型晶体管的发射极特别设置为面对FET晶体管的源极，从而发射极/源极组合形成垂直堆叠。
在优选实施例中，发射极连接到在存储器单元的表面下方延伸的注入线，从而不占用表面积。
双极型晶体管的发射极15特别可以结合在FET晶体管的源极中。根据图2a所示的第一变化实施例，发射极15结合到源极21和22的底部区域中。根据图3d所示的第二变化实施例，发射极35结合到源极31和32的顶部区域中。
参考图2a，源极通常以已知方式包括强掺杂中心区21(例如N+)和环绕中心区的弱掺杂边缘区22(例如N-)。强掺杂中心区21的主要目的是保证与源极线SL的接触，而弱掺杂边缘区22主要便于FET晶体管的操作。因此，在本发明的上下文中，使用弱掺杂区22作为双极型晶体管的基极。
在该变化例的上下文中，发射极15被设置为位于源极的中心区21下方，同时与源极的边缘区22接触并通过源极的边缘22与浮体FB隔离。在这种情况下，发射极整体结合在中心区21和边缘区22之间的源极电极中。
在存储器单元由完全耗尽的SeOI制成的情况下(见图2a)，与存储器单元由部分耗尽的SeOI(图3a)或者体衬底上的存储器单元(图3b)制成的情况不同，BOX有助于隔离发射极15和浮体。
应注意，漏极D也可以具有强掺杂中心区11(例如N+)和环绕中心区的弱掺杂边缘区12(例如N-)。
通过现有技术中已知的方式，漏极D连接到位线BL。位线BL可以沿着存储器阵列的行延伸，与沿着该行设置的每个存储器单元的漏极接触。
如图2b可见，源极S连接到源极线SL。源极线SL通常垂直于位线BL延伸，与沿着存储器阵列的列设置的每个存储器单元的源极(通常是源极的强掺杂区)接触。
在图2a和2b的情况下，因此源极线SL直接在SeOI衬底的表面下方延伸。
此外，在图2a和2b的情况下，在两个相邻单元之间共享源极，一根源极线SL可用于两个存储器单元的源极编址(address)。
发射极15连接到平行于源极线SL延伸的注入线IL，从而对沿着存储器阵列的列设置的存储器单元编址(address)。
通过以上描述可以理解，在图2a的情况下，注入线IL设置在源极线SL下方。因此注入线IL的这种特别紧凑的结构不占用任何表面区域。
图2b显示根据本发明的存储器阵列的拓扑，其中两个相邻单元之间共享源极线SL。这种结构更为紧凑。
根据图2b的拓扑，在开发独立存储器的情况下，存储器单元的表面积可以被减小到大约4F2。虽然该单元并不是对干扰完全不敏感，但是干扰的水平低，而且在任何情况下均低于传统的存储器单元中出现的干扰水平。
在嵌入存储器的情况下，如果晶体管的要求较高(需要设置隔离件以避免交叉励磁现象)，晶体管占据的表面积较大。则获得的存储器单元的表面积在15F2到18F2的数量级。但是，其具有对干扰完全不敏感的优点。
图8显示了另一种可能的拓扑，其紧凑性较差但是对干扰完全不敏感。在这种拓扑中，字线WL控制共享公共源极线SL的两个相邻的物理行。这种特别结构消除了大部分的源极相互干扰，因为位于双字线WL上的单元全被使用，而且可以合理地推断写入电路比干扰更强。另一方面，彼此上下设置的两个单元必须强制连接到两条不同的位线BL1和BL2，否则在访问WL的过程中它们的信息可能混合。这直接影响单元的表面积，因为必须足够宽以便容纳彼此并排的两根金属线。虽然对于独立存储器而言通常禁止彼此并排的两根金属线，但是在另一方面，在嵌入存储器的情况下，其非常合理地将单元的表面积限制在大约4F*4F＝16F2。
如图2a所示，FET晶体管还具有位于浮体上方、存储器阵列的表面上并且通过介电层与浮体绝缘的栅极电极。栅极电极连接到通常沿着存储器阵列的列延伸的字线WL。
根据未显示的另一个实施例，栅极电极在浮体中凹入，并且通过介电层与浮体绝缘。由此定义了RCAT(凹槽阵列晶体管)型晶体管。
图2c是等效于根据本发明的第一方面的存储器单元的电路图。在图中，FET晶体管(在本例中是N型晶体管)的附图标记是9，双极型晶体管(在本例中是PNP型晶体管)的附图标记是10。如上所述，连接到源极线SL的FET晶体管9的源极作为双极型晶体管10的基极，而FET晶体管9的浮体作为双极型晶体管10的集电极。
参考图3d，其显示了另一个变化实施例，发射极35结合在源极31和32的顶部区域中。
在该变化例的上下文中，源极S包括弱掺杂顶部区域32和设置在顶部区域下方的强掺杂底部区域31，发射极35结合在顶部区域32中。
如图3d所示，源极的底部区域31特别设置在衬底中的埋入绝缘层下方，例如对于SeOI衬底的情况是BOX层，同时通过延伸穿过绝缘层的连接通道33连接到源极的顶部区域32。
源极的强掺杂底部区域31(在所述示例中是N+掺杂)特别设置在绝缘层下方的具有相反导电性的衬底区域(在所述实例中是P-区域)36中。
在该变化例的上下文中，埋入源极线SL；其特别可以直接埋入绝缘层BOX下方，如图3d所示。双极型晶体管的发射极35连接到直接在衬底的表面下延伸并因此更容易接近(access)的注入线IL(代替传统单元的源极线而设置该注入线IL)。此外，在该变化例中，源极和发射极的垂直堆叠具有注入线不占用表面积的特别效果。
图3e显示利用图3d的存储器单元的存储器阵列的可能拓扑。在该拓扑中，源极线SL沿着存储器阵列的列平行于注入线IL延伸，同时埋入注入线下方，BOX层下。在该变化实施例中，容易接近注入线IL。
图3c显示另一个可能实施例，其中通过在源极21和22下方设置发射极25而获得源极和发射极的垂直堆叠。应注意，该实施例对应于图3d的变化例，其中发射极和源极的强掺杂区域简单互换。
实际上，在其他实施例中，发射极25(P+)埋入绝缘层下具有相反导电性(在本例中是N-)的衬底区域26中，并通过延伸穿过绝缘层的连接通道23连接到源极的边缘区域22。
通常，源极线SL直接在衬底表面下延伸，而注入线IL在BOX层下平行于源极线SL延伸。因此，注入线IL不占用任何表面积。
根据本发明说明书的以上描述，注入线优选地利用掺杂的半导体材料制成。在图中所示的FET晶体管是N型(P型浮体)的例子中，掺杂半导体材料是衬底材料的P型掺杂(特别地，P+掺杂)。可以理解，本发明不限于N型FET晶体管，还可以扩展到P型FET晶体管(N型浮体)的情况。
通过使用CMOS技术中常用的技术，制造衬底掺杂从而制造注入线IL，注入线IL不需要金属化从而可以避免金属配线。
图4a-4b，5a-5b，6a-6b和7a-7b显示图2a的等效电路图，以便比较图1所示的传统类型的存储器单元(图4a、5a、6a和7a)与根据本发明的存储器单元(图4b、5b、6b和7b)的不同编程、读取和保持(hold)操作。
在各个附图中：
图4a和4b显示用于编程逻辑0状态的WRITE 0操作，
图5a和5b显示用于编程逻辑1状态的WRITE 1操作，
图6a和6b显示用于读取逻辑状态的READ操作，
图7a和7b显示用于保持逻辑状态的HOLD操作。
下表显示控制这些单元并执行这些不同操作而必须施加到不同的线上的电压示例。
表1图1的存储器单元
  BL   WL   SL
  WRITE 1   2.5VDD   VDD   0V
  WRITE 0   -0.25VDD   VDD   0V
  READ   0.25VDD   VDD   0V
  HOLD   0V   0V   0V
表2根据本发明的存储器单元
  BL   WL   SL   IL
  WRITE 1   0.75VDD   VDD   0V   0.75VDD
  WRITE 0   -0.25VDD   VDD   0V   0V
  READ   0.25VDD   0.5VDD   0V   0V
  HOLD   0V   0V   0V   0V
首先可以观察到，用于执行读取操作READ而施加到字线WL的电压被降低到额定电源电压VDD的一小部分，例如0.5VDD。这可以降低单元的整体耗电水平。此外，因为该电压位于两个阈值电压水平(“0”和“1”)之间，读取选择导致对于最低阈值电压(原则上，通常是“0”)存在电流，而在其他情况下不存在电流。此外，检测放大器的设计被简化为“简单的”比较器，该“简单的”比较器比必须将具有不同大小的两个电流与参考值比较的情况更容易设计，所述参考值必须是已知并被信任的。
此外，如在背景技术部分描述的，大约为额定写入电压VDD的2.5倍的电压必须被施加到传统存储器单元的漏极以便执行WRITE 1操作。
通过使用注入器将电荷注入浮体中，本发明能够降低执行WRITE1操作所需的电压。特别地，需要施加到根据本发明的存储器单元的漏极的电压小于或等于额定电压VDD，例如在上表2中所示，等于0.75VDD。
以施加到所有电源线1的低电压来执行所有编程操作具有几个优点。
首先，降低功率消耗，并简化外围电路设计。特别地，不需要产生高压(特别对于WRITE 1操作，对于传统的存储器单元为2.5VDD)的电路。
此外，通过降低电压，避免存储器单元的损坏。还避免相邻单元之间的干扰。
因此，在所述示例中，在写入操作中可能由位线BL产生的对相邻单元的干扰对应于正被讨论的示例中的位线BL上的0.75VDD(WRITE1)或者-0.25VDD(WRITE 0)的电压(WL＝SL＝IL＝0V)。这些较低电压不易产生明显干扰。
在WRITE 1写入操作中可能由字线WL产生的对相邻单元的干扰对应于字线WL上的VDD和注入线IL上的0.75VDD的各自电压(并且BL＝SL＝0V)。因此容易出现通过双极型晶体管将电荷(在这里描述的示例中是空穴)注入浮体中。
在相邻单元的WRITE 0写入操作中，WL为VDD，而BL＝SL＝IL＝0V。然后双极型晶体管(在所述示例中为PNP型)关闭，通过负的位线所有空穴可以被排空。
为了简单地克服这些干扰现象，如果单元位于有源位线WL上，可以选择写入强调的单元(stressed cell)而不保持无源(这等效于通过在所有相应的位线上施加适当的电压沿着WL在所有单元上执行有效的WRITE操作)。这以分离存储器作为条件(要求沿着字线WL的所有单元属于相同的字)，但是如果所有所述强调的单元可以直接被该应用使用，则不引起任何问题。实际上，如果字较宽，信息比特率较大以及最终耗电较低。
通过以上描述可以理解，本发明不限于根据本发明的第一方面的存储器单元，本发明还扩展到包括多个根据本发明的第一方面的存储器单元的存储器阵列，以及控制这种存储器单元的方法。

Claims (17)

1.一种存储器单元，包括：
具有连接到源极线(SL)的源极(S)、连接到位线(BL)的漏极(D)和位于源极和漏极之间的浮体(FB)的水平FET晶体管，
被控制为将电荷注入FET晶体管的浮体中的注入器，所述注入器包括双极型晶体管，所述双极型晶体管具有连接到注入线的发射极(15，25，35)、基极和由FET晶体管的浮体形成的集电极，
所述单元的特征在于，双极型晶体管的发射极被设置为发射极/源极组件形成垂直堆叠，FET晶体管的源极作为双极型晶体管的基极，其中注入线在存储器单元的表面下方延伸。
2.根据权利要求1所述的存储器单元，其中发射极(15，35)结合到源极中。
3.根据权利要求2所述的存储器单元，其中发射极(15)设置在源极的底部区域中。
4.根据权利要求3所述的存储器单元，其中源极包括强掺杂中心区(21)和围绕所述中心区的弱掺杂边缘区(22)，其中发射极(15)设置在源极(22)的边缘区中，在源极的中心区(21)下方。
5.根据权利要求2所述的存储器单元，其中发射极(35)设置在源极的顶部区域中。
6.根据权利要求5所述的存储器单元，其中源极包括弱掺杂顶部区域(32)和设置在顶部区域下的强掺杂底部区域(31)，以及其中发射极结合在顶部区域中。
7.根据权利要求6所述的存储器单元，其中源极的底部区域(31)设置在埋入绝缘层(BOX)下方，并通过延伸穿过绝缘层的连接通道(33)连接到源极的顶部区域(32)。
8.根据权利要求1所述的存储器单元，其中发射极(25)设置在源极下方。
9.根据权利要求8所述的存储器单元，其中发射极(25)设置埋入绝缘层(BOX)下方，并通过延伸穿过绝缘层的连接通道(23)连接到源极(21，22)。
10.根据权利要求1至9中任一项所述的存储器单元，其中FET晶体管还包括凹入在浮体中并通过介电层与浮体绝缘的栅极电极。
11.根据权利要求1至9中任一项所述的存储器单元，其中发射极包括导电性与源极的导电性相反的掺杂半导体材料。
12.根据权利要求1至9中任一项所述的存储器单元，制造在绝缘体上半导体衬底上。
13.根据权利要求1至9中任一项所述的存储器单元，其中FET晶体管形成在制造在体衬底的顶部中的井中。
14.一种包括多个根据权利要求1至13中任一项所述的存储器单元的存储器阵列。
15.根据权利要求14所述的存储器阵列，包括耦合到沿着阵列的列的每个存储器单元的源极的源极线(SL)，以及平行于源极线的耦合到沿着所述列的每个存储器单元的发射极的注入线(IL)。
16.一种控制根据权利要求1至15中任一项所述的存储器单元的方法，其特征在于，通过向FET晶体管的栅极施加额定写入电压，通过向FET晶体管的漏极施加小于或等于额定写入电压的电压以及通过向注入器施加正电压来编程逻辑1状态。
17.根据权利要求16所述的方法，其中在单元读取操作中，向FET晶体管的栅极施加额定写入电压的一部分。
CN201010521914.4A 2010-01-14 2010-10-25 具有垂直双极注入器的dram存储器单元 Active CN102130128B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1050241 2010-01-14
FR1050241A FR2955204B1 (fr) 2010-01-14 2010-01-14 Cellule memoire dram disposant d'un injecteur bipolaire vertical

Publications (2)

Publication Number Publication Date
CN102130128A CN102130128A (zh) 2011-07-20
CN102130128B true CN102130128B (zh) 2014-01-08

Family

ID=42289816

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010521914.4A Active CN102130128B (zh) 2010-01-14 2010-10-25 具有垂直双极注入器的dram存储器单元

Country Status (8)

Country Link
US (1) US8305803B2 (zh)
EP (1) EP2346077A1 (zh)
JP (1) JP5420517B2 (zh)
KR (1) KR101135826B1 (zh)
CN (1) CN102130128B (zh)
FR (1) FR2955204B1 (zh)
SG (1) SG173247A1 (zh)
TW (1) TWI470771B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
FR2955200B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
KR102084954B1 (ko) 2013-05-02 2020-03-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9281022B2 (en) 2013-07-10 2016-03-08 Zeno Semiconductor, Inc. Systems and methods for reducing standby power in floating body memory devices
US9548119B2 (en) * 2014-01-15 2017-01-17 Zeno Semiconductor, Inc Memory device comprising an electrically floating body transistor
US9331097B2 (en) 2014-03-03 2016-05-03 International Business Machines Corporation High speed bipolar junction transistor for high voltage applications
TWI646653B (zh) * 2017-12-28 2019-01-01 新唐科技股份有限公司 橫向擴散金屬氧化物半導體場效電晶體

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1744321A (zh) * 2004-08-31 2006-03-08 株式会社东芝 半导体集成器件
CN1897282A (zh) * 2005-06-30 2007-01-17 St微电子克鲁勒斯图股份公司 包括具有隔离体的一个mos晶体管的存储单元
US7301195B2 (en) * 2004-02-02 2007-11-27 Kabushiki Kaisha Toshiba Semiconductor memory device for storing data as state of majority carriers accumulated in channel body and method of manufacturing the same

Family Cites Families (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4169233A (en) * 1978-02-24 1979-09-25 Rockwell International Corporation High performance CMOS sense amplifier
KR100213602B1 (ko) * 1988-05-13 1999-08-02 가나이 쓰도무 다이나믹형 반도체 기억장치
US5028810A (en) * 1989-07-13 1991-07-02 Intel Corporation Four quadrant synapse cell employing single column summing line
JPH04345064A (ja) 1991-05-22 1992-12-01 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2717740B2 (ja) * 1991-08-30 1998-02-25 三菱電機株式会社 半導体集積回路装置
EP0836194B1 (en) * 1992-03-30 2000-05-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US5325054A (en) * 1992-07-07 1994-06-28 Texas Instruments Incorporated Method and system for screening reliability of semiconductor circuits
US5306530A (en) * 1992-11-23 1994-04-26 Associated Universities, Inc. Method for producing high quality thin layer films on substrates
JP3488730B2 (ja) * 1993-11-05 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
JP3367776B2 (ja) * 1993-12-27 2003-01-20 株式会社東芝 半導体装置
US5455791A (en) * 1994-06-01 1995-10-03 Zaleski; Andrzei Method for erasing data in EEPROM devices on SOI substrates and device therefor
JP3003088B2 (ja) * 1994-06-10 2000-01-24 住友イートンノバ株式会社 イオン注入装置
JP3549602B2 (ja) * 1995-01-12 2004-08-04 株式会社ルネサステクノロジ 半導体記憶装置
JPH08255846A (ja) 1995-03-17 1996-10-01 Nippondenso Co Ltd 半導体装置及びその製造方法
JP3288554B2 (ja) * 1995-05-29 2002-06-04 株式会社日立製作所 イオン注入装置及びイオン注入方法
JPH0982814A (ja) * 1995-07-10 1997-03-28 Denso Corp 半導体集積回路装置及びその製造方法
US6787844B2 (en) * 1995-09-29 2004-09-07 Nippon Steel Corporation Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same
JP3265178B2 (ja) 1996-02-20 2002-03-11 株式会社東芝 半導体記憶装置及びその製造方法
JPH10125064A (ja) 1996-10-14 1998-05-15 Toshiba Corp 記憶装置
JPH10208484A (ja) * 1997-01-29 1998-08-07 Mitsubishi Electric Corp 半導体記憶装置のデータ読出回路及び半導体記憶装置
US5889293A (en) * 1997-04-04 1999-03-30 International Business Machines Corporation Electrical contact to buried SOI structures
JP3120389B2 (ja) * 1998-04-16 2000-12-25 日本電気株式会社 半導体装置
JP3699823B2 (ja) * 1998-05-19 2005-09-28 株式会社東芝 半導体装置
US6072217A (en) * 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
FR2779869B1 (fr) 1998-06-15 2003-05-16 Commissariat Energie Atomique Circuit integre de type soi a capacite de decouplage, et procede de realisation d'un tel circuit
US6826730B2 (en) * 1998-12-15 2004-11-30 Texas Instruments Incorporated System and method for controlling current in an integrated circuit
JP3456913B2 (ja) 1998-12-25 2003-10-14 株式会社東芝 半導体装置
US6372600B1 (en) * 1999-08-30 2002-04-16 Agere Systems Guardian Corp. Etch stops and alignment marks for bonded wafers
US6476462B2 (en) * 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
US6417697B2 (en) * 2000-02-02 2002-07-09 Broadcom Corporation Circuit technique for high speed low power data transfer bus
US6300218B1 (en) * 2000-05-08 2001-10-09 International Business Machines Corporation Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process
US6350653B1 (en) 2000-10-12 2002-02-26 International Business Machines Corporation Embedded DRAM on silicon-on-insulator substrate
JP2002164544A (ja) * 2000-11-28 2002-06-07 Sony Corp 半導体装置
US6614190B2 (en) * 2001-01-31 2003-09-02 Hitachi, Ltd. Ion implanter
JP3982218B2 (ja) * 2001-02-07 2007-09-26 ソニー株式会社 半導体装置およびその製造方法
JP3884266B2 (ja) 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
US6611023B1 (en) * 2001-05-01 2003-08-26 Advanced Micro Devices, Inc. Field effect transistor with self alligned double gate and method of forming same
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6498057B1 (en) * 2002-03-07 2002-12-24 International Business Machines Corporation Method for implementing SOI transistor source connections using buried dual rail distribution
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
US6838723B2 (en) * 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US7710771B2 (en) * 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
JP2004179506A (ja) * 2002-11-28 2004-06-24 Seiko Epson Corp Ｓｏｉ構造を有する半導体基板及びその製造方法及び半導体装置
US7030436B2 (en) 2002-12-04 2006-04-18 Micron Technology, Inc. Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means
JP2004303499A (ja) 2003-03-31 2004-10-28 Hitachi High-Technologies Corp イオン注入装置およびイオン注入方法
JP4077381B2 (ja) * 2003-08-29 2008-04-16 株式会社東芝 半導体集積回路装置
US6965143B2 (en) * 2003-10-10 2005-11-15 Advanced Micro Devices, Inc. Recess channel flash architecture for reduced short channel effect
JP2005158952A (ja) * 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法
US7109532B1 (en) * 2003-12-23 2006-09-19 Lee Zachary K High Ion/Ioff SOI MOSFET using body voltage control
US20050255666A1 (en) * 2004-05-11 2005-11-17 Miradia Inc. Method and structure for aligning mechanical based device to integrated circuits
US7112997B1 (en) * 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
JP4795653B2 (ja) * 2004-06-15 2011-10-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7196921B2 (en) * 2004-07-19 2007-03-27 Silicon Storage Technology, Inc. High-speed and low-power differential non-volatile content addressable memory cell and array
US7190616B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. In-service reconfigurable DRAM and flash memory device
US7560361B2 (en) 2004-08-12 2009-07-14 International Business Machines Corporation Method of forming gate stack for semiconductor electronic device
KR100663359B1 (ko) * 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
US20060267064A1 (en) * 2005-05-31 2006-11-30 Infineon Technologies Ag Semiconductor memory device
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
JP4967264B2 (ja) * 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
JP4800700B2 (ja) * 2005-08-01 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体集積回路
US7314794B2 (en) * 2005-08-08 2008-01-01 International Business Machines Corporation Low-cost high-performance planar back-gate CMOS
JP4413841B2 (ja) * 2005-10-03 2010-02-10 株式会社東芝 半導体記憶装置及びその製造方法
JP4822791B2 (ja) * 2005-10-04 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7601271B2 (en) 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
JP5054919B2 (ja) * 2005-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100735613B1 (ko) * 2006-01-11 2007-07-04 삼성전자주식회사 이온주입설비의 디스크 어셈블리
US7304903B2 (en) * 2006-01-23 2007-12-04 Purdue Research Foundation Sense amplifier circuit
JP4373986B2 (ja) * 2006-02-16 2009-11-25 株式会社東芝 半導体記憶装置
JP4762036B2 (ja) * 2006-04-14 2011-08-31 株式会社東芝 半導体装置
US20090096936A1 (en) * 2006-04-24 2009-04-16 Panasonic Corporation Receiving device, electronic device using the same, and receiving method
US7494902B2 (en) * 2006-06-23 2009-02-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method of fabricating a strained multi-gate transistor
KR100843055B1 (ko) * 2006-08-17 2008-07-01 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
US7560344B2 (en) * 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
JP2008130670A (ja) * 2006-11-17 2008-06-05 Seiko Epson Corp 半導体装置、論理回路および電子機器
JP5057430B2 (ja) * 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
JP4869088B2 (ja) * 2007-01-22 2012-02-01 株式会社東芝 半導体記憶装置及びその書き込み方法
JP5019436B2 (ja) * 2007-02-22 2012-09-05 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5594927B2 (ja) * 2007-04-11 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
FR2915024A1 (fr) * 2007-04-12 2008-10-17 St Microelectronics Crolles 2 Procede de fabrication permettant l'homogeneisation de l'environnement de transistors et dispositif associe
JP2008263133A (ja) * 2007-04-13 2008-10-30 Toshiba Microelectronics Corp 半導体記憶装置およびその駆動方法
US7729149B2 (en) 2007-05-01 2010-06-01 Suvolta, Inc. Content addressable memory cell including a junction field effect transistor
EP2015362A1 (en) * 2007-06-04 2009-01-14 STMicroelectronics (Crolles 2) SAS Semiconductor array and manufacturing method thereof
US7449922B1 (en) * 2007-06-15 2008-11-11 Arm Limited Sensing circuitry and method of detecting a change in voltage on at least one input line
US7759714B2 (en) * 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
FR2918823B1 (fr) 2007-07-13 2009-10-16 Ecole Centrale De Lyon Etablis Cellule logique reconfigurable a base de transistors mosfet double grille
FR2919112A1 (fr) * 2007-07-16 2009-01-23 St Microelectronics Crolles 2 Circuit integre comprenant un transistor et un condensateur et procede de fabrication
WO2009028065A1 (ja) 2007-08-30 2009-03-05 Fujitsu Microelectronics Limited イオン注入装置、基板クランプ機構、及びイオン注入方法
JP2009059931A (ja) * 2007-08-31 2009-03-19 Toshiba Corp 不揮発性半導体記憶装置
KR100884344B1 (ko) * 2007-10-10 2009-02-18 주식회사 하이닉스반도체 비대칭 소스/드레인 접합을 갖는 불휘발성 메모리소자 및그 제조방법
JP5222520B2 (ja) 2007-10-11 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20090101940A1 (en) * 2007-10-19 2009-04-23 Barrows Corey K Dual gate fet structures for flexible gate array design methodologies
DE102007052097B4 (de) * 2007-10-31 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Bauelements mit einer Substratdiode
FR2925223B1 (fr) 2007-12-18 2010-02-19 Soitec Silicon On Insulator Procede d'assemblage avec marques enterrees
US7593265B2 (en) 2007-12-28 2009-09-22 Sandisk Corporation Low noise sense amplifier array and method for nonvolatile memory
US8148242B2 (en) 2008-02-20 2012-04-03 Soitec Oxidation after oxide dissolution
US7808039B2 (en) * 2008-04-09 2010-10-05 International Business Machines Corporation SOI transistor with merged lateral bipolar transistor
JP6053250B2 (ja) * 2008-06-12 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8384156B2 (en) 2008-06-13 2013-02-26 Yale University Complementary metal oxide semiconductor devices
US8120110B2 (en) * 2008-08-08 2012-02-21 International Business Machines Corporation Semiconductor structure including a high performance FET and a high voltage FET on a SOI substrate
US8012814B2 (en) * 2008-08-08 2011-09-06 International Business Machines Corporation Method of forming a high performance fet and a high voltage fet on a SOI substrate
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
KR101522400B1 (ko) * 2008-11-10 2015-05-21 삼성전자주식회사 인버터 및 그를 포함하는 논리소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7301195B2 (en) * 2004-02-02 2007-11-27 Kabushiki Kaisha Toshiba Semiconductor memory device for storing data as state of majority carriers accumulated in channel body and method of manufacturing the same
CN1744321A (zh) * 2004-08-31 2006-03-08 株式会社东芝 半导体集成器件
CN1897282A (zh) * 2005-06-30 2007-01-17 St微电子克鲁勒斯图股份公司 包括具有隔离体的一个mos晶体管的存储单元

Also Published As

Publication number Publication date
FR2955204B1 (fr) 2012-07-20
EP2346077A1 (en) 2011-07-20
TWI470771B (zh) 2015-01-21
CN102130128A (zh) 2011-07-20
US20110170343A1 (en) 2011-07-14
TW201126699A (en) 2011-08-01
US8305803B2 (en) 2012-11-06
KR20110083470A (ko) 2011-07-20
JP5420517B2 (ja) 2014-02-19
KR101135826B1 (ko) 2012-04-16
JP2011146685A (ja) 2011-07-28
FR2955204A1 (fr) 2011-07-15
SG173247A1 (en) 2011-08-29

Similar Documents

Publication Publication Date Title
CN102130128B (zh) 具有垂直双极注入器的dram存储器单元
US11417658B2 (en) NAND string utilizing floating body memory cell
US11769832B2 (en) Memory device comprising an electrically floating body transistor and methods of using
US7001811B2 (en) Method for making memory cell without halo implant
US6992339B2 (en) Asymmetric memory cell
KR101222023B1 (ko) 채널이 매몰 유전층을 통과하는 메모리 셀
KR20110098803A (ko) Ｊｆｅｔ 디바이스 구조를 갖는 저전력 메모리 디바이스
US7449744B1 (en) Non-volatile electrically alterable memory cell and use thereof in multi-function memory array
US8144514B2 (en) One-transistor floating-body DRAM cell device with non-volatile function
JP2015513216A (ja) 第一および第二のトランジスタと方法から成っているメモリ・セル

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant