KR101135826B1 - 수직 바이폴라 인젝터를 갖는 ｄｒａｍ 메모리 셀 - Google Patents

수직 바이폴라 인젝터를 갖는 ｄｒａｍ 메모리 셀 Download PDF

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Abstract

제 1 구성에 따라, 본 발명은,
- 소스(S), 드레인(D) 및 소스와 드레인 사이의 플로팅 바디(floating body)(FB)를 갖는 FET 트랜지스터,
- 전하를 FET 트랜지스터의 플로팅 바디에 주입하도록 제어될 수 있고, FET 트랜지스터의 플로팅 바디에 의해 형성한 컬렉터, 이미터 및 베이스를 갖는 바이폴라 트랜지스터로 구성되는 인젝터를 포함하는 메모리 셀로서,
바이폴라 트랜지스터의 이미터가, FET 트랜지스터의 소스가 바이폴라 트랜지스터에 대한 베이스 역할을 하도록 배치되는 것을 특징으로 하는 메모리 셀에 관한 것이다.
본 발명은 또한, 본 발명의 제 1 구성에 따른 다수의 메모리 셀을 포함하는 메모리 어레이와, 그러한 메모리 셀을 제어하는 방법으로 확장된다.

Description

수직 바이폴라 인젝터를 갖는 ＤＲＡＭ 메모리 셀{DRAM MEMORY CELL HAVING A VERTICAL BIPOLAR INJECTOR}
본 발명의 분야는, 반도체 소자 분야이며, 더 상세하게는, 다수의 메모리 셀을 포함하는 메모리 소자 분야이다.
본 발명은 더 상세하게는, 플로팅 바디(floating body)를 갖는 전계 효과 트랜지스터(FET)에 의해 형성된 메모리 셀과, 이러한 타입의 다수의 메모리 셀을 포함하는 메모리 어레이에 관한 것이다.
도 1은 종래의 플로팅 바디 DRAM(Dynamic Random Access Memory) 메모리 셀의 횡단면도를 도시한다.
종래의 플로팅 바디 DRAM 셀은, 매립 산화물 층(BOX: Buried Oxide Layer)(2)에 의해 베이스 기판(1)으로부터 분리되어 있는 실리콘 박막(3)을 포함하는 실리콘-온-절연체(SOI: Silicon-On-Insulator) 기판에 형성된다. 플로팅 바디(4), 소스 영역(5) 및 드레인 영역(6)이 BOX(2) 상부의 박막(3)에 형성된다. 게이트 유전체 층(7)과 게이트 전극(8)이 순차적으로 플로팅 바디(4) 상부에 퇴적된다. 드레인 영역(6)을 비트 라인(BL)에 연결하고, 소스 영역(5)을 소스 라인(SL)에 연결하며, 게이트 전극(8)을 워드 라인(WL)에 연결한다.
플로팅 바디는 BOX, 게이트 유전체 층, 소스 영역 및 드레인 영역으로 전기적으로 절연시킨다. 이러한 절연 때문에, 플로팅 바디는 전하를 저장할 수 있다.
그러한 트랜지스터의 데이터 기록 동작에서, 플로팅 바디는 충돌 이온화 현상(impact ionization phenomenon)을 사용하여 전하를 저장하며, 그러한 현상은 트랜지스터의 임계 전압을 변경시킨다. 데이터 판독 동작에서, 트랜지스터의 소스와 드레인 사이에서 흐르는 전류량은 그에 따라, 플로팅 바디에 저장된 전하량에 의존한다.
논리 1 상태 기록 동작(이후 "기록 1"이라 부르는 동작)을 실행할 수 있기 위해, 게이트 전극에 인가되어야 하는 공칭 전원 전압(VDD)의 대략 2.5배인 상대적으로 높은 전압을 비트 라인(BL)에 인가해야 한다. 이 높은 전압은 셀을 손상시킬 수 있다는 점 외에, 인근 메모리 셀의 동작을 방해할 수 있다. 이 높은 전압의 생성은 또한 전하 펌프(charge pumps)를 실행하는 전용 회로를 필요로 한다.
그러한 플로팅 바디 DRAM 메모리 셀이 점유하고 있는 표면적을 감소시키는 한 가지 기술이 문서(US 2004/0108532)에 기재되어 있다. 이 문서는, 전하를 플로팅 바디에 주입하는데 적절한 수평 바이폴라 트랜지스터와 플로팅 바디 수평 FET 트랜지스터를 결합함으로써 메모리 셀을 만드는 방법을 제안한다. 플로팅 바디의 저 저장용량을 그에 따라 증가시킨다.
수평 바이폴라 트랜지스터는 더 상세하게는 FET 트랜지스터의 측면에 배치되고, 이 바이폴라 트랜지스터의 (인젝터 역할을 하는) 이미터는 기판과 반대되는 전도도를 갖고 기판에 형성되며, 이 바이폴라 트랜지스터의 베이스는 기판에 의해 형성되고, 이 바이폴라 트랜지스터의 컬렉터는 FET 트랜지스터에 대한 플로팅 바디 역할을 한다.
그러한 배치로, 메모리 셀의 표면적은 대략 10F2로 감소한다. 그러나 이 배치에서, 이미터와 베이스는 표면적을 소모하여, 메모리 셀 표면적의 훨씬 더 큰 감소가 당업자의 목적으로 남게 된다.
게다가, 이 메모리 셀은, 바이폴라 트랜지스터에 대한 베이스 역할을 하는 기판의 전압을 정확히 제어하기 어렵다는 단점이 있다. 인젝터는 그러나 두 개의 인접한 메모리 셀 사이에서 공유하므로, 그 결과 이들 이웃한 셀 사이에는 장애의 위험이 있다.
그러므로 문서(US 2004/0108532)에 따른 메모리 셀은 전적으로 만족스러운 것은 아니며, 종래기술에서 언급한 단점을 여전히 해결할 필요가 있다는 점을 이해해야 할 것이다.
본 발명의 목적은, 감소한 표면적을 갖는 개선된 메모리 셀을 제공하는 것이다.
이를 위해, 본 발명은, 제 1 구성에 따라,
- 소스, 드레인 및 소스와 드레인 사이의 플로팅 바디를 갖는 FET 트랜지스터,
- 전하를 FET 트랜지스터의 플로팅 바디에 주입하도록 제어할 수 있고, FET 트랜지스터의 플로팅 바디에 의해 형성한 컬렉터, 이미터 및 베이스를 갖는 바이폴라 트랜지스터로 구성되는 인젝터를 포함하는 메모리 셀로서,
바이폴라 트랜지스터의 이미터가, 상기 FET 트랜지스터의 소스가 바이폴라 트랜지스터에 대한 베이스 역할을 하도록 배치되는 것을 특징으로 하는 메모리 셀을 제공한다.
이 메모리 셀의 일부 바람직한, 그러나 비제한적인 구성은 다음과 같다:
- FET 트랜지스터는 수평이고, 이미터는, 이미터/소스 조립체가 수직 스택을 형성하도록 배치는 구성;
- 이미터가, 셀의 표면 아래로 지나가는 인젝션 라인에 연결되는 구성;
- 이미터가 소스에 집적되는 구성;
- 이미터가 소스의 바닥 영역에 배치되는 구성;
- 소스가, 강하게 도핑된 중심 영역과, 이 중심 영역을 에워싸며 약하게 도핑된 주변 영역을 포함하고, 이미터가, 소스의 중심 영역 아래에서 소스의 주변 영역 내에 배치되는 구성;
- 이미터가 소스의 상부 영역에 배치되는 구성;
- 소스가, 약하게 도핑된 상부 영역과, 이 상부 영역 아래에 배치되며 강하게 도핑된 바닥 영역을 포함하고, 이미터가 상부 영역에 집적되는 구성;
- 소스의 바닥 영역이 매립된 절연 층 아래에 배치되고, 이 절연 층을 관통해 연장하는 연결 통로를 통해 소스의 상부 영역에 링크되는 구성;
- 이미터가 소스 아래에 배치되는 구성;
- 이미터가 매립된 절연 층 아래에 배치되고, 이 절연 층을 관통해 연장하는 연결 통로를 통해 소스에 링크되는 구성;
- FET 트랜지스터가 또한, 플로팅 바디에 리세스된(recessed) 전극을 포함하고, 유전체 층에 의해 플로팅 바디로부터 절연되는 구성;
- 이미터가, 소스와 반대되는 전도도를 갖는 도핑 반도체 소재를 포함하는 구성;
- 셀이 반도체-온-절연체 기판 상에 제조되는 구성;
- FET 트랜지스터가 벌크(bulk) 기판의 상부에 제조된 웰(well)에 형성되는 구성;
다른 구성에 따라, 본 발명은,
- 소스, 드레인 및 소스와 드레인 사이의 플로팅 바디를 갖는 FET 트랜지스터,
- 전하를, FET 트랜지스터의 플로팅 바디에 주입하도록 제어할 수 있고, FET 트랜지스터의 플로팅 바디에 의해 형성한 컬렉터, 이미터 및 베이스를 갖는 바이폴라 트랜지스터로 구성되는 인젝터를 포함하는 메모리 셀로서,
이미터가, 셀의 표면 아래로 지나가는 인젝션 라인에 연결되는 것을 특징으로 하는 메모리 셀에 관한 것이다.
다른 구성에 따라, 본 발명은, 본 발명의 제 1 구성에 따른 다수의 메모리 셀을 포함하는 메모리 어레이에 관한 것이다.
이 메모리 어레이는, 어레이의 열을 따라서 각 메모리 셀의 소스에 결합되는 소스 라인과, 이 열을 따라서 각 메모리 셀의 이미터에 결합되는 소스 라인에 평행한 인젝션 라인을 특히 포함할 수 있다.
또 다른 구성에 따라, 본 발명은, 플로팅 바디를 갖는 수평 FET 트랜지스터와, 전하를 FET 트랜지스터의 플로팅 바디에 주입하도록 제어할 수 있는 인젝터를 포함하는 메모리 셀을 프로그램하는 방법으로서, 논리 1 상태가, 공칭 기록 전압을 FET 트랜지스터의 게이트에 인가하고, 이 공칭 기록 전압 이하의 전압을 FET 트랜지스터의 드레인에 인가하며, 양의 전압을 인젝터에 인가함으로써 프로그램되는 것을 특징으로 한다.
셀 판독 동작에서, 공칭 기록 전압의 일부를 FET 트랜지스터의 게이트에 인가할 수 도 있다.
본 발명에 의하면, 감소한 표면적을 갖는 개선된 메모리 셀을 제공할 수 있다.
본 발명의 다른 구성, 목적 및 장점은, 비제한적인 예로 기재되는, 본 발명의 바람직한 실시예에 대한 다음의 상세한 설명을 첨부 도면을 참조하여 파악함으로써 더 분명하게 될 것이다.
도 1은 이미 앞서 언급하였듯이 종래의 플로팅 바디 DRAM 셀을 나타내는 도면이다.
도 2a는 본 발명의 제 1 구성의 한 가능한 실시예에 따른 메모리 셀의 횡단면도를 나타내는 도면이다.
도 2b는 도 2a의 메모리 셀을 사용한 메모리 어레이의 가능한 토폴로지를 나타내는 도면이다.
도 2c는 도 2a의 메모리 셀에 등가인 회로도를 나타내는 도면이다.
도 3a는, 반도체-온-절연체 기판 상의 부분 공핍 FET 트랜지스터를 사용하는 메모리 셀의 본 발명에 따른 가능한 실시예를 나타내는 도면이다.
도 3b는, 벌크 기판 상의 FET 트랜지스터를 사용하는 메모리 셀의 본 발명에 따른 가능한 실시예를 나타내는 도면이다.
도 3c는, 인젝션 라인이 절연 층 아래에 매립되어 있는, 본 발명에 따른 메모리 셀의 다른 가능한 실시예를 나타내는 도면이다.
도 3d는, 소스 라인이 절연 층 아래에 매립되어 있는, 본 발명에 따른 메모리 셀의 다른 가능한 실시예를 나타내는 도면이다.
도 3e는, 도 3d의 메모리 셀을 이용하는 메모리 어레이의 가능한 토폴로지를 나타내는 도면이다.
도 4a 및 도 4b는 각각, 종래의 DRAM 셀 및 본 발명에 따른 DRAM 셀에서 논리 0 상태를 프로그램하는 동작을, 등가의 회로도를 기초로 해서, 나타내는 도면이다.
도 5a 및 도 5b는 각각, 종래의 DRAM 셀 및 본 발명에 따른 DRAM 셀에서 논리 1 상태를 프로그램하는 동작을, 등가의 회로도를 기초로 해서, 나타내는 도면이다.
도 6a 및 도 6b는 각각, 종래의 DRAM 셀 및 본 발명에 따른 DRAM 셀에 의해 저장된 논리 상태를 판독하는 동작을, 등가 회로도를 기초로 해서, 나타내는 도면이다.
도 7a 및 도 7b는 각각, 종래의 DRAM 셀 및 본 발명에 따른 DRAM 셀에 저장된 논리 상태를 유지하는 동작을, 등가의 회로도를 기초로 해서, 나타내는 도면이다.
도 8은, 본 발명에 따른 메모리 셀을 이용하는 메모리 어레이의 다른 가능한 토폴로지를 나타내는 도면이다.
도 2a를 참조하면, 본 발명의 제 1 구성의 바람직한 실시예에 따른 메모리 셀의 횡단면도를 나타내고 있다. 이 셀은, 소스(S), 드레인(D) 및 소스와 드레인 사이의 플로팅 바디(FB)를 갖는 FET 트랜지스터와, 전하를 이 FET 트랜지스터의 플로팅 바디(FB)에 주입하도록 제어할 수 있는 인젝터를 포함한다.
메모리 셀은, 이 경우, 반도체-온-절연체 SeOI 기판, 바람직하게는 실리콘-온-절연체 SOI 기판 상에 제조한다.
드레인(D)과 소스(S)는 바람직하게는 매립된 산화물 층(BOX)과 접촉하여, FET 트랜지스터는 완전히 공핍하게 된다.
소스(S)는 그에 따라 (도 2a의 평면으로 연장하는 메모리 어레이 라인; 도 2a의 평면에 수직으로 연장하는 메모리 어레이의 열을 따라) 두 개의 인접한 메모리 셀 사이에서 공유할 수 있다. 그렇게 공유함으로써, 메모리 셀이 점유하는 표면적을 감소시킬 수 있다.
도 3a 및 도 3b에 도시한 바와 같이, 본 발명은 그러나 완전히 공핍되는 메모리 셀로 제한되기보다는 부분적으로 공핍되는 SeOI 상의 메모리 셀(도 3a) 및 벌크 기판 상에 제조한 메모리 셀(도 3b)로 또한 확장된다.
도 3a 및 도 3b의 경우와 그 자체가 종래에 알려져 있는 방식으로, 플로팅 바디 효과를 만들기 위해서는, 메모리 어레이의 라인을 따라 셀을 절연시켜야 한다.
도 3a의 경우, 이것은, 기판의 표면으로부터 BOX로 깊이 방향으로 연장하는 (얕은 트렌치 절연 STI 기술에 따른) 측면 절연 트렌치(13)에 의해 종래에는 행해진다.
도 3b의 경우, 이것은, 기판의 표면으로부터 깊이 방향으로 연장하는 측면 절연 트렌치(14)에 의해, 그리고 벌크 기판의 상부에 제조되고 트렌치(14)에 의해 경계가 정해지는 웰(15)에서 메모리 셀을 절연시킴으로써, 종래에는 행해진다. FET 트랜지스터를 반도체 웰(15)에 놓고, 그 전도도는 채널의 전도도와 동일하여, 그것을 기판으로부터 절연시킬 수 있다. 웰은 또한, 반대 전도도를 갖는 기판의 층(16) 상에 배치할 수 있다.
도 2a에 대한 설명으로 돌아가, 인젝터는, FET 트랜지스터의 플로팅 바디(FB)에 의해 형성되는 컬렉터, 이미터(15) 및 베이스를 갖는 바이폴라 트랜지스터로 구성된다.
본 발명의 환경에서, 바이폴라 트랜지스터의 이미터(15)는, FET 트랜지스터의 소스(S)가 바이폴라 트랜지스터에 대해 베이스 역할을 하도록 배치된다. 바이폴라 트랜지스터에 대해 베이스 역할을 하는 소스의 전압을 제어하는 것이, 문서(US 2004/0108532)에 기재한 메모리 셀의 바이폴라 트랜지스터에 대해 베이스 역할을 하는 기판의 전압을 제어하는 것보다 더 용이하다는 점을 주의해야 할 것이다.
FET 트랜지스터는 수평 트랜지스터이고, 바이폴라 트랜지스터의 이미터는 더 구체적으로는 FET 트랜지스터의 소스에 면하도록 배치되어, 이미터/소스 조립체가 수직 스택을 형성하게 된다.
바람직한 실시예에서, 이미터는, 메모리 셀 표면 아래를 지나가는 인젝션 라인에 연결되어, 표면적을 소모하지 않는다.
바이폴라 트랜지스터의 이미터(15)는 특히, FET 트랜지스터의 소스에 집적할 수 있다. 도 2a에 나타낸 제 1 변형 실시예에 따라, 이미터(15)는 소스(21, 22)에 그 바닥 영역에서 집적된다. 도 3d에 나타낸 제 2 변형 실시예에 따라, 이미터(35)는 소스(31, 32)에 그 상부 영역에서 집적된다.
도 2a를 참조하면, 소스는 종래에 그 자체로 알려져 있는 방식으로 강하게 도핑된 중심 영역(21)(예컨대 N+)과 이 중심 영역을 에워싸고 약하게 도핑된 주변 영역(22)(예컨대 N-)을 포함한다. 강하게 도핑된 중심 영역(21)의 주된 용도는 소스 라인(SL)과의 접촉을 보장하는 것인데 반해, 약하게 도핑된 주변 영역(22)은 주로 FET 트랜지스터의 동작에 기여한다. 그에 따라, 본 발명의 환경에서 바이폴라 트랜지스터에 대한 베이스로 사용하는 것은 약하게 도핑된 영역(22)이다.
이 변형예의 환경에서, 이미터(15)는, 소스의 주변 영역(22)과 접촉하고 소스의 주변 영역(22)에 의해 플로팅 바디(FB)로부터 절연되면서, 소스의 중심 영역(21) 아래에 위치하도록 배치된다. 이미터는, 이 경우, 소스 전극의 중심 영역(21)과 주변 영역(22) 사이에서 소스 전극에 완전히 집적된다.
완전히 공핍된 SeOI로 제조한 메모리 셀(도 2a 참조)의 경우에, 부분적으로 공핍된 SeOI로 제조한 메모리 셀(도 3a) 또는 벌크 기판 상의 메모리 셀(도 3b)의 경우와 달리, BOX는 이미터(15)를 플로팅 바디로부터 절연시키는 것을 도울 수 있다.
드레인(D)은 또한 강하게 도핑된 중심 영역(예컨대 N+)과, 이 중심 영역을 에워싸고 약하게 도핑된 주변 영역(예컨대 N-)을 가질 수 있음을 주목해야 할 것이다.
종래에 그 자체로 알려져 있는 방식에서, 드레인(D)은 비트 라인(BL)에 링크된다. 이 비트 라인(BL)은 메모리 셀의 라인을 따라 연장할 수 있어서, 이 라인을 따라 배치된 메모리 셀 각각의 드레인과 접촉하게 될 수 있다.
도 2b에 도시한 바와 같이, 소스(S)는 소스 라인(SL)에 연결된다. 이 소스 라인(SL)은 전형적으로는 비트 라인(BL)에 수직으로 연장하여, 메모리 어레이 열을 따라 배치된 메모리 셀 각각의 소스(전형적으로는 소스의 강하게 도핑된 영역)와 접촉하게 된다.
도 2a 및 도 2b의 경우에, 소스 라인(SL)은 그러므로 SeOI 기판의 표면 바로 아래를 지나간다.
게다가, 소스가 두 개의 인접한 셀 사이에서 공유되는 도 2a 및 도 2b의 경우에, 단일 소스 라인(SL)을, 두 개의 메모리 셀의 소스를 어드레스하는데 사용할 수 있다.
이미터(15)는, 메모리 어레이의 열을 따라 배치된 메모리 셀을 어드레스하기 위해, 소스 라인(SL)에 평행하게 연장하는 인젝션 라인(IL)에 링크한다.
앞선 설명으로부터, 도 2a의 경우에, 인젝션 라인(IL)이 소스 라인(SL) 아래에 배치됨을 이해할 것이다. 그 결과로, 인젝션 라인(IL)이 임의의 표면 영역을 소모하지 않는 점을 고려하면 특히 컴팩트한 배치가 된다.
도 2b는, 두 개의 인접한 셀 사이에 공유되는 소스 라인(SL)을 갖는, 본 발명에 따른 메모리 어레이의 토폴로지를 나타낸다. 이 배치는 그에 따라 훨씬 더 콤팩트하게 된다.
도 2b의 토폴로지를 기초로 해서, 메모리 셀의 표면적은 그에 따라, 독립형 메모리를 개발하고 있는 경우에 대략 4F2로 감소할 수 있다. 이 셀은 장애에 완전히 둔감하지는 못하지만, 장애 레벨은 낮게 유지되고, 어느 경우에도, 종래의 메모리 셀에서 겪었던 장애 레벨보다 낮게 유지된다.
임베디드(embedded) 메모리의 경우에, 트랜지스터에 대해 요구사항이 더 크다면(교차-여기 현상(cross-excitation phenomena)을 피하기 위해 스페이서를 제공해야 함), 트랜지스터가 점유하는 표면적은 더 커진다. 대략 15F2 내지 18F2의 메모리 셀 표면적을 이때 얻게 된다. 그러나 이것은 장애에 완전히 둔감하게 된다는 장점을 제공한다.
덜 콤팩트하지만 장애에 완전히 둔감한 다른 가능한 토폴로지를 도 8에 나타내고 있다. 이 토폴로지에서, 워드 라인(WL)은, 공통 소스 라인(SL)을 공유하는 두 개의 인접한 물리적인 행을 제어한다. 이 특정한 배치는 상호 장애가 있는 대부분의 소스를 제거하며, 그 이유는, 이 이중 워드 라인(WL) 상에 놓인 셀 모두가 사용되고, 기록 회로가 장애보다 더 강력하다는 점을 정당하게 가정할 수 있기 때문이다. 다른 한편, 서로 위 아래로 놓인 두 개의 셀은 필이 두 개의 상이한 비트 라인(BL1, BL2)에 연결되어야 하며, 그렇지 않을 경우, 이들의 정보는 WL 액세스 동안에 섞이게 될 것이다. 이것은 셀의 표면적에 직접 영향을 미치며, 그 이유는 이것은 두 개의 금속 라인을 서로 나란히 남겨 놓기에 충분히 넓어야 하기 때문이다. 후자의 사항은 독립형 메모리에서는 일반적으로 금지하는 것이지만, 이것은 다른 한편으로는, 셀의 표면적이 대략 4F*4F=16F2인 점을 고려하면 임베디드 메모리의 경우에 매우 정당하다.
도 2a에 나타낸 바와 같이, FET 트랜지스터는 또한, 메모리 어레이의 표면 상에서, 플로팅 바디 위에 위치하고, 유전체 층에 의해 플로팅 바디로부터 절연되는 게이트 전극을 갖는다. 게이트 전극은, 전형적으로는 메모리 어레이의 열을 따라 연장하는 워드 라인(WL)에 링크된다.
나타내지 않은 다른 실시예에 따라, 게이트 전극은 플로팅 바디에서 리세스되어 유전체 층에 의해 이로부터 절연된다. RCAT(Recessed Channel Array Transistor) 타입 트랜지스터를 그에 따라 형성한다.
도 2c는, 본 발명의 제 1 구성에 따른 메모리 셀에 등가인 회로도이다. 이 도면에서, FET 트랜지스터- 이 경우 N -는 참조부호(9)를 가지며, 바이폴라 트랜지스터- 이 경우 PNP -는 참조부호(10)를 갖는다. 전에 논의한 바와 같이, 소스 라인(SL)에 연결되는 FET 트랜지스터(9)의 소스는 바이폴라 트랜지스터(10)에 대해 베이스 역할을 하는 반면, FET 트랜지스터(9)의 바디는 바이폴라 트랜지스터(10)에 대해 컬렉터 역할을 한다.
다른 변형 실시예를 예시하는 도 3d를 참조하면, 이미터(25)는 소스(31, 32)에 그 상부 영역에서 집적된다.
이 변형예의 환경에서, 소스(S)는 약하게 도핑된 상부 영역(32)과, 이 상부 영역 아래에 배치되는 강하게 도핑된 바닥 영역(31)을 포함하며, 이미터(35)는 이 상부 영역(32)에 집적된다.
도 3d에 나타낸 바와 같이, 소스의 바닥 영역(31)은 기판의 매립 절연 층, 예컨대 SeOI 기판의 경우에 BOX 층 아래에 특히 배치될 수 있는 한편, 이 절연 층을 관통해 연장하는 연결 통로(33)를 통해 소스의 상부 영역(32)에 링크된다.
소스의 강하게 도핑된 바닥 영역(31)(해당 예에서는 N+)은, 더 상세하게는 반대 전도도를 갖는 기판의 영역(36)(이 예에서는 P- 영역)에서 절연 층 아래에 배치된다.
이 변형예의 환경에서, 소스 라인(SL)은 매립한다; 이것은 특히 도 3d에 나타낸 바와 같이 절연 층(BOX) 바로 아래에 매립할 수 있다. 바이폴라 트랜지스터의 이미터(35)는 인젝션 라인(IL)에 링크되며, 이 라인(IL)은 기판의 표면 바로 아래에서 연장하고(이 인젝션 라인(IL)은 종래의 셀의 소스 라인 대신에 구비됨) 이런 이유로 액세스하기 더 용이하다. 또한 이러한 변형예에서, 소스 및 이미터의 수직 스택은 인젝션 라인이 표면적을 소모하지 않는 특정한 결과를 갖는다.
도 3e는 도 3d의 메모리 셀을 이용하는 메모리 어레이의 가능한 토폴로지를 나타낸다. 이 토폴로지에서, 소스 라인(SL)은 메모리 어레이의 열을 따라 인젝션 라인(IL)에 평행하게 연장하는 한편, BOX 층 밑에서 인젝션 라인 아래에 매립된다. 이 변형 실시예에서, 인젝션 라인(IL)은 액세스하기 더 간단하다.
도 3c는 다른 가능한 실시예를 나타내며, 여기서 소스 및 이미터의 수직 스택을, 소스(21, 22) 아래에 이미터(25)를 배치함으로써 얻는다. 이 실시예는 도 3d의 변형예에 대응하며, 이때 소스의 강하게 도핑된 영역과 이미터는 단지 교환한 것임을 주의해야 할 것이다.
실제, 이 다른 실시예에서, 이미터(25)(P+)는, 반대 전도도(이 예에서 N-)를 갖는 기판의 영역(26)에서 절연 층 밑에 매립되며, 절연 층을 관통해 연장하는 연결 통로(23)를 통해 소스의 주변 영역(22)에 링크된다.
소스 라인(SL)은 종래에 기판 표면 바로 아래에서 연장하는 반면, 인젝션 라인(IL)은 소스 라인(SL)에 평행하게 BOX 층 밑에서 연장한다. 그에 따라, 인젝션 라인(IL)은 표면적을 전혀 소모하지 않는다.
본 발명의 설명으로 돌아가, 인젝션 라인은 도핑된 반도체 소재를 사용하여 바람직하게는 제조한다. 이것은, FET 트랜지스터가 N 타입(P-타입 플로팅 바디)인 도면에서 나타낸 예에서 기판의 소재의 P-타입 도핑(특히, P+ 도핑)이다. 본 발명은 N FET 트랜지스터로 제한되기보다는, P FET 트랜지스터(N-타입 플로팅 바디)의 경우로 확장됨을 이해해야 할 것이다.
CMOS 기술에서 종래에 사용하는 기술을 사용하여, 인젝션 라인(IL)을 제조하도록 기판의 그러한 도핑을 행함으로써, 인젝션 라인(IL)은 도금화할 필요가 없어서, 금속 배선을 피할 수 있다.
도 4a 및 도 4b, 도 5a 및 도 5b, 도 6a 및 도 6b 그리고 도 7a 및 도 7b는, 도 1에 예시한 타입의 종래의 메모리 셀(도 4a, 도 5a, 도 6a 및 도 7a)과 본 발명에 따른 메모리 셀(도 4b, 도 5b, 도 6b 및 도 7b)에 대한 상이한 프로그래밍, 판독 및 유지 동작을 비교하기 위한 도 2a의 등가 회로도를 도시한다.
이들 여러 도면에서:
- 도 4a 및 도 4b는 논리 0 상태를 프로그램하는 WRITE 0 동작을 예시하고,
- 도 5a 및 도 5b는 논리 1 상태를 프로그램하는 WRITE 1 동작을 예시하고,
- 도 6a 및 도 6b는 논리 상태를 판독하는 READ 동작을 예시하며,
- 도 7a 및 도 7b는 논리 상태를 유지하는 HOLD 동작을 예시한다.
아래의 표는, 셀을 제어하고 이들 여러 가지 동작을 실행하기 위해 여러 라인에 인가되어야 하는 전압의 예를 예시한다.
BL WL SL
WIRTE 1 2.5 VDD VDD 0 V
WRITE 0 -0.25 VDD VDD 0 V
READ 0.25 VDD VDD 0 V
HOLD 0 V 0 V 0 V
표 1- 도 1의 메모리 셀
BL WL SL IL
WRITE 1 0.75 VDD VDD 0 V 0.75 VDD
WRITE 0 -0.25 VDD VDD 0 V 0 V
READ 0.25 VDD 0.5 VDD 0 V 0 V
HOLD 0 V 0 V 0 V 0 V
표 2- 본 발명에 따른 메모리 셀
무엇보다 관찰할 수 있는 점은, 판독 동작 READ을 실행하기 위해 워드 라인(WL)에 인가되어야 하는 전압이 또한 공칭 전원 전압(VDD)의 일부, 예컨대 0.5VDD로 낮아진다는 점이다. 이로 인해, 셀의 전체 소모 레벨을 낮출 수 있다. 또한, 이 전압이 두 개의 임계 전압 레벨("0"과 "1") 사이에 위치하는 점을 고려하면, 판독 선택으로 인해 최저 임계 전압(원칙적으로, 관례상 "0")에 대해 전류가 존재하게 되며, 다른 경우에 전류는 존재하지 않게 된다. 그에 따라, 검출 증폭기의 설계는 "간단한" 비교기로 감소하게 되며, 이러한 비교기는, 알고 있어야 하고 신뢰해야 하는 참조와 비교해야 하는 상이한 진폭의 두 개의 전류가 있는 경우보다 설계하기 훨씬 더 용이하다.
게다가, 이미 배경기술 부분에서 기재한 바와 같이, 공칭 기록 전압(VDD)의 대략 2.5배의 전압을, WRITE 1 동작을 실행하기 위해 종래의 메모리 셀의 드레인에 인가해야 한다.
인젝터에 의한 플로팅 바디로의 전하 주입을 사용함으로써, 본 발명은, 이러한 WRITE 1 동작을 실행하는데 필요한 전압을 낮출 수 있다. 특히, 본 발명에 따른 메모리 셀의 드레인에 인가되어야 하는 전압은, 상기 표 2에 기재한 바와 같이 예컨대 0.75 VDD와 동일한 공칭 전압 VDD 이하이다.
모든 프로그래밍 동작을, 모든 전원 라인(1)에 인가한 저전압으로 실행한다는 점은 많은 장점을 제공한다.
무엇보다, 전력 소모가 감소하고 주변 회로 설계가 간단해 진다. 특히, 고전압(종래의 메모리 셀인 경우 특히 WRITE 1 동작에 대해 2.5 VDD)을 생성하는데 필요한 회로는 필요치 않다.
게다가, 전압을 감소시킴으로써, 메모리 셀의 손상을 회피한다. 이웃한 셀의 장애 또한 회피한다.
그에 따라, 이웃한 셀 상의 기록 동작에서 비트 라인(BL)을 통해 잠재적으로 생성되는 장애는 해당 예에서 비트 라인(BL) 상의 0.75 VDD(WRITE 1) 또는 -0.25 VDD(WRITE 0) 전압에 대응한다. 이들 상대적으로 낮은 전압은 상당한 장애를 일으키지 않을 것이다.
이웃하는 셀 상의 WRITE 1 기록 동작에서 워드 라인(WL)을 통해 잠재적으로 생성되는 장애는, 워드 라인(WL) 상의 VDD와 인젝션 라인(IL) 상의 0.75 VDD( 그리고 BL=SL=0V)의 각 전압에 대응한다. 바이폴라 트랜지스터를 통한 플로팅 바디로의 전하(여기서 기재한 예에서는 홀) 인젝션이 이때 일어날 것이다.
이웃한 셀 상의 WRITE 0 기록 동작에서, WL은 VDD에 있는 반면, BL=SL=IL=0 V이다. 바이폴라 트랜지스터( 여기서 기재한 예에서는 PNP 타입)는 그 후 OFF되고, 모든 홀이 음의 비트 라인을 통해 빠져나가게 될 것이다.
이들 장애 현상을 간단히 극복하기 위해, 장애를 겪는 셀(stressed cells)이 능동 워드 라인(WL) 상에 위치한다면 이 셀에 기록함으로써(이것은, 적절한 전압을 모든 대응하는 비트 라인에 인가하여 WL을 따라 모든 셀 상에 유효한 WRITE 동작을 실행하는 것에 상당한다) 수동 상태를 유지하지 않도록 선택할 수 있다. 모든 장애를 겪는 셀이 애플리케이션에 의해 직접 사용할 수 있다면, 이것은, 어떤 문제를 야기하지 않고도, 메모리의 분할(partitioning)을 조정한다(워드 라인(WL)을 따라 있는 모든 셀은 동일한 워드에 속해야 한다). 실제로, 워드가 더 넓다면, 정보 비트율은 더 커지며 궁극적으로 소모는 낮아진다.
앞선 내용으로부터, 본 발명은 그 제 1 구성에 따른 메모리 셀로 제한되기 보다는, 본 발명의 제 1 구성에 따른 다수의 메모리 셀을 포함하는 메모리 어레이와, 그러한 메모리 셀을 제어하는 방법으로 확장됨을 이해하게 될 것이다.
1: 베이스 기판 2: BOX
3: 실리콘 박막 4: 플로팅 바디
5: 소스 영역 6: 드레인 영역
7: 게이트 유전체 층 8: 게이트 전극
9: FET 트랜지스터 10: 바이폴라 트랜지스터
15, 25, 35: 이미터 21: 중심 영역
22: 주변 영역 31, 32: 소스

Claims (19)

  1. - 소스 라인(SL)에 연결되는 소스(S), 비트 라인(BL)에 연결되는 드레인(D), 및 상기 소스와 상기 드레인 사이의 플로팅 바디(floating body)(FB)를 갖는 수평 FET 트랜지스터,
    - 상기 FET 트랜지스터의 플로팅 바디에 전하를 주입하도록 제어될 수 있는 인젝터로서, 상기 FET 트랜지스터의 플로팅 바디에 의해 형성되는 컬렉터, 베이스 및 인젝션 라인에 연결되는 이미터(15, 25, 35)를 갖는 바이폴라 트랜지스터로 구성되는 인젝터를 포함하는, 기판 상에 제조된 메모리 셀로서,
    상기 바이폴라 트랜지스터의 이미터는, 상기 FET 트랜지스터의 상기 소스에 면하도록 배치되어 이미터/소스 조립체를 형성하고, 상기 이미터/소스 조립체는 수직 스택을 형성하며, 상기 FET 트랜지스터의 상기 소스는 상기 바이폴라 트랜지스터에 대해 베이스 역할을 하고, 또한 상기 인젝션 라인은 상기 기판의 표면 아래로 지나가는, 메모리 셀.
  2. 청구항 1에 있어서, 상기 이미터(15, 35)는 상기 소스에 집적되는, 메모리 셀.
  3. 청구항 2에 있어서, 상기 이미터(15)는 상기 소스의 바닥 영역에 배치되는, 메모리 셀.
  4. 청구항 3에 있어서, 상기 소스는 강하게 도핑된 중심 영역(21)과, 상기 중심 영역을 에워싸고 약하게 도핑된 주변 영역(22)을 포함하고, 상기 이미터(15)는, 상기 소스의 중심 영역(21) 밑의 상기 소스의 주변 영역(22) 내에 배치되는, 메모리 셀.
  5. 청구항 2에 있어서, 상기 이미터(35)는 상기 소스의 상부 영역에 배치되는, 메모리 셀.
  6. 청구항 5에 있어서, 상기 소스는 약하게 도핑된 상부 영역(32)과, 상기 상부 영역 아래에 배치되고 강하게 도핑된 바닥 영역(31)을 포함하고, 상기 이미터는 상기 상부 영역에 집적되는, 메모리 셀.
  7. 청구항 6에 있어서, 상기 소스의 바닥 영역(31)은 매립된 절연 층(BOX) 아래에 배치되고, 상기 절연 층을 관통해 연장하는 연결 통로(33)를 통해 상기 소스의 상부 영역(32)에 링크되는, 메모리 셀.
  8. 청구항 1에 있어서, 상기 이미터(25)는 상기 소스 아래에 배치되는, 메모리 셀.
  9. 청구항 8에 있어서, 상기 이미터(25)는 매립된 절연 층(BOX) 아래에 배치되고, 상기 절연 층을 관통해 연장하는 연결 통로(23)를 통해 상기 소스(21, 22)에 링크되는, 메모리 셀.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서, 상기 FET 트랜지스터는 또한, 상기 플로팅 바디에 리세스되고(recessed), 유전체 층에 의해 상기 플로팅 바디로부터 절연되는 게이트 전극을 포함하는, 메모리 셀.
  11. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서, 상기 이미터는, 상기 소스의 전도도와는 반대인 전도도를 갖는 도핑 반도체 소재를 포함하는, 메모리 셀.
  12. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서, 반도체-온-절연체 기판(semiconductor-on-insulator substrate) 상에 제조하는, 메모리 셀.
  13. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서, 상기 FET 트랜지스터는 벌크(bulk) 기판의 상부에 제조한 웰(well)에 형성되는, 메모리 셀.
  14. 청구항 1 내지 청구항 9 중 어느 한 항에 기재한 메모리 셀을 다수 개 포함하는, 메모리 어레이.
  15. 청구항 14에 있어서, 상기 어레이의 열을 따라 각 메모리 셀의 소스에 결합되는 소스 라인(SL)과, 상기 열을 따라 각 메모리 셀의 이미터에 결합되는 소스 라인에 평행한 인젝션 라인(IL)을 포함하는, 메모리 어레이.
  16. 청구항 1 내지 9 중 어느 한 항에 기재한 메모리 셀을 제어하는 방법으로서,
    공칭 기록 전압을 상기 FET 트랜지스터의 게이트에 인가하고, 상기 공칭 기록 전압 이하의 전압을 상기 FET 트랜지스터의 드레인에 인가하며, 양의 전압을 상기 인젝터에 인가하여, 논리 1 상태를 프로그램하는 것을 특징으로 하는, 방법.
  17. 청구항 16에 있어서, 셀 판독 동작에서, 상기 공칭 기록 전압의 일부분을 상기 FET 트랜지스터의 게이트에 인가하는, 방법.
  18. 삭제
  19. 삭제
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
FR2955200B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
KR102084954B1 (ko) 2013-05-02 2020-03-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9281022B2 (en) * 2013-07-10 2016-03-08 Zeno Semiconductor, Inc. Systems and methods for reducing standby power in floating body memory devices
US9548119B2 (en) 2014-01-15 2017-01-17 Zeno Semiconductor, Inc Memory device comprising an electrically floating body transistor
US9331097B2 (en) 2014-03-03 2016-05-03 International Business Machines Corporation High speed bipolar junction transistor for high voltage applications
TWI646653B (zh) * 2017-12-28 2019-01-01 新唐科技股份有限公司 橫向擴散金屬氧化物半導體場效電晶體

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217379A (ja) * 2004-02-02 2005-08-11 Toshiba Corp 半導体メモリ装置及びその製造方法
US7109532B1 (en) 2003-12-23 2006-09-19 Lee Zachary K High Ion/Ioff SOI MOSFET using body voltage control
US20060226463A1 (en) * 2002-08-29 2006-10-12 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
JP2007103574A (ja) 2005-10-03 2007-04-19 Toshiba Corp 半導体記憶装置及びその製造方法

Family Cites Families (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4169233A (en) 1978-02-24 1979-09-25 Rockwell International Corporation High performance CMOS sense amplifier
KR100213602B1 (ko) 1988-05-13 1999-08-02 가나이 쓰도무 다이나믹형 반도체 기억장치
US5028810A (en) 1989-07-13 1991-07-02 Intel Corporation Four quadrant synapse cell employing single column summing line
JPH04345064A (ja) 1991-05-22 1992-12-01 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2717740B2 (ja) 1991-08-30 1998-02-25 三菱電機株式会社 半導体集積回路装置
EP0564204A3 (en) 1992-03-30 1994-09-28 Mitsubishi Electric Corp Semiconductor device
US5325054A (en) 1992-07-07 1994-06-28 Texas Instruments Incorporated Method and system for screening reliability of semiconductor circuits
US5306530A (en) 1992-11-23 1994-04-26 Associated Universities, Inc. Method for producing high quality thin layer films on substrates
JP3488730B2 (ja) 1993-11-05 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
JP3367776B2 (ja) 1993-12-27 2003-01-20 株式会社東芝 半導体装置
US5455791A (en) 1994-06-01 1995-10-03 Zaleski; Andrzei Method for erasing data in EEPROM devices on SOI substrates and device therefor
JP3003088B2 (ja) 1994-06-10 2000-01-24 住友イートンノバ株式会社 イオン注入装置
JP3549602B2 (ja) 1995-01-12 2004-08-04 株式会社ルネサステクノロジ 半導体記憶装置
JPH08255846A (ja) 1995-03-17 1996-10-01 Nippondenso Co Ltd 半導体装置及びその製造方法
JP3288554B2 (ja) 1995-05-29 2002-06-04 株式会社日立製作所 イオン注入装置及びイオン注入方法
JPH0982814A (ja) 1995-07-10 1997-03-28 Denso Corp 半導体集積回路装置及びその製造方法
US6787844B2 (en) 1995-09-29 2004-09-07 Nippon Steel Corporation Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same
JP3265178B2 (ja) 1996-02-20 2002-03-11 株式会社東芝 半導体記憶装置及びその製造方法
JPH10125064A (ja) 1996-10-14 1998-05-15 Toshiba Corp 記憶装置
JPH10208484A (ja) 1997-01-29 1998-08-07 Mitsubishi Electric Corp 半導体記憶装置のデータ読出回路及び半導体記憶装置
US5889293A (en) 1997-04-04 1999-03-30 International Business Machines Corporation Electrical contact to buried SOI structures
JP3120389B2 (ja) 1998-04-16 2000-12-25 日本電気株式会社 半導体装置
JP3699823B2 (ja) 1998-05-19 2005-09-28 株式会社東芝 半導体装置
US6072217A (en) 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
FR2779869B1 (fr) 1998-06-15 2003-05-16 Commissariat Energie Atomique Circuit integre de type soi a capacite de decouplage, et procede de realisation d'un tel circuit
US6826730B2 (en) 1998-12-15 2004-11-30 Texas Instruments Incorporated System and method for controlling current in an integrated circuit
JP3456913B2 (ja) 1998-12-25 2003-10-14 株式会社東芝 半導体装置
US6372600B1 (en) 1999-08-30 2002-04-16 Agere Systems Guardian Corp. Etch stops and alignment marks for bonded wafers
US6476462B2 (en) 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
US6417697B2 (en) 2000-02-02 2002-07-09 Broadcom Corporation Circuit technique for high speed low power data transfer bus
US6300218B1 (en) 2000-05-08 2001-10-09 International Business Machines Corporation Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process
US6350653B1 (en) 2000-10-12 2002-02-26 International Business Machines Corporation Embedded DRAM on silicon-on-insulator substrate
JP2002164544A (ja) 2000-11-28 2002-06-07 Sony Corp 半導体装置
US6614190B2 (en) 2001-01-31 2003-09-02 Hitachi, Ltd. Ion implanter
JP3982218B2 (ja) 2001-02-07 2007-09-26 ソニー株式会社 半導体装置およびその製造方法
JP3884266B2 (ja) 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
US6611023B1 (en) 2001-05-01 2003-08-26 Advanced Micro Devices, Inc. Field effect transistor with self alligned double gate and method of forming same
US6759282B2 (en) 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6498057B1 (en) 2002-03-07 2002-12-24 International Business Machines Corporation Method for implementing SOI transistor source connections using buried dual rail distribution
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
US7710771B2 (en) 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
JP2004179506A (ja) 2002-11-28 2004-06-24 Seiko Epson Corp Ｓｏｉ構造を有する半導体基板及びその製造方法及び半導体装置
US7030436B2 (en) 2002-12-04 2006-04-18 Micron Technology, Inc. Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means
JP2004303499A (ja) 2003-03-31 2004-10-28 Hitachi High-Technologies Corp イオン注入装置およびイオン注入方法
JP4077381B2 (ja) * 2003-08-29 2008-04-16 株式会社東芝 半導体集積回路装置
US6965143B2 (en) 2003-10-10 2005-11-15 Advanced Micro Devices, Inc. Recess channel flash architecture for reduced short channel effect
JP2005158952A (ja) 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法
US20050255666A1 (en) 2004-05-11 2005-11-17 Miradia Inc. Method and structure for aligning mechanical based device to integrated circuits
US7112997B1 (en) 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
JP4795653B2 (ja) 2004-06-15 2011-10-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7190616B2 (en) 2004-07-19 2007-03-13 Micron Technology, Inc. In-service reconfigurable DRAM and flash memory device
US7196921B2 (en) 2004-07-19 2007-03-27 Silicon Storage Technology, Inc. High-speed and low-power differential non-volatile content addressable memory cell and array
US7560361B2 (en) 2004-08-12 2009-07-14 International Business Machines Corporation Method of forming gate stack for semiconductor electronic device
JP2006073627A (ja) * 2004-08-31 2006-03-16 Toshiba Corp 半導体集積装置
KR100663359B1 (ko) * 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
US20060267064A1 (en) * 2005-05-31 2006-11-30 Infineon Technologies Ag Semiconductor memory device
US7274618B2 (en) 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
CN1897282A (zh) * 2005-06-30 2007-01-17 St微电子克鲁勒斯图股份公司 包括具有隔离体的一个mos晶体管的存储单元
JP4967264B2 (ja) 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
JP4800700B2 (ja) 2005-08-01 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体集積回路
US7314794B2 (en) 2005-08-08 2008-01-01 International Business Machines Corporation Low-cost high-performance planar back-gate CMOS
JP4822791B2 (ja) 2005-10-04 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7601271B2 (en) 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
JP5054919B2 (ja) 2005-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100735613B1 (ko) 2006-01-11 2007-07-04 삼성전자주식회사 이온주입설비의 디스크 어셈블리
US7304903B2 (en) 2006-01-23 2007-12-04 Purdue Research Foundation Sense amplifier circuit
JP4373986B2 (ja) * 2006-02-16 2009-11-25 株式会社東芝 半導体記憶装置
JP4762036B2 (ja) 2006-04-14 2011-08-31 株式会社東芝 半導体装置
JPWO2007125775A1 (ja) 2006-04-24 2009-09-10 パナソニック株式会社 受信装置、それを用いた電子機器、及び受信方法
US7494902B2 (en) 2006-06-23 2009-02-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method of fabricating a strained multi-gate transistor
KR100843055B1 (ko) * 2006-08-17 2008-07-01 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
US7560344B2 (en) 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
JP2008130670A (ja) 2006-11-17 2008-06-05 Seiko Epson Corp 半導体装置、論理回路および電子機器
JP5057430B2 (ja) 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
JP4869088B2 (ja) 2007-01-22 2012-02-01 株式会社東芝 半導体記憶装置及びその書き込み方法
JP5019436B2 (ja) 2007-02-22 2012-09-05 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5594927B2 (ja) 2007-04-11 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
FR2915024A1 (fr) 2007-04-12 2008-10-17 St Microelectronics Crolles 2 Procede de fabrication permettant l'homogeneisation de l'environnement de transistors et dispositif associe
JP2008263133A (ja) * 2007-04-13 2008-10-30 Toshiba Microelectronics Corp 半導体記憶装置およびその駆動方法
US7729149B2 (en) 2007-05-01 2010-06-01 Suvolta, Inc. Content addressable memory cell including a junction field effect transistor
EP2015362A1 (en) 2007-06-04 2009-01-14 STMicroelectronics (Crolles 2) SAS Semiconductor array and manufacturing method thereof
US7449922B1 (en) 2007-06-15 2008-11-11 Arm Limited Sensing circuitry and method of detecting a change in voltage on at least one input line
US7759714B2 (en) 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
FR2918823B1 (fr) 2007-07-13 2009-10-16 Ecole Centrale De Lyon Etablis Cellule logique reconfigurable a base de transistors mosfet double grille
FR2919112A1 (fr) 2007-07-16 2009-01-23 St Microelectronics Crolles 2 Circuit integre comprenant un transistor et un condensateur et procede de fabrication
JP5035345B2 (ja) 2007-08-30 2012-09-26 富士通セミコンダクター株式会社 イオン注入装置、基板クランプ機構、及びイオン注入方法
JP2009059931A (ja) 2007-08-31 2009-03-19 Toshiba Corp 不揮発性半導体記憶装置
KR100884344B1 (ko) 2007-10-10 2009-02-18 주식회사 하이닉스반도체 비대칭 소스/드레인 접합을 갖는 불휘발성 메모리소자 및그 제조방법
JP5222520B2 (ja) 2007-10-11 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20090101940A1 (en) 2007-10-19 2009-04-23 Barrows Corey K Dual gate fet structures for flexible gate array design methodologies
DE102007052097B4 (de) 2007-10-31 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Bauelements mit einer Substratdiode
FR2925223B1 (fr) 2007-12-18 2010-02-19 Soitec Silicon On Insulator Procede d'assemblage avec marques enterrees
US7593265B2 (en) 2007-12-28 2009-09-22 Sandisk Corporation Low noise sense amplifier array and method for nonvolatile memory
JP5412445B2 (ja) 2008-02-20 2014-02-12 ソイテック 酸化物溶解後の酸化
US7808039B2 (en) * 2008-04-09 2010-10-05 International Business Machines Corporation SOI transistor with merged lateral bipolar transistor
JP6053250B2 (ja) 2008-06-12 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
WO2010007478A1 (en) 2008-06-13 2010-01-21 Yale University Improved complementary metal oxide semiconductor devices
US8120110B2 (en) 2008-08-08 2012-02-21 International Business Machines Corporation Semiconductor structure including a high performance FET and a high voltage FET on a SOI substrate
US8012814B2 (en) 2008-08-08 2011-09-06 International Business Machines Corporation Method of forming a high performance fet and a high voltage fet on a SOI substrate
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
KR101522400B1 (ko) 2008-11-10 2015-05-21 삼성전자주식회사 인버터 및 그를 포함하는 논리소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060226463A1 (en) * 2002-08-29 2006-10-12 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US7109532B1 (en) 2003-12-23 2006-09-19 Lee Zachary K High Ion/Ioff SOI MOSFET using body voltage control
JP2005217379A (ja) * 2004-02-02 2005-08-11 Toshiba Corp 半導体メモリ装置及びその製造方法
JP2007103574A (ja) 2005-10-03 2007-04-19 Toshiba Corp 半導体記憶装置及びその製造方法

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