CN102214483A - SeOI上的伪反相器电路 - Google Patents

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Abstract

本发明涉及一种SeOI上的伪反相器电路，其制在绝缘半导体衬底上，该衬底包括半导体材料的薄层，通过绝缘层将该薄层与基层衬底隔开，所述电路包括：位于用于施加电源电压的第一端子和第二端子之间的串联的第一沟道类型的晶体管和第二沟道类型的晶体管，所述第一和第二沟道类型晶体管的每一个包括位于薄层中的漏极区和源极区、在源极区和漏极区之间延伸的沟道、以及位于该沟道上方的前控制栅，其特征在于，每个晶体管具有背控制栅，该背控制栅形成于该晶体管的沟道下方的基层衬底中，并且能被偏压以调制晶体管的阈值电压，而且所述第一和第二沟道类型晶体管中的至少一个配置为，在能充分调制晶体管的阈值电压的背栅信号的作用下操作于耗尽模式。

Description

SeOI上的伪反相器电路
技术领域
本发明的领域为半导体器件，其制造在绝缘半导体衬底(SeOIsemiconductor-on-insulator衬底)上，该衬底包括半导体材料的薄层，该薄层通过绝缘层与基层衬底隔开。
更具体地，本发明涉及一种伪反相器(pseudo-inverter)SeOI电路，根据施加其上的输入，该电路能够提供逻辑INV(反相)、NOR(或非)、NAND(与非)功能，以便可以基于本发明的单个电路来形成CMOS单元的整个标准库。
本发明优选的应用于制造用于存储器单元网络的字线驱动器电路。
背景技术
常规的DRAM(Dynamic Random Access Memory，动态随机存取存储器)存储器单元是通过将晶体管和用于存储电荷的电容相结合来形成。近来，已提出了只包括一个晶体管的DRAM存储器单元。该单元实现了用于存储电荷的浮动沟道效应(floating channel effect)并且不需要任何额外的电容。
存储器单元一般放置在存储器阵列中，以便沿着存储器阵列的行放置的单元的晶体管的栅极共享字线(wordline)，而沿着存储器阵列的列的单元的晶体管的源极共享位线(bitline)。存储器单元中存储的数据可以通过由字线表示的单行地址以及由位线表示的单列地址访问。
每个字线由字线驱动器电路控制，而字线驱动器电路自身由行地址解码器驱动。
在实践中，DRAM存储器单元中的存取晶体管必需具有非常低的漏电(leakage)以尽可能长时间地维持信息。因此其阈值电压应该相对要高。这意味着在栅极上要施加相对大的电压以使其导通。应注意到，字线的电压还要考虑存储器单元中的晶体管的阈值电压的源极引起的(source-dependent)变化，也称为“体效应(body effect)”。因此驱动晶体管的栅极的字线提供的电压典型地比标称电压高1.5至2倍。
因此，常规的字线驱动器电路相对于存储器单元的尺寸显著要大，这通常会引起集成问题(主要是需要采取堆叠技术，所谓的“交错(staggering)”技术，用于连续的多个驱动器电路，以对存储器单元的多个相邻的线进行寻址)。
在图1中，图示了根据现有技术的字线驱动器电路300，如文献US2007/0109906中所描述的。
驱动器电路300通过字线WL来对存储器单元100的行寻址。电路300的所有节点具有高电压，除了来自行地址解码器330的输入信号Yi和Yi#。因此驱动器电路300的晶体管，主要是晶体管303和313，必须支持高电压。
通过考虑不同的相互连接，申请人能够估计到图1的驱动器电路300的面积相当于晶体管303的大约6倍。因此与单个晶体管形成的存储器单元的面积相比，电路300确实特别占面积。
连续的多个驱动器电路300的交错证明是必要的，以考虑到间距差(pitch difference)。
图2a和2b图示了简单些的字线驱动器电路。图2a图示了该电路提供的逻辑功能，而图2b图示了其可能的实施方式。
首先注意到该电路包括两个并联的逻辑NOR门2、3，它们具有公共输入端MWL#，并且还具有另一个输入端，单信号A或其互补信号A#。输出端由局部字线LWLE和LWL0形成。
然后注意到与图1的电路不同的是，图2a和2b的电路是由行地址解码器1提供的高电压主字线信号MWL#供电。结果是比图1的电路功率消耗大很多(大概二到四倍或更多)。
图2b示出了申请人对每个晶体管的尺寸的估计，相对于标记W303所表示的图1的晶体管303的宽度。结果是整个尺寸是6W303量级。因此，证明尽管图2a和2b的电路实际上比图1的简单，但是其存在面积消耗。
发明内容
本发明的第一目的是提供出了一种电路，其不具有上述缺点，特别是相对不大的低耗电路，其可以用作存储器阵列中的字线驱动器电路。
本发明的另一个目的是提供一种特别简单而且不大的电路，其可以用于提供不同的逻辑功能。
在本文中，根据本发明的第一方面，提供了一种电路，制造在绝缘半导体衬底上，该衬底包括半导体材料的薄层，该薄层通过绝缘层与基层衬底隔开，所述电路包括在施加电源电源电压电压的第一端子和第二端子之间，串联的第一沟道类型的晶体管和第二沟道类型的晶体管，每个晶体管包括位于薄层中的漏极区和源极区、在源极区和漏极区之间延伸的沟道、以及位于该沟道上方的前控制栅，
其特征在于，每个晶体管具有背控制栅，该背控制栅形成于该晶体管的沟道下方的基层衬底中，并且能被偏压以调制晶体管的阈值电压，
而且所述晶体管中的至少一个配置为，在能充分调制晶体管的阈值电压的背栅信号的作用下操作于耗尽模式。
该器件的某些优选但非受限的方面如下：
-用相同的背栅信号对背控制栅偏压；
-用所述背栅信号的互补信号对用于施加电源电压的第一端子偏压，而将用于施加电源电压的第二端子偏压到“OFF”状态；
-第二沟道类型的晶体管配置为当背栅信号处于“ON”状态时其操作于耗尽模式；
-用所述背栅信号的互补信号对用于施加电源电压的第二端子偏压，而将用于施加电源电压的第一端子偏压到“ON”状态；
-第一沟道类型的晶体管配置为当背栅信号处于“OFF”状态时其操作于耗尽模式；
-将用于施加电源电压的第一端子偏压到ON状态，而将用于施加电源电压的第二端子偏压到“OFF”状态；
-包括连接到每个晶体管的前控制栅的输入节点，以及连接到串联的晶体管的中间点的输出节点；
-第一沟道类型的晶体管是PFET晶体管，而第二沟道类型的晶体管是NFET晶体管；
-晶体管是全耗尽SeOI晶体管；
根据第二方面，本发明涉及一种字线驱动器电路，其包括并联的至少一对根据本发明第一方面所述的电路，每个电路对用于接收来自行地址解码器的输入信号，并且在输出端提供信号，该信号用作排成行的多个存储器单元的本地字线。
根据又一方面，本发明涉及一种存储器，其合并了根据本发明的第二方面的字线驱动器电路。
根据又一方面，本发明涉及一种控制根据本发明第二方面的驱动器电路的方法，其中：
-在活动模式，用于将电路对的第一电路的背栅偏压的信号是用于将电路对的第二电路的背栅偏压的信号的互补信号；
-在非活动模式，用于施加电源电压的第一端子和用于将电路对的每一个电路的背栅偏压的信号处于OFF状态。
附图说明
通过阅读本发明的优选实施方式的下面的详细描述，本发明的其他方面、目标和优点将变得更加明显，所述优选实施方式是非受限的实施例，并且参照附图给出，其中，先前已经评述过的图1、2a和2b：
-图1图示了根据现有技术的字线驱动器电路；
-图2a图示了简单些的字线驱动器电路的逻辑功能；
-图2b图示了图2a所示电路的可能的实施方式；
-图3a和3b图示了具有背控制栅(back control gate)的晶体管的示例；
-图4图示了根据晶体管的背控制栅的偏压来调制晶体管的阈值电压；
-图5图示了根据本发明的第一方面，提供了逻辑NOR功能的电路的可能实施方式；
-图6图示了根据本发明第二方面，字线驱动器电路的可能实施方式；
-图7图示了根据本发明的第一方面，提供了逻辑NAND功能的电路的可能实施方式。
具体实施方式
根据本发明的第一方面，涉及一种制在绝缘半导体衬底上的电路，该衬底包括半导体材料的薄层，该薄层通过绝缘层与基层衬底隔开。
该电路包括在施加电源电压的第一和第二端子之间，串联的第一沟道类型的晶体管和第二沟道类型的晶体管，每个晶体管包括位于薄层的漏极区和源极区，在源极区和漏极区之间延伸有沟道，前控制栅(front control gate)位于所述沟道上方。
在图5-7所示的实施方式中，该电路包括P沟道晶体管TP，其源极连接到用于施加电源电压的第一端子，以及N沟道晶体管TN，其源极连接到用于施加电源电压的第二端子。
电路的晶体管TP和TN的栅极连接到一起，并且连接到公共输入端(图5和7中的B，图6中的MWL#)。晶体管TP、TN串联的中间点形成了电路的输出端(图5和7中的OUT，图6中的LWLE和LWL0)。
根据本发明的第一方面，该电路被称为是伪反相器，是因为其具有CMOS反相器的标准结构。然而，如下进一步所描述的，根据施加到该电路上的输入，电路可以产生其他的逻辑功能。
应注意到，通过以标准方式将用于施加电源电压的第一端子设置到高状态VDD以及将用于施加电源电压的第二端子设置到低状态GND，也可以实现逻辑反相(inversion)功能。
在本发明的范围内，每个晶体管具有背控制栅(back control gate)，形成于基层衬底中，位于沟道下方，并且能被偏压来调制晶体管的阈值电压。
图3a图示了P沟道晶体管，其具有背控制栅BGP，其放置于基层衬底中，在绝缘层BOX下方，从而被定位于面朝前控制栅G。背控制栅BGP于此由P型掺杂区形成，该掺杂区通过传导性(conductivity)为N的壁CN，与基层衬底隔离。
图3b图示了N沟道晶体管，其具有背控制栅BGN，该背控制栅放置于基层衬底中，在绝缘层下方，从而被定位于面朝前控制栅G。背控制栅BGN于此由N型掺杂区形成，该掺杂区通过传导性为P的壁CP与基层衬底隔离。
在图3a和3b中，晶体管是由沟道/体区限定的全耗尽SeOI晶体管，沟道/体区要足够薄以使得上控制栅感应的场(在一般电压条件下)能够到达埋置氧化物层(buried oxide layer)BOX。
沟道为N型传导性并且背控制栅为P型传导性的晶体管具有非常高的阈值电压。然后通过在背控制栅上施加正电压，可以减小该阈值电压。对于沟道具有N型传导性并且背控制栅为N型传导性的晶体管，其具有标称阈值电压，可以通过在背控制栅上施加正电压来减小该标称阈值电压。
晶体管的阈值电压经由背控制栅的变化可用公式Vth＝Vt0-α·VBG表示，其中Vth表示晶体管的阈值，VBG表示施加到背控制栅的电压，Vt0表示标称阈值电压(其可被功函数(work function)移动，这取决于所使用的背控制栅是N型或P型)，α是与晶体管的几何结构有关的系数。
如Germain Bossu于2009年6月在艾克斯-马赛-普罗旺斯I大学(University of Provence Aix Marseille I)发表的标题为“嵌入到薄硅膜上的非易失性存储器的改进结构(Innovating architectures of non-volatiles memory embedded on a thin film of silicon)”的文章中所述，系数α主要可以用
Figure BSA00000293298800061
得到，其中tox表示将前控制栅与沟道隔开的电介质栅极层的厚度，tBOX表示将背控制栅与沟道隔离的绝缘层的厚度，tSi表示该薄层的厚度。
因此可以理解，与晶体管相结合的背控制栅的掺杂的类型会移动标称阈值电压或者不会，背控制栅的偏压能够调整阈值电压。
在此方面，图4图示了根据晶体管的背控制栅的偏压VBG来调制晶体管的阈值电压VTH。该偏压典型地位于范围0V-VDD内。
N型晶体管具有标称阈值电压VTN0。增加晶体管的背控制栅的偏压VBG可以使该晶体管的有效阈值电压从标称阈值电压VTN0减少，而且是根据与晶体管的几何结构有关的系数α相对应的斜度整体呈线性。
在图4中图示了N沟道晶体管的阈值电压相对于几何系数α的两个可能的变化，分别用实线和虚线表示。应注意这证明，当足够大的偏压施加到晶体管的背控制栅时，利用晶体管的几何结构使得晶体管处于耗尽模式(负阈值电压)是可能的(比较虚线曲线)。
P型晶体管具有标称阈值电压VTP0。减小晶体管的背控制栅的偏压VBG可以使该晶体管的有效阈值从标称阈值电压VTP0增加，而且是根据与晶体管的几何结构有关的系数α相对应的斜度整体呈线性。
在图4中图示了P沟道晶体管的阈值电压相对于几何系数α的两个可能的变化，分别用实线和虚线表示。应注意这证明，当足够低的偏压施加到晶体管的背控制栅时，利用晶体管的几何结构使得晶体管处于耗尽模式(正阈值电压)是可能的(比较虚线曲线)。
优选地，根据本发明的第一方面，对电路的晶体管做出设置，使其处于全耗尽。益处是由于如下事实，这样的晶体管具有非常低的掺杂波动(fluctuation of dopants)(RDF：Random Dopant Fluctuation，随机掺杂波动)：那么标称阈值电压，以及阈值电压相对于背控制栅的偏压的变化被非常明确地限定。
再往回参看本发明的说明书，提出了配置电路中的至少一个晶体管，从而使其在充分调制晶体管的阈值电压的背控制栅的作用下操作于耗尽模式。
有利地，还提出了，用相同的背栅信号(可能的，通过修改背栅信号的幅度)来偏压晶体管TP和TN的背控制栅。
应注意到在此阶段，根据预期的应用，可以针对标称阈值电压(VTN0和VTP0)不同(绝对值不同)来选择晶体管，从而电路的两个晶体管中只有一个能够操作于耗尽模式。可选地，具有不同幅度的背栅信号也可以施加到每个晶体管TP和TN的背控制栅。
图5图示了根据本发明的第一方面的电路的第一可能实施方式，伪反相器电路提供了逻辑NOR功能。
在图5中，通过相同的背栅信号A#来偏压背控制栅。通过背栅信号的互补信号A来对用于施加电源电压的第一端子偏压，同时将用于施加电源电压的第二端子偏压到OFF状态(低状态GND)。对于第二沟道类型的晶体管TN，其被配置为当背栅信号A#处于ON状态(高状态H)时操作于耗尽模式。
应注意到在本发明的保护范围内，术语“ON状态”优选于“高状态”，术语“OFF状态”优选于“低状态”，因为概念高/低对于N沟道晶体管是正确的但是对于P沟道晶体管是相反的。
因此，ON意味着晶体管升压(boost)并漏电(leak)。如果阈值电压调制有足够的幅度，其甚至是耗尽的。OFF意味着晶体管的阈值电压被背栅控制升高：晶体管具有较少的漏电和驱动(drive)。背控制栅对电压的影响对于P沟道和N沟道是对称的。
根据输入端A和B的状态高H或低L，图5的电路的操作如下。
B＝H并且A＝H
当伪反相器电路的输入端B处于高状态时，晶体管TN导通，而晶体管TP截止。
随着施加到用于施加电源电压的第一端子的信号A为高，电路被供电。
施加到背栅的互补信号A#使得晶体管TP保持在增强模式，并因此被截止。
可选地，可以采用晶体管几何结构(通过参数tox，tBOX和tSi)，从而使得当A#＝0V时TP处于增强模式。该替代方式当然应与晶体管TN在其他情况下所具有的特性(propterties)一致。
那么电路的输出端OUT处于低状态。
B＝H并且A＝L
随着伪反相器电路的输入端B处于高状态，晶体管TN导通，而晶体管TP截止。
随着施加到用于施加电源电压的第一端子的信号A为(足够)低，电路被断电。
随着背栅信号A#处于高状态，晶体管TP被截止并且具有非常低的漏电流IOFF。
随着背栅信号A#处于高状态，晶体管TN具有强导通电流，因而在电路的输出端OUT很好地保持低状态。
B＝L并且A＝H
随着伪反相器电路的输入端B处于低状态，晶体管TN被截止，而晶体管TP导通。
随着施加到用于施加电源电压的第一端子的信号A为高，电路被供电。
施加到背控制栅的互补信号A#使得晶体管TP保持在增强模式，并因此导通，具有强导通电流。因此在电路的输出端OUT很好地保持高状态。
B＝L并且A＝L
随着伪反相器电路的输入端B处于低状态，晶体管TN被截止，而晶体管TP导通。
随着施加到用于施加电源电压的第一端子的信号A为(足够)低，电路被断电。
随着背栅信号A#处于高状态，晶体管TP被截止并且具有非常低的漏电流IOFF。对于晶体管TN，其具有非常好的导通电流并且保持导通，只要参数tox，tBOX和tSi的组合使得晶体管操作于耗尽模式。那么电路的输出端OUT处于低状态。
图5的电路的真值表如下。
  B   A   A#   OUT
  H   H   L   L
  H   L   H   L
  L   H   L   H
  L   L   H   L
应注意到，信号A和B分别作用于背控制栅和前控制栅，对于它们来说，将它们从晶体管的沟道隔开的氧化物的厚度是不同的(埋置绝缘BOX层的厚度典型地比隔开前控制栅与沟道的电介质栅极层的厚度大)。因此，输入端A和B不是等同的：A是慢输入端而B是相对的快输入端。
实现了与图2a中的电路相同的逻辑功能的图5的NOR电路的可能应用在图6中示出，即两个并联的NOR门的实施例。
在该应用中，设置了存储器阵列的字线驱动器电路，其包括至少一对并联放置的根据图5的电路4、5，该电路对中的每一个用于接收来自行地址解码器1的输入信号(主字线信号MWL#)，并在输出端提供信号LWLE、LWL0来作本地字线用于排列成行的多个存储器单元。
图6中所示的驱动器电路的控制如下。
在活动(active)模式，所述电路对的第一电路4的背栅偏压信号A#是所述电路对的第二电路5的背栅信号A的互补信号。
以此方式，当主字线信号MWL#处于高状态时，第一和第二电路4、5在其输出端均提供低状态(LWLE＝LWL0＝L)。另一方面，当主字线信号MWL#处于低状态时，第一电路4提供高状态(LWLE＝H)，而第二电路5提供低状态(LWL0＝L)。
在非活动(inactive)模式(等待模式)，用于施加电源电压的第一端子和所述电路对的每一个电路的背栅的偏压信号处于低状态。
在非活动模式，主字线信号MWL#处于高状态。电路4、5的晶体管TN导通而电路4、5的晶体管TP被截止。
只要用于施加电源电压的第一端子和所述电路对的每一个电路的背栅的偏压信号处于低状态，驱动器电路不被供电，从而不会观察到漏电。因此输出端(本地字线LWLE和LWL0)都处于低状态。
因此图6的电路的驱动器电路的真值表如下。
图6的字线驱动器电路具有低功耗的优点。实际上，在等待模式，驱动器电路被断电。此外，驱动器电路包括的元件数量减少(只有两个晶体管)，从而在活动模式，只观察到数量减少的元件来用于切换。
图7图示了根据本发明的第一方面的电路的第二可能实施方式，伪反相器提供了逻辑NAND功能。
在图7中，由相同的背栅信号A来对背控制栅偏压。用于施加电源电压的第一端子被偏压到高状态VDD，而用于施加电源电压的第二端子由背栅信号的互补信号A#偏压。对于第一沟道类型的晶体管TP，被配置为当背栅信号A处于低状态L时，其处于耗尽模式。
根据输入端A和B是高H或低L状态，图5的电路的操作如下。
B＝L并且A＝L
因为背栅信号处于低状态，晶体管TP导通且具有强导通电流。
晶体管TN被截止并且具有很少的漏电(弱漏电流，因为背栅信号处于低状态)。在任何情况下，其都被断电。
因此输出端OUT处于高状态。
B＝H并且A＝L
晶体管TN被截止并且具有很少的漏电(弱漏电流，因为背栅信号处于低状态)。在任何情况下，其都被断电。
只要其在处于低状态的背栅的偏压信号的作用下操作于耗尽模式，晶体管TP导通。
因此输出端OUT处于高状态。
B＝L并且A＝H
晶体管TP导通(但不升压，因为高状态施加到背栅信号)。
晶体管TN被截止(这里其不处于耗尽模式)。
因此输出端OUT处于高状态。
B＝H并且A＝H
晶体管TP被截止(但不升压，因为高状态施加到背栅信号)。
晶体管TN导通(这里其不处于耗尽模式)。
因此输出端OUT处于低状态。
因此图7的电路的真值表如下。
  B   A   A#   OUT
  L   L   H   H
  H   L   H   L
  L   H   L   L
  H   H   L   L
在本发明的范围内，由于它们的背控制栅的偏压，晶体管TN和晶体管TP在需要时可以被升压(它们的导通电流增加)。
以图6的驱动器电路为例，可以利用总体还比标准驱动器方案中所用的那些晶体管小两倍的晶体管，来获得本地字线上所需的相对大的电压。
因此，晶体管TP的尺寸是图1的晶体管303的尺寸的三分之一量级，而晶体管TN的尺寸是图1的晶体管313的尺寸(大约与晶体管303一样大)的三分之一量级。
因此，驱动器电路具有的尺寸总体上等于晶体管303的尺寸(W303)。
因此本发明提出的方案比标准驱动器方案更加紧凑(考虑到与镀金有关的限制，紧凑的倍数的数量级为4)。
如早前所述，消耗也减少了。
集成这样的电路也更容易。其不需要堆叠(交错)并且通过简化周围元件能够容易地引入4F2表面积的存储器单元。
另外，本发明的优点是提出了一种电路，其能够根据施加在其上的输入，提供逻辑INV、NOR和NAND功能，从而可以基于本发明的单个电路来形成CMOS单元的整个标准库。
应理解到，主要是为了提供逻辑NOR和NAND功能，本发明通过将数字信号施加到用于施加电源电压的端子上，而不是施加规范的0V和VDD电源，提供了(伪)反相器的原始指令。
特别的，数字信号可以是背栅信号的互补。
如早前所述，输入端不是等同的，主要是在速度方面，但是这样的电路证明可以专注于识别文本，例如用于解码电路或驱动器电路。

Claims (13)

1.一种电路，制在绝缘半导体衬底上，该衬底包括半导体材料的薄层，通过绝缘层将该薄层与基层衬底隔开，所述电路包括：位于用于施加电源电压的第一端子和第二端子之间的串联的第一沟道类型的晶体管和第二沟道类型的晶体管，所述第一和第二沟道类型晶体管的每一个包括位于薄层中的漏极区和源极区、在源极区和漏极区之间延伸的沟道、以及位于该沟道上方的前控制栅，
其特征在于，每个晶体管具有背控制栅，该背控制栅形成于该晶体管的沟道下方的基层衬底中，并且能被偏压以调制晶体管的阈值电压，
而且所述晶体管中的至少一个配置为，在能充分调制晶体管的阈值电压的背栅信号的作用下操作于耗尽模式。
2.根据权利要求1所述的电路，其中用相同的背栅信号对背控制栅偏压。
3.根据权利要求2所述的电路，其中用所述背栅信号的互补信号对用于施加电源电压的第一端子偏压，而将用于施加电源电压的第二端子偏压到OFF状态。
4.根据权利要求3所述的电路，其中第二沟道类型的晶体管配置为当背栅信号处于ON状态时其操作于耗尽模式。
5.根据权利要求2所述的电路，其中用所述背栅信号的互补信号对用于施加电源电压的第二端子偏压，而将用于施加电源电压的第一端子偏压到ON状态。
6.根据权利要求5所述的电路，其中第一沟道类型的晶体管配置为当背栅信号处于OFF状态时其操作于耗尽模式。
7.根据权利要求1所述的电路，其中将用于施加电源电压的第一端子偏压到ON状态，而将用于施加电源电压的第二端子偏压到OFF状态。
8.根据前述权利要求中任意一项所述的电路，包括连接到所述第一和第二沟道类型晶体管的每一个的前控制栅的输入节点，以及连接到串联的晶体管的中间点的输出节点。
9.根据前述权利要求中任意一项所述的电路，其中第一沟道类型的晶体管是PFET晶体管，而第二沟道类型的晶体管是NFET晶体管。
10.根据前述权利要求中任意一项所述的电路，其中晶体管是全耗尽型的。
11.一种字线驱动器电路，包括并联的至少一对根据权利要求3或4中所述的电路，电路对的每个电路用于接收来自行地址解码器的输入信号，并且在输出端提供用作排成行的多个存储器单元的本地字线的信号。
12.一种存储器，其合并了如权利要求11所述的字线驱动器电路。
13.一种控制根据权利要求11所述的字线驱动器电路的方法，其中：
-在活动模式，用于对电路对的第一电路的背栅进行偏压的信号是用于对电路对的第二电路的背栅进行偏压的信号的互补信号；
-在非活动模式，用于施加电源电压的第一端子和用于对电路对的每一个电路的背栅进行偏压的信号处于OFF状态。
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TW (1) TWI430436B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103843066A (zh) * 2011-09-30 2014-06-04 Soitec公司 具有多个独立栅极晶体管的类反相器电路
CN106875907A (zh) * 2017-01-22 2017-06-20 格科微电子（上海）有限公司 驱动电压控制电路
CN107508593A (zh) * 2016-06-14 2017-12-22 格罗方德半导体公司 具有背栅极切换的半导体结构
CN104040894B (zh) * 2011-12-13 2019-04-23 索泰克公司 三态门、包括三态门的电路和半导体结构
CN111261202A (zh) * 2018-11-30 2020-06-09 美光科技公司 电子装置中的泄漏电流降低
WO2023216316A1 (zh) * 2022-05-13 2023-11-16 长鑫存储技术有限公司 驱动电路及其驱动方法、存储器

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2953643B1 (fr) * 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2955195B1 (fr) * 2010-01-14 2012-03-09 Soitec Silicon On Insulator Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi
FR2972838B1 (fr) * 2011-03-18 2013-04-12 Soitec Silicon On Insulator Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local
FR2987710B1 (fr) 2012-03-05 2017-04-28 Soitec Silicon On Insulator Architecture de table de correspondance
FR2988535B1 (fr) 2012-03-23 2014-03-07 Soitec Silicon On Insulator Circuit de pompage de charge a transistors munis de portes doubles en phase, et procédé de fonctionnement dudit circuit.
US9590351B2 (en) 2015-02-19 2017-03-07 Kidde Technologies Inc. Cable strain relief
US9589611B2 (en) * 2015-04-01 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
US9972395B2 (en) * 2015-10-05 2018-05-15 Silicon Storage Technology, Inc. Row and column decoders comprising fully depleted silicon-on-insulator transistors for use in flash memory systems
CN107481748B (zh) * 2016-06-07 2020-06-05 中芯国际集成电路制造(上海)有限公司 一种字线电压生成电路、半导体器件及电子装置
KR20220060381A (ko) 2020-11-04 2022-05-11 삼성전자주식회사 집적회로 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1897284A (zh) * 2005-07-11 2007-01-17 株式会社日立制作所 半导体器件
CN101159289A (zh) * 2006-10-06 2008-04-09 国际商业机器公司 绝缘体上硅fet及其方法
US7592841B2 (en) * 2006-05-11 2009-09-22 Dsm Solutions, Inc. Circuit configurations having four terminal JFET devices
US7615466B2 (en) * 2006-12-26 2009-11-10 S.O.I.Tec Silicon On Insulator Technologies Method for producing a semiconductor-on-insulator structure

Family Cites Families (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4169233A (en) 1978-02-24 1979-09-25 Rockwell International Corporation High performance CMOS sense amplifier
KR100213602B1 (ko) 1988-05-13 1999-08-02 가나이 쓰도무 다이나믹형 반도체 기억장치
US5028810A (en) 1989-07-13 1991-07-02 Intel Corporation Four quadrant synapse cell employing single column summing line
JPH04345064A (ja) 1991-05-22 1992-12-01 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2717740B2 (ja) 1991-08-30 1998-02-25 三菱電機株式会社 半導体集積回路装置
EP0564204A3 (en) 1992-03-30 1994-09-28 Mitsubishi Electric Corp Semiconductor device
US5325054A (en) 1992-07-07 1994-06-28 Texas Instruments Incorporated Method and system for screening reliability of semiconductor circuits
US5306530A (en) 1992-11-23 1994-04-26 Associated Universities, Inc. Method for producing high quality thin layer films on substrates
JPH06275826A (ja) * 1993-03-24 1994-09-30 Fujitsu Ltd 半導体装置
JP3488730B2 (ja) 1993-11-05 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
US5455791A (en) 1994-06-01 1995-10-03 Zaleski; Andrzei Method for erasing data in EEPROM devices on SOI substrates and device therefor
JP3003088B2 (ja) 1994-06-10 2000-01-24 住友イートンノバ株式会社 イオン注入装置
JP3549602B2 (ja) 1995-01-12 2004-08-04 株式会社ルネサステクノロジ 半導体記憶装置
JPH08255846A (ja) 1995-03-17 1996-10-01 Nippondenso Co Ltd 半導体装置及びその製造方法
JP3288554B2 (ja) 1995-05-29 2002-06-04 株式会社日立製作所 イオン注入装置及びイオン注入方法
JPH0982814A (ja) 1995-07-10 1997-03-28 Denso Corp 半導体集積回路装置及びその製造方法
US6787844B2 (en) 1995-09-29 2004-09-07 Nippon Steel Corporation Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same
JP3265178B2 (ja) 1996-02-20 2002-03-11 株式会社東芝 半導体記憶装置及びその製造方法
JPH10125064A (ja) 1996-10-14 1998-05-15 Toshiba Corp 記憶装置
JPH10208484A (ja) 1997-01-29 1998-08-07 Mitsubishi Electric Corp 半導体記憶装置のデータ読出回路及び半導体記憶装置
US5889293A (en) 1997-04-04 1999-03-30 International Business Machines Corporation Electrical contact to buried SOI structures
JP3699823B2 (ja) 1998-05-19 2005-09-28 株式会社東芝 半導体装置
US6072217A (en) 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
FR2779869B1 (fr) 1998-06-15 2003-05-16 Commissariat Energie Atomique Circuit integre de type soi a capacite de decouplage, et procede de realisation d'un tel circuit
US6181166B1 (en) * 1998-06-19 2001-01-30 Intel Corporation Tristate driver for integrated circuit interconnects
US6826730B2 (en) * 1998-12-15 2004-11-30 Texas Instruments Incorporated System and method for controlling current in an integrated circuit
JP3456913B2 (ja) 1998-12-25 2003-10-14 株式会社東芝 半導体装置
US6372600B1 (en) 1999-08-30 2002-04-16 Agere Systems Guardian Corp. Etch stops and alignment marks for bonded wafers
US6476462B2 (en) 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
US6417697B2 (en) 2000-02-02 2002-07-09 Broadcom Corporation Circuit technique for high speed low power data transfer bus
US6300218B1 (en) 2000-05-08 2001-10-09 International Business Machines Corporation Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process
US6350653B1 (en) 2000-10-12 2002-02-26 International Business Machines Corporation Embedded DRAM on silicon-on-insulator substrate
JP2002164544A (ja) 2000-11-28 2002-06-07 Sony Corp 半導体装置
US6614190B2 (en) 2001-01-31 2003-09-02 Hitachi, Ltd. Ion implanter
JP3982218B2 (ja) 2001-02-07 2007-09-26 ソニー株式会社 半導体装置およびその製造方法
JP3884266B2 (ja) 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
US6611023B1 (en) 2001-05-01 2003-08-26 Advanced Micro Devices, Inc. Field effect transistor with self alligned double gate and method of forming same
US6759282B2 (en) 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
JP2003152192A (ja) * 2001-11-19 2003-05-23 Sony Corp 電界効果半導体装置及びその駆動方法
US6498057B1 (en) 2002-03-07 2002-12-24 International Business Machines Corporation Method for implementing SOI transistor source connections using buried dual rail distribution
KR100476889B1 (ko) * 2002-04-04 2005-03-17 삼성전자주식회사 플래쉬메모리의 워드라인디코더
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
US6838723B2 (en) 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US7710771B2 (en) 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
JP2004179506A (ja) 2002-11-28 2004-06-24 Seiko Epson Corp Ｓｏｉ構造を有する半導体基板及びその製造方法及び半導体装置
US7030436B2 (en) 2002-12-04 2006-04-18 Micron Technology, Inc. Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means
JP2004303499A (ja) 2003-03-31 2004-10-28 Hitachi High-Technologies Corp イオン注入装置およびイオン注入方法
JP4077381B2 (ja) 2003-08-29 2008-04-16 株式会社東芝 半導体集積回路装置
US6965143B2 (en) 2003-10-10 2005-11-15 Advanced Micro Devices, Inc. Recess channel flash architecture for reduced short channel effect
JP2005158952A (ja) 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法
US7109532B1 (en) 2003-12-23 2006-09-19 Lee Zachary K High Ion/Ioff SOI MOSFET using body voltage control
US20050255666A1 (en) 2004-05-11 2005-11-17 Miradia Inc. Method and structure for aligning mechanical based device to integrated circuits
US7112997B1 (en) 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
JP4795653B2 (ja) 2004-06-15 2011-10-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7196921B2 (en) 2004-07-19 2007-03-27 Silicon Storage Technology, Inc. High-speed and low-power differential non-volatile content addressable memory cell and array
US7190616B2 (en) 2004-07-19 2007-03-13 Micron Technology, Inc. In-service reconfigurable DRAM and flash memory device
US7560361B2 (en) 2004-08-12 2009-07-14 International Business Machines Corporation Method of forming gate stack for semiconductor electronic device
JP2006165808A (ja) * 2004-12-03 2006-06-22 Seiko Epson Corp 差動増幅回路
KR100663359B1 (ko) 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
US20060267064A1 (en) 2005-05-31 2006-11-30 Infineon Technologies Ag Semiconductor memory device
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
JP4800700B2 (ja) 2005-08-01 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体集積回路
US7314794B2 (en) 2005-08-08 2008-01-01 International Business Machines Corporation Low-cost high-performance planar back-gate CMOS
JP4413841B2 (ja) 2005-10-03 2010-02-10 株式会社東芝 半導体記憶装置及びその製造方法
JP4822791B2 (ja) 2005-10-04 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7601271B2 (en) 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
JP5054919B2 (ja) 2005-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100735613B1 (ko) 2006-01-11 2007-07-04 삼성전자주식회사 이온주입설비의 디스크 어셈블리
US7304903B2 (en) 2006-01-23 2007-12-04 Purdue Research Foundation Sense amplifier circuit
JP4762036B2 (ja) 2006-04-14 2011-08-31 株式会社東芝 半導体装置
JPWO2007125775A1 (ja) 2006-04-24 2009-09-10 パナソニック株式会社 受信装置、それを用いた電子機器、及び受信方法
US7494902B2 (en) 2006-06-23 2009-02-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method of fabricating a strained multi-gate transistor
KR100843055B1 (ko) 2006-08-17 2008-07-01 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
US7560344B2 (en) 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
JP2008130670A (ja) 2006-11-17 2008-06-05 Seiko Epson Corp 半導体装置、論理回路および電子機器
JP5057430B2 (ja) 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
JP4869088B2 (ja) 2007-01-22 2012-02-01 株式会社東芝 半導体記憶装置及びその書き込み方法
JP5019436B2 (ja) 2007-02-22 2012-09-05 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5594927B2 (ja) 2007-04-11 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
FR2915024A1 (fr) 2007-04-12 2008-10-17 St Microelectronics Crolles 2 Procede de fabrication permettant l'homogeneisation de l'environnement de transistors et dispositif associe
US7729149B2 (en) 2007-05-01 2010-06-01 Suvolta, Inc. Content addressable memory cell including a junction field effect transistor
EP2015362A1 (en) 2007-06-04 2009-01-14 STMicroelectronics (Crolles 2) SAS Semiconductor array and manufacturing method thereof
US7449922B1 (en) 2007-06-15 2008-11-11 Arm Limited Sensing circuitry and method of detecting a change in voltage on at least one input line
US7759714B2 (en) 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
FR2918823B1 (fr) 2007-07-13 2009-10-16 Ecole Centrale De Lyon Etablis Cellule logique reconfigurable a base de transistors mosfet double grille
FR2919112A1 (fr) 2007-07-16 2009-01-23 St Microelectronics Crolles 2 Circuit integre comprenant un transistor et un condensateur et procede de fabrication
JP5035345B2 (ja) 2007-08-30 2012-09-26 富士通セミコンダクター株式会社 イオン注入装置、基板クランプ機構、及びイオン注入方法
KR100884344B1 (ko) 2007-10-10 2009-02-18 주식회사 하이닉스반도체 비대칭 소스/드레인 접합을 갖는 불휘발성 메모리소자 및그 제조방법
JP5222520B2 (ja) 2007-10-11 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20090101940A1 (en) * 2007-10-19 2009-04-23 Barrows Corey K Dual gate fet structures for flexible gate array design methodologies
DE102007052097B4 (de) 2007-10-31 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Bauelements mit einer Substratdiode
FR2925223B1 (fr) 2007-12-18 2010-02-19 Soitec Silicon On Insulator Procede d'assemblage avec marques enterrees
US7593265B2 (en) 2007-12-28 2009-09-22 Sandisk Corporation Low noise sense amplifier array and method for nonvolatile memory
JP5412445B2 (ja) 2008-02-20 2014-02-12 ソイテック 酸化物溶解後の酸化
JP6053250B2 (ja) 2008-06-12 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
WO2010007478A1 (en) 2008-06-13 2010-01-21 Yale University Improved complementary metal oxide semiconductor devices
US8120110B2 (en) 2008-08-08 2012-02-21 International Business Machines Corporation Semiconductor structure including a high performance FET and a high voltage FET on a SOI substrate
US8012814B2 (en) 2008-08-08 2011-09-06 International Business Machines Corporation Method of forming a high performance fet and a high voltage fet on a SOI substrate
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
KR101522400B1 (ko) 2008-11-10 2015-05-21 삼성전자주식회사 인버터 및 그를 포함하는 논리소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1897284A (zh) * 2005-07-11 2007-01-17 株式会社日立制作所 半导体器件
EP1744364A2 (en) * 2005-07-11 2007-01-17 Hitachi, Ltd. Semiconductor devices
US7592841B2 (en) * 2006-05-11 2009-09-22 Dsm Solutions, Inc. Circuit configurations having four terminal JFET devices
CN101159289A (zh) * 2006-10-06 2008-04-09 国际商业机器公司 绝缘体上硅fet及其方法
US7615466B2 (en) * 2006-12-26 2009-11-10 S.O.I.Tec Silicon On Insulator Technologies Method for producing a semiconductor-on-insulator structure

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103843066A (zh) * 2011-09-30 2014-06-04 Soitec公司 具有多个独立栅极晶体管的类反相器电路
CN103843066B (zh) * 2011-09-30 2016-08-17 Soitec公司 具有多个独立栅极晶体管的类反相器电路
CN104040894B (zh) * 2011-12-13 2019-04-23 索泰克公司 三态门、包括三态门的电路和半导体结构
CN107508593A (zh) * 2016-06-14 2017-12-22 格罗方德半导体公司 具有背栅极切换的半导体结构
CN107508593B (zh) * 2016-06-14 2020-10-13 格罗方德半导体公司 具有背栅极切换的半导体结构
CN106875907A (zh) * 2017-01-22 2017-06-20 格科微电子（上海）有限公司 驱动电压控制电路
CN111261202A (zh) * 2018-11-30 2020-06-09 美光科技公司 电子装置中的泄漏电流降低
CN111261202B (zh) * 2018-11-30 2021-10-01 美光科技公司 电子装置中的泄漏电流降低
US11658662B2 (en) 2018-11-30 2023-05-23 Micron Technology, Inc. Leakage current reduction in electronic devices
WO2023216316A1 (zh) * 2022-05-13 2023-11-16 长鑫存储技术有限公司 驱动电路及其驱动方法、存储器

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