TWI430436B - 絕緣體基底半導體上之偽反相器電路 - Google Patents

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Description

絕緣體基底半導體上之偽反相器電路 發明領域
本發明領域為製作在一包含藉由一絕緣層與一基底層分隔的一薄層半導體材料的絕緣體基底半導體(SeOI基底)上之半導體裝置。
更具體地說，本發明與一依對其施加之輸入而定可提供邏輯INV(轉換)、NOR及NAND功能的偽反相器SeOI電路有關，使得完整的CMOS晶格標準元件庫可依據本發明之一單一電路而被描述。
本發明之一優先應用與製造一用於一記憶體晶格網路的字元線驅動電路有關。
 發明背景
一習知的DRAM(動態隨機存取記憶體)記憶體晶格由結合一電晶體與一用以儲存電荷的電容而被形成。最近，一僅由一電晶體組成的DRAM記憶體晶格被提出。此晶格利用一浮動通道效應來儲存電荷且不需要任何附加電容。
記憶體晶格習知是安排在一記憶體陣列上以使得沿著一列記憶體陣列排列的晶格之電晶體閘極共享一字元線，而沿著一行記憶體陣列排列的晶格之電晶體源極共享一位元線。一記憶體晶格中所儲存的資料可藉由一由該字元線代表的一單列位址及由該位元線代表的一單行位址來存取。
每一字元線經由一自身由一列位址解碼器驅動的字元線驅動電路被控制。
實際上，DRAM記憶體晶格中的存取電晶體必須具有一非常低的漏流以將資訊維持盡可能長的時間。其臨界電壓因而應該是相對較高的。此意味著一相對較大的電壓須施加於閘極上以使其導通。將注意到字元線之電壓也應將被稱為「基體效應」的記憶體晶格之電晶體臨界電壓中與源極有關的變化計入。驅動該電晶體閘極的字元線因而應該給予一典型的高出標稱電壓1.5至2倍的電壓。
因而習知的字元線驅動電路相對於一記憶體晶格之大小顯著較大，這通常導致整合問題(尤其是對於前後置放的若干驅動電路，需要採取一堆疊技術，一種所謂「交錯排列」技術以處理記憶體晶格之若干相鄰列)。
在第1圖中，依據最先進技術的一字元線驅動電路300被繪示，如文件US 2007/0109906中所描述者。
驅動電路300經由字元線WL處理一列記憶體晶格100。除了來自列位址解碼器330的輸入信號Yi及Yi#之外，電路300之所有節點均具有一高電壓。驅動電路300之電晶體，尤其是電晶體303及313，因而須支援高電壓。
計入不同的互連，申請人能夠估計第1圖之驅動電路300之面積相當於電晶體303面積的6倍左右。因此，事實證明電路300為特別占面積的，尤其是與由一單一電晶體形成的一記憶體晶格之面積相比。
事實進而證明，為了計入間距差，交錯排列前後放置的若干驅動電路300是必需的。
一較簡單的字元線驅動電路在第2a及2b圖中繪示。第2a圖繪示由此電路提供的邏輯功能，而第2b圖繪示其一可行實施例。
首先將注意到此電路包括二並聯的邏輯NOR閘極2、3，該二邏輯閘極2、3具有一公用輸入MWL#且具有另一輸入即一單一信號A或其互補信號A#。輸出由局部字元線LWLE 及LWL0 形成。
接著將注意到，不同於第1圖之電路，第2a及2b圖之電路被供應以由一列位址解碼器1提供的高電壓主字元線信號MWL#。結果為電力消耗明顯高於(大約二至四倍)第1圖之電路。
由申請人對該每一電晶體尺寸相對於指定第1圖之電晶體303寬度的參考值W303 做出的估計描述在第2b圖中。結果為總尺寸之數量級為6W303 。因此，事實證明第2a及2b圖之電路確實比第1圖之電路簡單，不過其仍然占較大面積。
 發明概要
本發明之第一目的係提出一不具有前文所述之弊端的電路，特別是一相對體積不很大的的低耗電路，可用作一記憶體陣列中的一字元線驅動電路。
本發明之另一目的係提出一特別簡單且體積不很大的電路，其可用以提供不同的邏輯功能。
在這方面，依據一第一層面，本發明提出一製作在一包含藉由一絕緣層與一基底層分隔的一薄層半導體材料的絕緣體基底半導體上之電路，該電路包括一第一型通道之電晶體，在用以施加一電源電位的第一端子與第二端子之間與一第二型通道之電晶體串聯，各該電晶體包含在該薄層上的一汲極區及一源極區、一延伸於該源極區與該汲極區之間的通道及一位於該通道上方的前控制閘極，特徵在於每一電晶體具有一後控制閘極，被形成於基底層上的該電晶體通道下方，且能夠被加偏壓以調變該電晶體之臨界電壓，且在於該等電晶體中的至少一電晶體配置為在一將充分調變其臨界電壓的後閘極信號的作用下在一空乏模式下運作。
此裝置之某些較佳但非限制性層面係如下述：
-後控制閘極由一相同的後閘極信號加偏壓；
-用以施加一電源電位的第一端子由該後閘極信號之互補信號加偏壓，而用以施加一電源電位的第二端子被加偏壓於一「斷」狀態；
-第二型通道的電晶體經配置以當該後閘極信號處於「通」狀態時在一空乏模式中運作；
-用以施加一電源電位的第二端子由該後閘極信號之一互補信號加偏壓，而用以施加一電源電位的第一端子被加偏壓於一「通」狀態；
-第一型通道的電晶體經配置以當該後閘極信號處於「斷」狀態時在一空乏模式下運作；
-用以施加一電源電位的第一端子被加偏壓於一「通」狀態，而用以施加一電源電位的第二端子被加偏壓於一「斷」狀態；
-該裝置包括一連接至各該電晶體之前控制閘極的輸入節點，及一連接至電晶體之串聯結合之中點的輸出節點；
-第一型通道的電晶體為一PFET電晶體且其中第二型的電晶體為一NFET電晶體；
-該等電晶體為完全空乏的SeOI電晶體。
依據一第二層面，本發明有關於一字元線驅動電路，其包含依據本發明之第一層面、串聯安排的至少一對電路，該對電路中的每一電路欲從一列位址解碼器接收一輸入信號且在輸出提供一信號，該信號欲使用作為成列安排之複數記憶體晶格的局部字元線。
依據另一層面，本發明有關於一併入依據本發明之該第二層面的一字元線驅動電路的記憶體。
依據又一層面，本發明有關於一種用以控制依據本發明之第二層面的一驅動電路的方法，其中：
-在一活躍模式中，用以加偏壓於一對電路中的第一電路之後閘極的信號為用以加偏壓於該對電路中的第二電路之後閘極的信號之互補信號；
-在一不活躍模式中，用以施加一電源電位的第一端子及用以加偏壓於一對電路中的每一電路之後閘極的信號處於「斷」狀態。
圖式簡單說明
本發明之其他層面、目的及優點將在閱讀本發明之較佳實施例之以下詳細說明之後變得更加清楚，該等較佳實施例是作為一非限制性範例並參照附圖被提供，除了已在前文中解說之第1、2a及2b圖，其中：
-第3a及3b圖繪示具有一後控制閘極的電晶體之範例；
-第4圖繪示一電晶體之臨界電壓由其後控制閘極之偏壓決定之調變；
-第5圖繪示依據本發明之第一層面提供邏輯NOR功能的電路之一可行實施例；
-第6圖繪示依據本發明之第二層面的一字元線驅動電路之一可行實施例；
-第7圖繪示依據本發明之第一層面提供邏輯NAND功能的電路之一可行實施例。
 較佳實施例之詳細說明
依據一第一層面，本發明有關於一製作在一包含藉由一絕緣層而與一基底層分隔的一薄層半導體材料的絕緣體基底半導體上之電路。
該電路包括一第一型通道的電晶體，在用以施加一電源電位的第一端子與第二端子之間與一第二型通道的電晶體串聯，各該電晶體包含在該薄層上的一汲極區及一源極區、一延伸於該源極區與該汲極區之間的通道及一位於該通道上方的前控制閘極。
在第5-7圖中所繪示的實施例中，該電路包含一P通道電晶體TP ，其源極連接至施加一電源電位的第一端子，以及一N通道電晶體TN ，其源極連接至施加一電源電位的第二端子。
電路之電晶體TP 、TN 之閘極連接在一起並連接至一公用輸入(第5及7圖中的B、第6圖中的MWL#)。電晶體TP 、TN 之串聯結合之中點形成電路之輸出(第5及7圖中的OUT、第6圖中的LWLE 及LWL0 )。
依據本發明之第一層面，該電路被視為一偽反相器，因為其具有一CMOS反相器之標準結構。然而，如同這將隨後進一步描述，依施加於此電路上的輸入而定，電路可能產生其他邏輯功能。
將注意到邏輯轉換功能此外亦可能藉由以一標準方式將用以施加一電源電位的第一端子設定到高狀態VDD及藉由將用以施加一電源電位的第二端子設定到低狀態GND來實現。
在本發明之範圍內，各該電晶體具有形成於基底層上之通道下方且能夠被加偏壓以調變電晶體之臨界電壓的一後控制閘極。
一P通道電晶體繪示在第3a圖中，其具有一被安排在基底層上位於絕緣層BOX下方而被定位朝向前控制閘極G的後控制閘極BGP 。該後控制閘極BGP 在這裡是以一藉由一N型導電性之井CN 與基底層絕緣的P型摻雜區被形成。
一N通道電晶體繪示在第3b圖中，其具有一被安排在基底層下位於絕緣層下方而被定位朝向前控制閘極G的後控制閘極BGN 。該後控制閘極BGN 在這裡是以一藉由P型導電性之一井CN 而與基底絕緣的N型摻雜區被形成。
在第3a及3b圖中，電晶體為由一通道/本體區界定之完全空乏SeOI電晶體，該通道/本體區充份地薄以容許頂部控制閘極(在通常的電壓條件下)感生的電場達到埋入氧化層BOX。
通道具有N型導電性且後控制閘極導電性為P的一電晶體具有一非常高的臨界電壓。於是此臨界電壓可藉由向該後控制閘極施加一正電壓而減小。至於通道具有N型導電性且後控制閘極導電性為N的一電晶體具有一標稱臨界電壓，該標稱臨界電壓可藉由向該後控制閘極施加一正電壓而減小。
此一藉由該後控制閘極的電晶體臨界電壓變化可用公式表示為Vth =Vt0 -α.VBG ，其中Vth 代表電晶體之臨界電壓，VBG 代表施加給後控制閘極的電壓，Vt0 代表標稱臨界電壓(依使用一N型抑或P型後控制閘極而定，可藉功函數被偏移)，且α為一與電晶體之幾何形狀有關的係數。
如Germain Bossu於2009年6月在普羅旺斯-埃克斯-馬賽第一大學(University Provence Aix Marseille I)提出答辯的學位論文“Architectures innovantes demmoire non-volatile embargue sur film mince de silicium”(嵌入一矽薄膜上的非依電性記憶體之創新架構)中所示，係數α可明顯地近似為，其中t OX 指分隔前控制閘極與通道的介電閘極層之厚度，t BOX 指分隔後控制閘極與通道的絕緣層之厚度且t Si 指薄層之厚度。
因此，應理解的是與一電晶體相關聯之後控制閘極之摻雜類型使標稱臨界電壓偏移或不偏移，且後控制閘極之偏壓容許調整臨界電壓。
在此方面，第4圖繪示一電晶體之臨界電壓Vth 依其後控制閘極之偏壓VBG 而定之調變。此偏壓通常在0V-VDD範圍內。
一N型電晶體具有一標稱臨界電壓VTN0 。此電晶體之有效臨界電壓可藉由增加其後控制閘極之偏壓VBG 而從標稱臨界電壓VTN0 減小，且此減小整體線性化地依隨一對應於與電晶體之幾何形狀有關的係數α的斜率。
一N通道電晶體之臨界電壓對幾何形狀係數α之二可能的變化在第4圖中分別以實線及虛線繪示。將注意到事實證明可能(虛曲線)採用一種幾何形狀的電晶體使得該電晶體在一足夠大的偏壓施加於其後控制閘極時處於一空乏模式(負臨界電壓)。
一P型電晶體具有一標稱臨界電壓VTP0 。此電晶體之有效臨界電壓可藉由減小其後控制閘極之偏壓VBG 而從標稱臨界電壓VTP0 增大，且此增大整體線性化地依隨一對應於與電晶體之幾何形狀有關的係數α的斜率。
一P通道電晶體之臨界電壓對幾何形狀係數α之二可能的變化在第4圖中分別以實線及虛線繪示。將注意到事實證明可能(虛曲線)採用一種幾何形狀的電晶體使得該電晶體在一足夠低的偏壓施加於其後控制閘極時處於一空乏模式(正臨界電壓)。
較佳地是，依據本發明之第一層面提供的電路之電晶體是完全空乏的。因此，由於此類電晶體具有非常低的摻雜物濃度(RDF：隨機摻雜物濃度變化)而得到的益處是：因而標稱臨界電壓非常具體地被界定，以及臨界電壓對後控制閘極之偏壓之變化亦同。
返回參照本發明之說明，提供電路之至少一電晶體經配置以在一將充分調變其臨界電壓的後閘極信號的作用下在一空乏模式下運作。
亦為有利的是，提供電晶體TP 及TN 之後控制閘極由一相同的後閘極信號加偏壓(可能對該後閘極信號之振幅作一修改)。
在此階段將注意到，依期待的應用而定，可選擇標稱臨界電壓(VTN0 及VTP0 )不相等(絕對值)的電晶體，使得僅電路之二電晶體中的一電晶體能夠在一空乏模式下運作。或者，一不具有相同振幅的後閘極信號也可施加於電晶體TP 及TN 中的每一電晶體之後控制閘極。
依據第5圖中所繪示的依據本發明之第一層面的電路之一第一可行實施例，偽反相器電路提供邏輯NOR功能。
在第5圖中，後控制閘極由一相同的後閘極信號A#加偏壓。用以施加一電源電位的第一端子由該後閘極信號之互補信號A加偏壓，而用以施加一電源電位的第二端子被加偏壓於一「斷」狀態(低狀態GND)。至於第二型通道的電晶體TN ，其經配置以便當該後閘極信號A#處於「通」狀態(高狀態H)時在一空乏模式中運作。
將注意到在申請專利範圍內，「『通』狀態(ON state)」一詞被選擇為「高狀態」且「『斷』狀態(OFF state)」一詞被選擇為「低狀態」，因為概念高/低適用於N通道電晶體但對P通道電晶體而言相反。
因此，「通(ON)」意指電晶體被升壓且是漏流的。若臨界電壓調變有足夠大的振幅，其甚至可能空乏。「斷(OFF)」意指電晶體之臨界電壓由後閘極控制來提升：電晶體具有較少漏流及較少的驅動力。由後控制閘極實現的電壓效應對P及N通道是對稱的。
第5圖之電路之運作如下，依輸入A及B之高H或低L狀態而定。
B=H且A=H
當偽反相器電路之輸入B處於高狀態時，電晶體TN 導通而電晶體TP 閉鎖。
當施加給用以施加一電源電位的第一端子之信號A為高時，電路被驅動。
施加給後閘極的互補信號A#使電晶體TP 維持在一增強模式且因而被閉鎖。
可選擇地，一電晶體之幾何形狀(藉由參數t OX 、t BOX 及t Si )可被採用使得當A#=0V時TP 處於一增強模式。此一替代選擇當然應該是與電晶體TN 在其他情況下應該具有的性質相容。
電路之OUT輸出則處於低狀態。
B=H且A=L
當偽反相器電路之輸入B處於高狀態時，電晶體TN 導通而電晶體TP 被閉鎖。
當施加給用以施加一電源電位的第一端子之信號A為(足夠)低時，電路未被驅動。
當後閘極信號A#處於高狀態時，電晶體TP 被閉鎖且具有非常低的漏流IOFF 。
當後閘極信號A#處於高狀態時，電晶體TN 具有一強傳導電流且從而極好地使電路之輸出OUT維持一低狀態。
B=L且A=H
當偽反相器電路之輸入B處於低狀態時，電晶體TN 被閉鎖而電晶體TP 導通。
當施加給用以施加一電源電位的第一端子之信號A為高時，電路被驅動。
施加給後控制閘極的互補信號A#使電晶體TP 維持在一增強模式中且因而在強傳導電流下導通。一高狀態從而極好地維持在電路之輸出OUT上。
B=L且A=L
當偽反相器電路之輸入B處於低狀態時，電晶體TN 被閉鎖而電晶體TP 導通。
當施加給用以施加一電源電位的第一端子之信號A為(足夠)低時，電路未被驅動。
當後閘極信號A#處於高狀態時，電晶體TP 被閉鎖且具有非常低的漏流IOFF 。至於電晶體TN ，只要參數t OX 、t BOX 及T Si 之組合使得電晶體在一空乏模式中運作，則其具有很好的傳導電流且維持導通。於是電路之OUT輸出處於低狀態。
則第5圖之電路之真值表如下。
將注意到信號A及B分別作用於以不同氧化物厚度與電晶體之通道分隔的後控制及前控制閘極(埋入之絕緣層BOX厚度通常大於分隔前控制閘極與通道的介電閘極層厚度)。從而，輸入A與B不相等：A為一慢輸入而B為一相對快速的輸入。
執行與第2a圖之電路之相同邏輯功能的第5圖之NOR電路之一可行應用，即並聯的二NOR閘極之實施例，在第6圖中繪示。
在此應用中，一記憶體陣列之一字元線驅動電路被提供，其包含依據第5圖並聯佈局的至少一對電路4、5，該對中的每一電路欲從一列位址解碼器1接收一輸入信號(主字元線信號MWL#)且在輸出提供一信號LWLE 、LWL0 ，欲使作為成列安排之複數記憶體晶格的局部字元線。
第6圖中所繪示的驅動電路之控制如下。
在一活躍模式中，該對電路中的第一電路4之後閘極偏壓信號A#為該對電路中的第二電路5之後閘極信號A之互補信號。
當主字元線信號MWL#處於高狀態時，第一及第二電路4、5均在輸出提供一低狀態(LWLE =LWL0 =L)。另一方面，當主字元線信號MWL#處於低狀態時，第一電路4提供一高狀態(LWLE =H)，而第二電路5提供一低狀態(LWL0 =L)。
在一不活躍模式(待機模式)中，用以施加一電源電位的第一端子及該對電路中的每一電路之後閘極之偏壓信號處於低狀態。
在該不活躍模式中，主字元線信號MWL#處於高狀態。電路4、5之電晶體TN 導通而電路4、5之電晶體TP 被閉鎖。
在用以施加一電源電位的第一端子及該對電路中的每一電路之後閘極之偏壓信號處於低狀態的情況下，驅動電路未被驅動且因此無漏流被觀測到。輸出(局部字元線LWLE 及LWL0 )因而均處於低狀態。
因而第6圖之驅動電路之真值表如下。
第6圖之字元線驅動電路具有低電力消耗的優點。甚至，在待機模式中，該驅動電路未被驅動。此外，該驅動電路包含減少數目的組件(僅二電晶體)，使得在活躍模式中，切換僅在減少數目的組件上被觀察到。
依據第7圖中所繪示的依據本發明之第一層面的電路之一第二可行實施例，偽反相器電路提供邏輯NAND功能。
在第7圖中，後控制閘極由一相同的後閘極信號A加偏壓。用以施加一電源電位的第一端子被加偏壓於一高狀態VDD，而用以施加一電源電位的第二端子由該後閘極信號之互補信號A#加偏壓。至於第一型通道的電晶體TP ，其經配置以便當後閘極信號A處於低狀態L時在一空乏模式下運作。
第5圖之電路依輸入A及B之高H或低L狀態而定之運作係如下述。
B=L且A=L
因為後閘極信號處於低狀態，電晶體TP 導通且具有強傳導電流。
電晶體TN 被閉鎖且具有較少漏流(由於後閘極信號處於低狀所致之一弱漏流)。在任何情況下皆不被驅動。
輸出OUT因而處於高狀態。
B=H且A=L
電晶體TN 被閉鎖且具有較少漏流(由於後閘極信號處於低狀態所致之一弱漏流)。在任何情況下皆不被驅動。
只要其在處於低狀態的後閘極之偏壓信號的作用下在一空乏模式下運作，則電晶體TP 導通。
輸出OUT因而處於高狀態。
B=L且A=H
電晶體TP 導通(但是由於施加給後閘極信號的高狀態而未被升壓)。
電晶體TN 被閉鎖(此時其不處於一空乏模式中)。
輸出OUT因而處於高狀態。
B=H且A=H
電晶體TP 被閉鎖(且由於施加於後閘極信號的高狀態而未被升壓)。
電晶體TN 導通(此時其不處於一空乏模式中)。
輸出OUT因而處於低狀態。
第7圖之電路之真值表因而如下。
在本發明之範圍內，當由於其後控制閘極之偏壓而需要時，電晶體TN 及TP 可被升壓(傳導電流增加)。
以第6圖之驅動電路為例，局部字元線所需的相對較大電壓可藉由使用整體為標准驅動解決方案中所使用者小兩倍的電晶體來獲取。
因此，電晶體TP 之大小之數量級為第1圖之電晶體303之大小的三分之一，而電晶體TN 之大小之數量級為第1圖之電晶體313(約與電晶體303之大小相同)之大小的三分之一。
因此，驅動電路之整體大小等於電晶體303之大小(W303)。
本發明所提出的解決方案從而較之標準驅動解決方案更加密集(將金屬化有關的限制條件計入，相差了四個數量級)。
如先前所述，消耗也減少了。
此一電路之整合在應用上更簡易。不需要採取堆疊(交錯排列)手段，且藉由簡化周邊組件而促成採用4F2 表面積的記憶體晶格。
而且，本發明之一優點係使一電路依所被施加的輸入而定可提供邏輯INV、NOR及NAND兩者之功能，使得整個CMOS晶格標準元件庫可在本發明之單一電路的基礎上被描述。
將瞭解的是，尤其是為了提供邏輯NOR及NAND功能，本發明藉由對用以施加一電源電位的端子施加數位信號而不是傳統OV及VDD電源而提供一(偽)反相器之一原始命令。
特別是數位信號與後閘極信號可以是互補的。
如先前所述，輸入不相等，尤其是就速度而言，但是此一電路可能證明在已知背景中，諸如，舉例來說，用於解碼電路或驅動電路，是非常令人關注的。
1、330．．．列位址解碼器
2、3．．．並聯的二邏輯NOR閘極/二邏輯閘極
4、5．．．一對電路/電路
4．．．第一電路
5．．．第二電路
100．．．記憶體晶格
300．．．字元線驅動電路/驅動電路/電路
303、313．．．電晶體
MWL#．．．公用輸入/高電壓主字元線信號/主字元線信號
Yi、Yi#．．．輸入信號
W303 ．．．電晶體303之寬度參考值
A、B．．．輸入/信號
A．．．單一信號/輸入/信號
A#．．．互補信號/後閘極信號/後閘極加偏壓於信號
LWLE 、LWL0 ．．．局部字元線
TP ．．．P通道電晶體
TN ．．．N通道電晶體
VDD．．．高狀態
GND．．．低狀態
BOX．．．絕緣層/氧化層
G．．．前控制閘極
BGP 、BGN ．．．後控制閘極
CN ．．．井
Vth ．．．臨界電壓
VBG ．．．後控制閘極之偏壓
VTN0 、VTP0 ．．．標稱臨界電壓
α．．．係數/幾何形狀係數
t OX 、t BOX 、t Si ．．．參數
第1圖繪示依據現有技術的一字元線驅動電路；
第2a及2b圖繪示一較簡單的字元線驅動電路；
第3a及3b圖繪示具有一後控制閘極的電晶體之範例；
第4圖繪示一電晶體之臨界電壓由其後控制閘極之偏壓決定之調變；
第5圖繪示依據本發明之第一層面提供邏輯NOR功能的電路之一可行實施例；
第6圖繪示依據本發明之第二層面的一字元線驅動電路之一可行實施例；
第7圖繪示依據本發明之第一層面提供邏輯NAND功能的電路之一可行實施例。

Claims (13)

  1. 一種製作在一包含藉由一絕緣層與一基底層分隔之一薄層半導體材料的絕緣體基底半導體上之電路，包括一第一型通道之電晶體，在用以施加一電源電位的第一端子與第二端子之間與一第二型通道之電晶體串聯，各該電晶體包含在該薄層上的一汲極區及一源極區、一延伸於該源極區與該汲極區之間的通道及一位於該通道上方的前控制閘極，特徵在於每一電晶體具有一後控制閘極，被形成於該絕緣層下之該基底層上位於該電晶體之該通道下方，且能夠被加偏壓以調變該電晶體之臨界電壓，且在於該等電晶體中的至少一電晶體配置為在一將充分調變其臨界電壓的後閘極信號的作用下在一空乏模式下運作。
  2. 如申請專利範圍第1項所述之電路，其中該等後控制閘極由一相同的後閘極信號加偏壓。
  3. 如申請專利範圍第2項所述之電路，其中用以施加一電源電位的該第一端子由該後閘極信號之互補信號加偏壓，而用以施加一電源電位的該第二端子被加偏壓於一一「斷」狀態。
  4. 如申請專利範圍第3項所述之電路，其中該第二型通道的電晶體經配置以當該後閘極信號處於「通」狀態時在一空乏模式下運作。
  5. 如申請專利範圍第2項所述之電路，其中用以施加一電 源電位的該第二端子由該後閘極信號之該互補信號加偏壓，而用以施加一電源電位的該第一端子被加偏壓於一「通」狀態。
  6. 如申請專利範圍第5項所述之電路，其中該第一型通道的電晶體經配置以當該後閘極信號處於「斷」狀態時在一空乏模式中運作。
  7. 如申請專利範圍第1項所述之電路，其中用以施加一電源電位的該第一端子被加偏壓於一「通」狀態，而用以施加一電源電位的該第二端子被加偏壓於一「斷」狀態。
  8. 如申請專利範圍第1至7項中任一項所述之電路，包括一連接至各該電晶體之該前控制閘極的輸入節點，及一連接至該等電晶體之串聯結合之中點的輸出節點。
  9. 如申請專利範圍第1至7項中任一項所述之電路，其中該第一型通道的電晶體為一PFET電晶體且其中該第二型通道的電晶體為一NFET電晶體。
  10. 如申請專利範圍第1至7項中任一項所述之電路，其中該等電晶體是完全空乏的。
  11. 一種字元線驅動電路，包含至少一對如申請專利範圍第3項或第4項所述的電路被並聯安排，該對電路中的每一電路欲從一行位址解碼器接收一輸入信號且在輸出提供一信號，該信號欲用作成行安排的複數記憶體晶格的局部字元線。
  12. 一種記憶體，併入如申請專利範圍第11項所述之字元線驅動電路。
  13. 一種用以控制如申請專利範圍第11項所述之驅動電路的方法，其中：-在活躍模式中，用以加偏壓於一對電路中的第一電路之後閘極的信號為用以加偏壓於該對電路中的第二電路之後閘極的信號之互補信號；-在不活躍模式中，用以施加一電源電位的第一端子及用以加偏壓於該對電路中的每一電路之後閘極之信號處於「斷」狀態。
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