KR100884344B1 - 비대칭 소스/드레인 접합을 갖는 불휘발성 메모리소자 및그 제조방법 - Google Patents
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Abstract
불휘발성 메모리소자를 제조하기 위하여, 반도체기판 상에 터널링층, 전하트랩층, 블로킹층 및 컨트롤게이트용 도전층을 차례로 형성한다. 컨트롤게이트용 도전층, 블로킹층, 전하트랩층 및 터널링층을 패터닝하여 게이트 스택을 형성한다. 반도체기판에 소스/드레인 접합을 형성하기 위한 불순물 이온을 주입하되, 소정 각도로 경사를 주어 주입한다. 반도체기판을 열처리함으로써, 인접하는 게이트 스택 중 어느 한 게이트 스택 쪽으로 치우진 비대칭 소스/드레인 접합을 형성한다.
불휘발성 메모리, 비대칭 접합, 숏 채널 효과, 유효 채널길이
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 비대칭 구조의 소스/드레인 접합(junction)을 갖는 불휘발성 메모리소자 및 그 제조방법에 관한 것이다.
불휘발성 메모리소자(nonvolatile memory device)는 전원이 차단되었을 때에도 정보유지가 요구되는 전자부품에서 폭넓게 이용되고 있다. 불휘발성 메모리소자는 폴리실리콘막을 아이피오(IPO; Inter-Poly Oxide)로 캡핑(capping)하고 있는 플로팅게이트 구조를 갖는 것이 대부분이다. 플로팅게이트형 불휘발성 메모리소자는 확장성(extendibility)이 우수하여 최근에는 멀티 레벨 칩(multi-level chip)까지 개발이 진행되고 있다. 최근에는, 불휘발성 메모리소자의 고집적화가 급격히 이루어짐에 따라, 플로팅게이트형 소자 외에도 새로운 셀 구조들이 제안되고 있다.
그 중 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)와 같이 전하트랩층을 갖는 구조가 새로운 대안으로 대두되어 개발이 급속도로 진행되고 있다. SONOS 소자 는 기술적인 성숙도는 높지 않지만, 질화막을 전하의 트랩 사이트(trap site)로 이용하기 때문에 상호간섭이나 데이터 보유(retention) 등의 면에서는 신뢰성이 매우 우수한 것으로 알려지고 있다. SONOS 소자는 전하트랩층을 갖는 불휘발성 메모리소자로서, 내부에 채널영역을 갖는 반도체기판, 터널링층(tunneling layer), 전하트랩층(charge trapping layer), 블로킹층(blocking layer) 및 컨트롤게이트전극이 순차적으로 적층된 구조를 갖는다.
도 1은 전하트랩층을 갖는 불휘발성 메모리소자를 도시한 단면도이다.
도 1을 참조하면, 실리콘기판과 같은 반도체기판(100) 위에 산화막으로 이루어진 터닐링층(110)이 형성된다. 반도체기판(100)에는 소스/드레인영역과 같은 불순물영역(102)이 상호 일정 간격 이격되도록 배치되고, 그 사이에는 채널영역(104)이 배치된다. 터널링층(110) 위에는 전하트랩층으로서 실리콘질화막(120)이 형성되고, 그 위에는 블로킹층으로서의 절연막(130)과, 컨트롤게이트전극(140)이 순차적으로 형성된다.
이와 같은 구조를 갖는 SONOS형 불휘발성 메모리소자의 컨트롤게이트전극(140)이 양(+)으로 대전되고 불순물영역(102)에 적절한 바이어스 전압이 인가되면, 반도체기판(100)으로부터 열전자들이 전하트랩층인 실리콘질화막(120)의 트랩사이트(trap site)로 트랩된다. 이것이 메모리 셀에 데이터를 쓰거나(writing) 또는 메모리 셀을 프로그램(program)하는 동작이다. 마찬가지로, 컨트롤게이트전극(140)이 음(-)으로 대전되고 불순물영역(102)에 적절한 바이어스가 인가되면, 반도체기판(100)으로부터 홀들이 전하트랩층인 실리콘질화막(120)의 트랩 사이트로 트랩된다. 이에 따라, 트랩된 홀들이 이미 트랩 사이트 내에 있는 여분의 전자들과 재결합한다. 이것이 프로그램된 메모리 셀을 소거시키는(erase) 동작이다.
한편, 최근 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라, 소자의 안정적인 동작을 확보하는 데 어려움을 겪고 있다. 예컨대, 게이트의 폭이 감소하여 트랜지스터의 채널의 길이가 급격하게 짧아지고 있으며, 이에 따라 문턱전압(threshold voltage)의 감소, 누설 전류의 증가 및 리프레쉬(refresh) 특성의 저하를 유발하는 숏 채널 효과(Short Channel Effect)가 빈번하게 발생하고 있다. 숏 채널 효과로 인해 트랜지스터의 소스와 드레인 사이의 펀치쓰루(punch-through)가 심각하게 발생하고 있으며, 이러한 펀치쓰루는 소자의 오동작의 주요 원인으로 인식되고 있다.
이러한 소자의 고집적화로 인한 숏 채널 효과는 불휘발성 메모리소자에서도 빈번하게 일어나 소자의 신뢰성을 저하시키는 원인이 되고 있다. 즉, 숏 채널 효과로 인해 메모리 셀의 문턱전압이 변화하고 전체 메모리 셀들의 문턱전압 분포 특성이 악화되는 문제점이 있다.
본 발명은 유효 채널 길이를 증가시켜 숏 채널 효과로 인한 메모리 셀의 문턱전압 분포를 개선할 수 있는 구조의 불휘발성 메모리소자와 그 제조방법에 관한 것이다.
본 발명에 따른 불휘발성 메모리소자는, 반도체기판 상에 형성된 일정 간격 을 두고 평행하게 배열된 게이트 스택; 및 상기 게이트 스택 사이의 반도체기판에 배치되되, 인접하는 게이트 스택 중 어느 하나의 게이트 스택 쪽으로 치우쳐 비대칭적으로 배치된 소스/드레인 접합을 구비하는 것을 특징으로 한다.
상기 소스/드레인 접합은, 인접하는 두 게이트 스택 중 어느 한 게이트 스택 쪽으로 20 ∼ 45㎚ 정도 치우쳐 배치될 수 있다.
상기 게이트 스택은, 반도체기판 상에 형성된 터널링층, 상기 터널링층 상에 배치된 전하트랩층, 상기 전하트랩층 상에 배치되어 전하의 이동을 차단하는 블로킹(blocking)층, 및 상기 블로킹층 상에 배치되며, 셀에 소정의 바이어스를 인가하는 컨트롤게이트를 구비할 수 있다.
상기 전하트랩층은 단층 또는 적어도 두 층 이상 적층된 다층막으로 이루어질 수 있다.
상기 블로킹층과 컨트롤게이트 사이에, 장벽층을 더 구비할 수 있다.
상기 게이트 스택은 반도체기판 상에 형성된 터널링층, 상기 터널링층 상에 형성된 플로팅게이트, 상기 플로팅게이트 상에 형성된 층간절연막, 및 상기 층간절연막 상에 형성된 컨트롤게이트를 구비할 수 있다.
상기 컨트롤게이트 상에, 상기 컨트롤게이트의 저항을 감소시키기 위한 저저항층을 더 구비할 수 있다.
본 발명에 따른 불휘발성 메모리소자의 제조방법은, 반도체기판상에 게이트 스택을 형성하는 단계와, 반도체기판에 소스/드레인 접합을 형성하기 위한 불순물 이온을 주입하되, 소정 각도로 경사를 주어 주입하는 단계, 및 반도체기판을 열처 리함으로써, 인접하는 게이트 스택 중 어느 한 게이트 스택 쪽으로 치우진 비대칭 소스/드레인 접합을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 스택은 터널링층, 전하트랩층, 블로킹층 및 컨트롤게이트가 적층되어 형성된 것일 수 있다. 이때, 상기 전하트랩층은 단층 또는 적어도 두 층 이상 적층된 다층막으로 형성할 수 있다.
상기 반도체기판에 불순물 이온을 주입하는 단계에서, 4˚ ∼ 7˚의 틸트(tilt) 각도로 주입할 수 있다.
상기 반도체기판에 불순물 이온을 주입하는 단계에서, 5 ∼ 50KeV의 에너지와, 1×1013원자/㎠ ∼ 1×1014원자/㎠의 도우즈로 주입할 수 있다.
상기 반도체기판을 열처리하는 단계는, 700 ∼ 1,000℃의 온도에서 수행할 수 있다.
또한, 상기 게이트 스택을 형성하는 단계는, 반도체기판 상에 터널링층 및 플로팅게이트용 도전층을 형성하는 단계와, 상기 플로팅게이트용 도전층과 터널링층을 패터닝하여 플로팅게이트를 형성하고, 소자분리영역의 상기 반도체기판을 노출시키는 단계와, 상기 반도체기판의 노출된 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 절연막으로 매립하여 소자분리막을 형성하는 단계와, 상기 플로팅게이트를 감싸는 층간절연막을 형성하는 단계, 및 상기 층간절연막 상에 컨트롤게이트를 형성하는 단계를 포함할 수 있다.
본 발명에 따르면, 게이트 스택 형성 후 소스/드레인 접합을 형성하기 위한 불순물 이온주입공정에서 일정 각도로 경사를 주어 주입하여 소스/드레인 접합을 비대칭적으로 형성함으로써 유효 채널의 길이를 증가시킬 수 있다. 따라서, 소자의 고집적화에 따른 숏 채널 효과에 따르는 여러 가지 문제점들을 해소할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 2는 본 발명의 일 실시예에 따른 비대칭 접합을 갖는 불휘발성 메모리소자를 도시한 단면도이다.
본 발명의 일 실시예에 따른 불휘발성 메모리소자는 전하트랩층을 갖는 불휘발성 메모리소자로서, 반도체기판(200) 상에 일정 간격을 두고 평행하게 배치된 복수의 게이트 스택들(210)과, 상기 게이트 스택들(210) 사이의 반도체기판(200)에 배치된 소스/드레인 접합(202), 그리고 상기 소스/드레인 접합(202) 사이의 반도체기판에 배치된 채널영역(204)을 구비한다.
상기 반도체기판(200)은 통상 실리콘(Si) 기판일 수 있으며, 경우에 따라서는 실리콘 온 인슐레이터(Silicon On Insulator; SOI) 기판 등 다른 기판일 수도 있다.
상기 소스/드레인 접합(202)은 상기 게이트 스택들(210) 사이의 반도체기판(200)에 배치되는데, 인접하는 양 게이트 스택들(210) 사이에 대칭적으로 배치된 것이 아니라, 도시된 것과 같이 인접하는 게이트 스택들 중 어느 하나의 게이트 스택 쪽으로 치우쳐 비대칭적으로 배치된다. 종래에는 도 1과 같이 소스/드레인 접합(102)이 게이트 스택의 양측에 대칭적으로 배치되었기 때문에 채널의 길이는 게이트의 폭과 거의 동일하였다. 따라서, 메모리소자가 고집적화되고 게이트의 폭이 작아짐에 따라 채널의 길이도 줄어들어 숏 채널 효과가 발생하고, 이로 인해 소자의 동작에 좋지 않은 영향들이 나타났다.
그러나, 본 발명의 경우에는 소스/드레인 접합(202)이 인접하는 어느 하나의 게이트 스택(210) 쪽으로 치우쳐 비대칭적으로 배치되어 채널영역(204)의 길이(L2)가 종래(도 1의 L1)에 비해 증가된다. 소스/드레인 접합(202)이 어느 한 게이트 스택(210)으로 치우쳐 배치되는 정도는 소자의 특성에 따라 조절될 수 있다. 바람직한 실시예에서, 상기 소스/드레인 접합(202)이 인접하는 두 게이트 스택 중 어느 한 게이트 스택 쪽으로 20 ∼ 45㎚만큼 치우치도록 배치될 수 있다.
상기 게이트 스택(210)은 반도체기판(200)으로부터 차례로 배치된 터널링층(211), 전하트랩층(212), 블로킹층(213), 장벽층(214), 컨트롤게이트전극(215) 및 저저항층(216)을 구비한다.
상기 터널링층(211)은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하 캐리어들이 전하트랩층(212) 내로 터널링하여 주입될 수 있도록 하는데, 통상 실리콘산화막(SiO2)과 같은 절연막으로 이루어진다. 터널링층(211)은 반복되는 전하 캐리어들의 터널링에 의해 열화되어 소자의 안정성을 저하시킬 수 있으므로, 가능 한 이를 방지할 수 있을 정도의 두께를 갖는 것이 바람직하다.
상기 전하트랩층(212)은 터널링층(211)을 관통해 주입된 전자 또는 홀들을 트랩하는 층으로, 에너지 레벨이 균일하고 트랩 사이트가 많을수록 전하의 트랩이 잘 이루어져 소자의 프로그램 및 소거 속도가 증가할 수 있다. 상기 전하트랩층(212)은 통상 실시콘질화막(SinNy)으로 이루어질 수 있다.
상시 블로킹층(213)은 전하트랩층(212)으로부터 상부의 컨트롤게이트전극(215) 쪽으로의 전하의 이동을 차단하기 위한 것으로, 셀의 동작속도를 향상시키기 위하여 고유전율을 갖는 물질로 이루어질 수 있다. 상기 블로킹층(213)은 예를 들어 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO3), 하프늄산화막(HfO2), 라듐산화막(La2O3), 탄탈륨산화막(Ta2O5), 스트론튬티타늄산화막(SrTiO3) 또는 페로브스카이트(perovskite) 구조의 산화막 중의 어느 하나로 이루어질 수 있다.
컨트롤게이트전극(215)은 반도체기판의 채널영역(204)으로부터 전자들이나 홀들이 전하트랩층(212) 내의 트랩 사이트로 트랩되도록 일정한 크기의 바이어스를 인가한다. 컨트롤게이트전극(215)은 도핑된 폴리실리콘막 또는 금속막으로 이루어질 수 있다.
상기 블로킹층(213)과 컨트롤게이트전극(215) 사이에, 소거동작시 컨트롤게이트전극(215)으로부터 블로킹층(213) 쪽으로 전하가 이동하는 것을 방지하기 위한 장벽층(214)을 더 구비할 수 있다. 소거동작시 반도체기판(200)에는 하이(high)의 바이어스가 인가되고 컨트롤게이트전극(215)은 접지되는데, 이때 컨트롤게이트전 극(215)으로부터 반도체기판으로 전자들이 넘어와 소거가 어려워지는 문제가 있다. 따라서, 이를 방지하여 소거 동작을 용이하게 하기 위하여 일함수(work function)가 높은 금속으로 장벽층을 형성한다. 상기 장벽층(214)은 예를 들어 티타늄나이트라이드(TiN), 텅스텐나이트라이드(WN), 탄탈륨나이트라이드(TaN) 또는 라듐나이트라이드(LaN) 중의 어느 하나로 이루어진다.
상기 컨트롤게이트전극(215) 위에는 게이트의 저항을 감소시키기 위한 저저항막(216)이 배치된다. 경우에 따라 저저항막은 생략될 수도 있다. 상기 저저항막(216)은 저항이 낮은 금속 실리사이드로 형성될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 비대칭 접합을 갖는 불휘발성 메모리소자의 단면도이다.
도 3에 도시된 발명의 불휘발성 메모리소자는 플로팅게이트형 불휘발성 메모리소자로서, 반도체기판(300) 상에 일정 간격을 두고 평행하게 배치된 복수의 게이트 스택들(310)과, 상기 게이트 스택들(310) 사이의 반도체기판(300)에 배치된 소스/드레인 접합(302), 그리고 상기 소스/드레인 접합(302) 사이의 반도체기판에 배치된 채널영역(304)을 구비한다.
도 2에 도시된 전하트랩층을 갖는 불휘발성 메모리소자와는 게이트 스택(310)의 구조가 다르다. 즉, 본 발명의 다른 실시예에 따른 불휘발성 메모리소자의 게이트 스택(310)은 터널링층(312), 플로팅게이트(314), 층간절연막(316) 및 컨트롤게이트(318)를 구비한다.
터널링층(312)은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하 캐리어들이 플로팅게이트(314) 내로 터널링하여 주입될 수 있도록 하는데, 통상 실리콘산화막(SiO2)과 같은 절연막으로 이루어진다. 터널링층(312)은 반복되는 전하 캐리어들의 터널링에 의해 열화되어 소자의 안정성을 저하시킬 수 있으므로, 가능한 이를 방지할 수 있을 정도의 두께를 갖는 것이 바람직하다.
플로팅게이트(314)는 터널링층(312)을 관통해 전하들이 주입되는 층으로, 통상 도핑된 폴리실리콘막으로 이루어진다.
층간절연막(316)은 예를 들어 산화막(Oxide)-질화막(Nitride)-산화막(Oxide)로 이루어진 ONO 구조일 수 있다.
컨트롤게이트(318)는 반도체기판의 채널영역(304)으로부터 전자들이나 홀들이 플로팅게이트(314)로 터널링될 수 있도록 일정한 크기의 바이어스를 인가한다. 컨트롤게이트전극(318)은 도핑된 폴리실리콘막 또는 금속막으로 이루어질 수 있다. 상기 컨트롤게이트(318) 상에는 게이트의 저항을 감소시키기 위한 저저항막(319)이 배치될 수 있다. 경우에 따라서 저저항막(319)은 생략될 수도 있다. 상기 저저항막(319)은 저항이 낮은 금속실리사이드로 형성될 수 있다.
상기 소스/드레인 접합(302)은 게이트 스택(310) 사이의 반도체기판(300)에 배치되는데, 도 2에 도시된 첫 번째 실시예와 마찬가지로, 인접하는 게이트 스택 중 어느 하나의 게이트 스택 쪽으로 치우쳐 비대칭적으로 배치된다. 따라서, 채널영역(304)의 길이(L3)를 증가시킬 수 있으며 소자의 동작 특성을 향상시킬 수 있다. 소스/드레인 접합(302)이 게이트 스택(310)으로 치우치는 정도는 소자의 특성 에 따라 조절될 수 있다. 바람직한 실시예에서, 상기 소스/드레인 접합(302)이 인접하는 두 게이트 스택 중 어느 한 게이트 스택 쪽으로 20 ∼ 45㎚만큼 치우치도록 배치될 수 있다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 비대칭 접합을 갖는 불휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체기판(400) 상에 산화막과 같은 절연막을 소정 두께 증착하여 터널링층(411)을 형성한다. 도시되지는 않았지만, 상기 반도체기판(400)에는 활성영역과 비활성영역을 분리하기 위한 소자분리막이 통상의 소자분리 방식에 의해 형성되어 있다.
상기 터널링층(410) 상에 예를 들어 실리콘질화막을 증착하여 전하 트래핑(trapping)을 위한 전하트랩층(412)을 형성한다. 상기 전하트랩층(412)은 화학기상증착(Chemical Vapor Deposition; CVD), 또는 원자층증착(Atomic Layer Deposition; ALD)과 같은 잘 알려진 증착방법 중 어느 하나를 사용하여 형성할 수 있다.
상기 전하트랩층(412) 상에 유전막을 증착하여 블로킹층(413)을 형성한다. 상기 블로킹층(413)은 화학기상증착(CVD) 방식을 이용하여 산화막을 증착하여 형성할 수 있다. 또는, 소자의 특성을 향상시키기 위하여 높은 유전율을 갖는 물질, 예를 들어 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO3), 하프늄산화막(HfO2), 라듐산화막(La2O3), 탄탈륨산화막(Ta2O5), 스트론튬티타늄산화막(SrTiO3) 등 또는 페로브스 카이트(perovskite) 구조의 산화막으로 형성할 수도 있다.
도 5를 참조하면, 상기 블로킹층(413) 상에 장벽금속을 증착하여, 소거동작시 컨트롤게이트전극으로부터 채널 쪽으로 전하들이 넘어오는 것을 방지하기 위한 장벽층(414)을 형성한다. 상기 장벽층(414) 상에 컨트롤게이트전극(415)을 형성하고, 그 위에 저저항층(416)을 형성한다. 컨트롤게이트전극(415)은 불순물이 도핑된 폴리실리콘막으로 형성할 수 있다. 그리고, 상기 저저항층(416)은 게이트의 저항을 감소시키기 위한 것으로, 예를 들어 텅스텐실리사이드(WSi)와 같은 금속실리사이드로 형성할 수 있다. 상기 장벽층(414)은 경우에 따라서 생략될 수도 있다.
이어서, 상기 저저항층(416) 상에, 예를 들어 질화막을 증착하여 게이트스택을 형성하기 위한 식각공정에서 마스크로 사용될 하드마스크층(417)을 형성한다. 이 하드마스크층(417) 위에, 사진공정을 수행하여 게이트 스택을 패터닝하기 위한 포토레지스트 패턴(420)을 형성한다.
도 6을 참조하면, 상기 포토레지스트 패턴을 식각 마스크로 하여 하드마스크층(417), 저저항층(416), 컨트롤게이트전극(415), 장벽층(414), 블로킹층(413), 전하트랩층(412) 및 터널링층(411)까지 식각함으로써 게이트 스택(410)을 완성한다. 포토레지스트 패턴을 마스크로 하여 상기 하드마스크층(417)을 식각한 후 포토레지스트 패턴을 제거하고 패터닝된 하드마스크층(417)을 식각 마스크로 사용하여 하부의 막질들을 패터닝할 수도 있다.
다음에, 소스/드레인 접합을 형성하기 위하여 상기 반도체기판(400)에 불순물을 주입한다. 상기 반도체기판(400)이 p형 반도체기판일 경우 주입하는 불순물로 는 비소(As) 또는 인(P)을 사용할 수 있다. 상기 반도체기판(400)에 불순물 이온을 주입할 때, 반도체기판(400)의 표면에 대해 수직 방향으로 주입하는 것이 아니라 일정 각도로 경사를 주어 주입하도록 한다. 도면을 참조하면, 게이트 스택(410)의 높이를 "a", 게이트 스택 사이의 거리를 "b", 이온주입 각도를 "θ", 그리고 접합의 길이를 "c"라고 할 때, 접합의 길이(c)는 다음과 같은 수학식으로 나타낼 수 있다.
따라서, 이온주입시의 경사각도는 접합의 길이(c)가 게이트 스택 사이의 간격(b)과 같거나 작은 조건을 만족하는 범위 내에서 조절할 수 있다. 예를 들어, 게이트 스택(410)의 높이가 2,500Å일 경우 이온주입 각도를 5도 정도로 진행하면 접합의 길이(c)는 약 38㎚가 된다. 따라서, 이온주입 각도를 적절히 조절하면 적절한 소스/드레인 접합의 길이를 얻을 수 있으므로, 채널의 길이를 조절할 수 있다.
본 발명의 바람직한 실시예에 따르면, 상기 소스/드레인 접합을 형성하기 위한 이온주입시 4° ∼ 7°의 틸트 각도로 주입한다. 그리고, 주입하는 불순물로는, 비소(As) 또는 인(P)을 사용할 수 있으며, 약 5 ∼ 50KeV의 에너지와, 1E13 ∼ 1E14원자/㎠의 도우즈(dose)로 주입할 수 있다.
도 7을 참조하면, 불순물 이온이 주입된 상기 반도체기판을 열처리하면, 이온주입된 불순물들이 확산되어 소스/드레인 접합(420)이 형성된다. 상기 열처리 공 정은 주입된 불순물 이온의 활성화 및 격자 결합 완화 등을 위해 700 ∼ 1,000℃ 정도의 온도에서, 퍼니스(furnace)를 이용하는 방법 또는 급속열처리(Rapid Thermal Process; RTP) 방법으로 진행할 수 있다.
이온주입 공정에서 불순물들이 반도체기판에 대해 일정 각도로 경사주입되었기 때문에, 열처리 후 소스/드레인 접합(420)은 도시된 것처럼 어느 한 게이트 스택(210) 쪽으로 치우쳐 비대칭적으로 형성된다. 이렇게 비대칭적으로 형성된 소스/드레인 접합을 갖는 불휘발성 소자를 동작시키기 위하여 컨트롤게이트전극(415)에 일정 크기의 바이어스 전압이 인가되면, 컨트롤게이트전극(415)과 소스/드레인 접합(420) 사이에 전계(electric field)가 형성되고 이 전계에 의해 소스/드레인 접합(420)의 사이의 반도체기판 표면 아래에는 반전층(inversion layer)이 형성되면서 채널(430)이 형성된다.
소스/드레인 접합(420)이 어느 한 게이트 스택(410) 쪽으로 치우쳐 형성되기 때문에 유효 채널(430)의 길이(L2)가 종래(도 1의 L1)에 비해 증가하게 된다.
이와 같이, 본 발명의 일 실시예에 의한 비대칭 접합을 갖는 불휘발성 메모리소자의 제조방법에 따르면, 게이트 스택 형성 후 소스/드레인 접합을 형성하기 위한 불순물 이온주입공정에서 일정 각도로 경사를 주어 주입하여 소스/드레인 접합을 비대칭적으로 형성함으로써 유효 채널의 길이를 증가시킬 수 있다. 따라서, 소자의 고집적화에 따른 숏 채널 효과에 따르는 여러 가지 문제점들을 해소할 수 있다.
도 8 내지 도 11은 본 발명의 다른 실시예에 의한 비대칭 접합을 갖는 불휘 발성 메모리소자의 제조과정을 나타내는 단면도들이다. 도 8 및 도 9는 소자분리영역을 지나는 단면도들이고, 도 10 및 도 11은 활성영역을 지나는 단면도들이다. 따라서, 도 10 및 도 11에는 소자분리막 구조가 도시되지 않았다. 또한, 본 실시예에서는 셀프얼라인-쉘로우 트렌치분리(SA-STI) 공정을 사용하여 소자분리막을 형성하는 과정을 나타내었지만, 소자분리막을 형성하는 방법에는 여러 가지 방법이 사용될 수 있음은 몰론이다.
도 8을 참조하면, 반도체기판(500) 상에 예컨대 얇은 산화막을 성장시켜 전하의 터널링을 위한 터널링층(512)을 형성한 다음, 상기 터널링층 상에 플로팅게이트를 형성하기 위한 폴리실리콘막(514)을 형성한다. 다음에, 상기 폴리실리콘막 상에 질화막을 증착하여 식각저지층(516)을 형성한다. 상기 식각저지층(516)은 후속 공정에서 트렌치에 매립된 소자분리막을 화학기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화할 때 하부에 형성된 막들을 보호하는 역할을 하며, CMP 공정의 식각 종료층으로 사용된다. 다음에 상기 식각저지층(516) 상에 산화막을 소정 두께 증착하여 게이트 패터닝시 하부 막질을 보호하기 위한 하드마스크층(518)을 형성한다. 상기 하드마스크층 상에 소자분리영역을 정의하기 위한 포토레지스트 패턴(520)을 형성한다.
다음에, 상기 포토레지스트 패턴(520)을 식각 마스크로 사용하여 노출된 영역의 하드마스크층(518), 식각저지층(516), 플로팅게이트용 폴리실리콘막(514)과 터널링층(512)까지 이방성식각하여 트렌치가 형성될 영역의 반도체기판을 노출시킨다. 다음에, 노출된 반도체기판을 소정 깊이 이방성식각하여 소자분리영역에 트렌 치(522)를 형성한다.
도 9를 참조하면, 상기 트렌치의 내벽에 내벽산화막(524)을 형성한다. 상기 내벽산화막(524)은 트렌치 형성을 위한 이방성 식각공정에서 발생된 반도체기판의 손상을 보상하기 위한 것으로, 예를 들어 비피에스지(BPSG; Boron Phosphorus Silicate Glass), 스핀온글래스(Spin On Glass; SOG), 또는 피에스지(PSG; Phosphorus Silicate Glass) 중의 어느 하나를 증착하여 형성할 수 있다.
다음에, 상기 트렌치를 절연물질로 매립한 후 평탄화하여 소자분리막(526)을 형성한다. 이를 위하여 먼저, 내벽산화막(524)이 형성된 반도체기판의 전면에, 예를 들어 고밀도플라즈마(High Density Plasma; HDP) 산화막을 증착한다. 상기 HDP 산화막 위에 피에스지(PSG)를 소정 두께 도포한 다음, 화학기계적연마(CMP) 공정을 이용하여 평탄화하고, 다시 HDP 산화막을 증착하여 트렌치가 완전히 매립되도록 하여 소자분리막(526)을 형성한다. 상기 트렌치를 매립하여 소자분리막을 형성하는 방법은, 상기한 방법 외에도 여러 가지 다양한 방법을 사용할 수 있다.
다음에, 트렌치에 매립된 소자분리막을 평탄화하기 위하여 상기 소자분리막(526)에 대해 CMP를 실시하는데, 활성영역에 형성된 식각저지층(도 8의 516)을 종료점으로 하여 CMP를 수행한다. 이때, CMP하는 양에 따라 반도체기판으로부터 소자분리막(526)까지의 높이, 즉 유효 소자분리막 높이(Effective Field oxide Height; EFH)가 결정되므로 CMP하는 양을 적절히 조절한다. 식각저지층 상에 형성되어 있던 하드마스크층(도 8의 518)도 CMP 과정에서 제거된다. 이어서, 식각저지층을 제거한 다음에, 소자분리막(526)의 잔류높이(EFH)를 조절하기 위하여 소자분 리막의 상부를 일정량 식각하여 리세스(recess)시킨다.
도 10을 참조하면, 소자분리막(526)이 형성된 반도체기판 상에, 예를 들어 산화막-질화막-산화막을 차례로 적층하여 ONO 구조의 층간절연막(530)을 형성한다. 이어서, 상기 층간절연막(530) 상에 예를 들어 불순물이 도핑된 폴리실리콘막과 텅스텐실리사이드(WSi)를 차례로 증착한 다음 사진식각 공정을 사용하여 상기 텅스텐실리사이드, 폴리실리콘막 및 층간절연막을 패터닝하여 저저항층(542) 및 컨트롤게이트(540)를 형성한다. 경우에 따라서 상기 저저항층(542)을 생략할 수도 있다.
다음에, 상기 반도체기판에 소스/드레인 접합을 형성하기 위한 불순물 이온을 주입한다. 반도체기판(500)이 p형 반도체기판일 경우 주입하는 불순물로는 비소(As) 또는 인(P)을 사용할 수 있다. 상기 반도체기판에 불순물 이온을 주입할 때, 반도체기판(500)의 표면에 대해 수직 방향으로 주입하는 것이 아니라 일정 각도로 경사를 주어 주입하도록 한다. 본 발명의 일 실시예에 의하면, 상기 소스/드레인 접합을 형성하기 위한 이온주입시 4° ∼ 7°의 틸트 각도로 주입한다. 그리고, 반도체기판의 도전형이 p형일 경우 주입하는 불순물로는 비소(As) 또는 인(P)을 사용할 수 있으며, 약 5 ∼ 50KeV의 에너지와 1E13 ∼ 1E14원자/㎠의 도우즈(dose)로 주입할 수 있다.
도 11을 참조하면, 불순물 이온이 주입된 상기 반도체기판을 소정의 온도, 예를 들어 700 ∼ 1,000℃ 정도의 온도에서 열처리하면, 주입된 불순물들이 확산되어 소스/드레인 접합(560)이 형성된다. 이온주입 공정에서 불순물들이 반도체기판에 대해 일정 각도로 경사주입되었기 때문에, 열처리 후 소스/드레인 접합(560)은 도시된 것처럼 어느 한 게이트 스택(550) 쪽으로 치우쳐 비대칭적으로 형성된다. 이후의 제조공정은 통상의 방법을 따른다.
소자 동작시 컨트롤게이트전극(540)에 일정 크기의 바이어스 전압이 인가되면, 컨트롤게이트전극(540)과 소스/드레인 접합(560) 사이에 전계(electric field)가 형성되고 소스/드레인 접합(560) 사이의 반도체기판 표면 아래에는 반전층이 형성되면서 채널(570)이 형성된다. 소스/드레인 접합(560)이 어느 한 게이트 스택(550) 쪽으로 치우쳐 형성되기 때문에 유효 채널(570)의 길이(L3)가 종래(도 1의 L1)에 비해 증가하게 된다. 따라서, 유효 채널의 길이를 증가시킬 수 있으며, 소자의 고집적화에 따른 숏 채널 효과에 기인하는 여러 가지 문제점들을 해소할 수 있다.
이상 실시예를 들어 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속하는 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
도 1은 전하트랩층을 갖는 불휘발성 메모리소자를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 비대칭 접합을 갖는 불휘발성 메모리소자를 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 비대칭 접합을 갖는 불휘방성 메모리소자의 단면도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 비대칭 접합을 갖는 불휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 8 내지 도 11은 본 발명의 다른 실시예에 의한 비대칭 접합을 갖는 불휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
Claims (14)
- 반도체기판상에, 일정 간격을 두고 평행하게 배열된 복수의 게이트 스택들; 및상기 게이트 스택들 사이의 반도체기판에 배치되되, 인접하는 게이트 스택 중 어느 하나의 게이트 스택 쪽으로 치우쳐 비대칭적으로 배치된 소스/드레인 접합을 구비하는 것을 특징으로 하는 불휘발성 메모리소자.
- 제1항에 있어서, 상기 소스/드레인 접합은,인접하는 두 게이트 스택 중 어느 한 게이트 스택 쪽으로 20 ∼ 45㎚만큼 치우치도록 배치된 것을 특징으로 하는 불휘발성 메모리소자.
- 제1항에 있어서, 상기 게이트 스택은,반도체기판 상에 형성된 터널링층,상기 터널링층 상에 배치된 전하트랩층,상기 전하트랩층 상에 배치되어 전하의 이동을 차단하는 블로킹(blocking)층, 및상기 블로킹층 상에 배치되며, 셀에 소정의 바이어스를 인가하는 컨트롤게이트를 구비하는 것을 특징으로 하는 불휘발성 메모리소자.
- 제3항에 있어서,상기 전하트랩층은 단층 또는 적어도 두 층 이상 적층된 다층막으로 이루어진 것을 특징으로 하는 불휘발성 메모리소자.
- 제3항에 있어서,상기 블로킹층과 컨트롤게이트 사이에, 장벽층을 더 구비하는 것을 특징으로 하는 불휘발성 메모리소자.
- 제1항에 있어서, 상기 게이트 스택은,반도체기판 상에 형성된 터널링층,상기 터널링층 상에 형성된 플로팅게이트,상기 플로팅게이트 상에 형성된 층간절연막, 및상기 층간절연막 상에 형성된 컨트롤게이트를 구비하는 것을 특징으로 하는 불휘발성 메모리소자.
- 제3항 또는 제6항에 있어서,상기 컨트롤게이트 상에, 상기 컨트롤게이트의 저항을 감소시키기 위한 저저항층을 더 구비하는 것을 특징으로 하는 불휘발성 메모리소자.
- 반도체기판상에 게이트 스택을 형성하는 단계;상기 반도체기판에 소스/드레인 접합을 형성하기 위한 불순물 이온을 주입하되, 소정 각도로 경사를 주어 주입하는 단계; 및상기 반도체기판을 열처리함으로써, 인접하는 게이트 스택 중 어느 한 게이트 스택 쪽으로 치우진 비대칭 소스/드레인 접합을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
- 제8항에 있어서,상기 게이트 스택은 터널링층, 전하트랩층, 블로킹층 및 컨트롤게이트가 적층되어 형성된 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
- 제9항에 있어서,상기 전하트랩층은 단층 또는 적어도 두 층 이상 적층된 다층막으로 형성하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
- 제8항에 있어서,상기 반도체기판에 불순물 이온을 주입하는 단계에서,4˚ ∼ 7˚의 틸트(tilt) 각도로 주입하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
- 제8항에 있어서,상기 반도체기판에 불순물 이온을 주입하는 단계에서,5 ∼ 50KeV의 에너지와, 1×1013원자/㎠ ∼ 1×1014원자/㎠의 도우즈로 주입하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
- 제8항에 있어서,상기 반도체기판을 열처리하는 단계는,700 ∼ 1,000℃의 온도에서 수행하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
- 제8항에 있어서,상기 게이트 스택을 형성하는 단계는,반도체기판상에 터널링층 및 플로팅게이트용 도전층을 형성하는 단계와,상기 플로팅게이트용 도전층과 터널링층을 패터닝하여 플로팅게이트를 형성하고, 소자분리영역의 상기 반도체기판을 노출시키는 단계와,상기 반도체기판의 노출된 영역을 식각하여 트렌치를 형성하는 단계와,상기 트렌치를 절연막으로 매립하여 소자분리막을 형성하는 단계와,상기 플로팅게이트를 감싸는 층간절연막을 형성하는 단계, 및상기 층간절연막 상에 컨트롤게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
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