KR101129159B1 - 불휘발성 메모리 소자 및 그 제조방법 - Google Patents

불휘발성 메모리 소자 및 그 제조방법 Download PDF

Info

Publication number
KR101129159B1
KR101129159B1 KR1020090045402A KR20090045402A KR101129159B1 KR 101129159 B1 KR101129159 B1 KR 101129159B1 KR 1020090045402 A KR1020090045402 A KR 1020090045402A KR 20090045402 A KR20090045402 A KR 20090045402A KR 101129159 B1 KR101129159 B1 KR 101129159B1
Authority
KR
South Korea
Prior art keywords
region
peripheral
gate
semiconductor substrate
driving transistor
Prior art date
Application number
KR1020090045402A
Other languages
English (en)
Other versions
KR20100126952A (ko
Inventor
노재윤
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090045402A priority Critical patent/KR101129159B1/ko
Priority to US12/562,727 priority patent/US8278178B2/en
Priority to CN200910169088A priority patent/CN101677089A/zh
Publication of KR20100126952A publication Critical patent/KR20100126952A/ko
Priority to US13/298,096 priority patent/US20120061770A1/en
Application granted granted Critical
Publication of KR101129159B1 publication Critical patent/KR101129159B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 불휘발성 메모리 소자 및 그 제조 방법은 주변 영역에 구동 게이트인 제1 패턴 이외에 베리어 더미 패턴인 제2 패턴을 더 형성하고, 제1 및 제2 패턴 간 간격을 셀 어레이 영역과 다르게 형성할 뿐 아니라 소자별로 다르게 형성한다. 이에 따라 본 발명은 서로 다른 종류의 이온으로 구성되거나, 서로 다른 농도로 분포하거나, 서로 다른 깊이로 분포하는 다양한 접합 영역들을 이온 주입 공정시 각도를 조절하여 형성함으로써 포토레지스트 패턴 등의 별도의 마스크를 이용하지 않고 형성할 수 있다.
이와 같이 본 발명은 마스크 공정을 삭제할 수 있으므로 불휘발성 메모리 소자의 접합 영역 형성 공정을 단순화할 수 있다.
접합 영역, 마스크

Description

불휘발성 메모리 소자 및 그 제조방법{Nonvolatile memory device and manufacturing method of the same}
본 발명은 불휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 특히 불휘발성 메모리 소자의 접합 영역 형성 공정을 단순화시킬 수 있는 불휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
이하, 불휘발성 메모리 소자 중 고용량화 및 고집적화가 용이한 낸드 플래시 메모리 소자를 예로 들어 종래의 불휘발성 메모리 소자에 대해 설명한다.
종래 불휘발성 메모리 소자는 셀 어레이 영역과 주변 영역(Peri)으로 구분된다. 셀 어레이 영역에는 데이터를 저장하는 메모리 셀들이 형성된다. 그리고, 주변 영역에는 메모리 셀들에 구동 신호를 인가하기 위한 회로를 구성하는 다수의 구 동 트랜지스터들이 형성된다.
보다 구체적으로 셀 어레이 영역에는 다수의 스트링 구조를 포함한다. 각각의 스트링 구조는 비트 라인에 드레인이 연결되는 드레인 셀렉트 트랜지스터, 공통 소스 라인에 소스가 연결되는 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀을 포함한다. 이러한 스트링 구조 내에서 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 메모리 셀들은 접합 영역을 통해 연결된다. 한편, 접합 영역은 서로 이웃하는 스트링 구조들끼리 연결할 수 있다.
접합 영역은 셀 접합, 소스 및 드레인을 포함한다. 셀 접합은 메모리 셀들 사이의 반도체 기판, 메모리 셀과 소스 셀렉트 트랜지스터 사이의 반도체 기판, 메모리 셀과 드레인 셀렉트 트랜지스터 사이의 반도체 기판에 형성된다. 그리고, 소스는 스트링 구조의 소스 셀렉트 트랜지스터와 다른 스트링 구조의 소스 셀렉트 트랜지스터 사이에 형성된다. 드레인은 스트링 구조의 드레인 셀렉트 트랜지스터와 다른 스트링 구조의 드레인 셀렉트 트랜지스터 사이의 반도체 기판에 형성된다. 이에 따라 스트링 구조 내에서 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 메모리 셀들은 셀 접합을 통해 연결된다. 그리고, 서로 이웃하는 스트링 구조는 드레인 또는 소스를 통해 연결된다.
한편, 주변 영역에는 고전압 NMOS(High Voltage NMOS) 트랜지스터 및 저전압 NMOS(Low Voltage NMOS) 트랜지스터 등을 포함하는 구동 트랜지스터들이 형성된다. 이들 구동 트랜지스터들 각각의 게이트들 측부의 반도체 기판에도 접합 영역이 형 성된다.
상술한 바와 같이 불휘발성 메모리 소자는 다수의 접합 영역들을 포함한다. 이러한 접합 영역들은 반도체 기판에 불순물 이온을 주입하는 이온주입 공정을 실시함으로써 형성된다. 그러나, 각 영역별로 이온의 종류, 이온의 농도 또는 이온 주입 깊이 등 이온주입 공정의 프로파일(profile) 다르게 설정된다. 이에 따라 이온주입 공정을 실시하기 전, 타겟으로 하는 영역을 개구시키되 타겟이 되지 않은 영역을 가리는 마스크 공정이 선행되어야 한다. 그 결과, 서로 다른 접합 영역을 포함하는 트랜지스터의 개수만큼 마스크 공정이 증가되어 접합 영역의 형성 공정이 복잡해지는 단점이 있다.
본 발명은 불휘발성 메모리 소자의 접합 영역 형성 공정을 단순화시킬 수 있는 불휘발성 메모리 소자 및 그 제조방법을 제공한다.
본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자는 제1 패턴과 상기 제1 패턴의 양측에 형성된 제2 패턴들을 포함하며, 반도체 기판의 상부에 형성된 게이트 패턴, 및 상기 제2 패턴들 하부를 포함한 상기 제1 패턴 양측의 상기 반도체 기판에 형성된 주변 접합 영역을 포함한다.
본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자는 셀 어레이 영역 및 주변 영역을 포함하는 반도체 기판, 상기 반도체 기판의 상기 주변 영역 상에 형성되며, 제1 패턴, 및 상기 제1 패턴의 양측에 형성된 제2 패턴들을 포함하는 제1 게이트 패턴, 상기 반도체 기판의 상기 셀 어레이 영역 상에 형성되며, 드레인 셀렉트 게이트들, 소스 셀렉트 게이트들, 및 상기 드레인 셀렉트 게이트와 상기 소스 셀렉트 게이트 사이에 형성된 다수의 셀 게이트를 포함하는 제2 게이트 패턴, 상기 제2 패턴들 하부를 포함한 상기 제1 패턴 양측의 상기 반도체 기판에 형성된 주변 접합 영역, 및 상기 드레인 셀렉트 게이트, 소스 셀렉트 게이트 및 셀 게이트의 양측에 형성된 접합 영역을 포함한다.
본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 제조방법은 반도체 기판의 상부에 제1 패턴과 상기 제1 패턴의 양측에 배치되는 제2 패턴들을 포함하는 게이트 패턴을 형성하는 단계, 및 상기 제2 패턴들 하부를 포함한 상기 제1 패턴 양측의 상기 반도체 기판에 주변 접합 영역을 형성하는 단계를 포함한다.
본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 제조방법은 셀 어레이 영역 및 주변 영역을 포함하는 반도체 기판이 제공되는 단계, 상기 반도체 기판의 상기 주변 영역 상에 제1 패턴, 및 상기 제1 패턴의 양측에 배치되는 제2 패턴들을 포함하는 제1 게이트 패턴을 형성하고, 상기 반도체 기판의 상기 셀 어레이 영역 상에 드레인 셀렉트 게이트들, 소스 셀렉트 게이트들 및 상기 드레인 셀렉트 게이트와 상기 소스 셀렉트 게이트 사이의 셀 게이트를 포함하는 제2 게이트 패턴을 형성하는 단계, 상기 제2 패턴들 하부를 포함한 상기 제1 패턴 양측의 상기 반도체 기판에 형성된 주변 접합 영역을 형성하는 단계, 및 상기 드레인 셀렉트 게이트, 소스 셀렉트 게이트 및 셀 게이트의 양측에 접합 영역을 형성하는 단계를 포함한다.
상기 제2 패턴의 폭은 상기 셀 게이트의 폭보다 좁게 형성되는 것이 바람직하다.
상기 제2 패턴의 폭은 상기 제1 패턴의 폭 보다 좁게 형성되는 것이 바람직하다.
상기 제1 패턴은 상기 반도체 기판의 제1 주변 영역에 형성된 제1 구동 트랜지스터 게이트 및 상기 반도체 기판의 제2 주변 영역에 형성된 제2 구동 트랜지스터 게이트를 포함하고, 상기 제2 패턴들은 상기 제1 주변 영역에서 상기 제1 구동 트랜지스터 게이트의 양측에 형성된 제1 베리어 더미 패턴들 및 상기 제2 주변 영역에서 상기 제2 구동 트랜지스터의 양측에 형성된 제2 베리어 더미 패턴들을 포함한다.
상기 주변 접합 영역은 상기 제1 주변 영역에 형성되는 P형인 제1 주변 접합 영역과 상기 제2 주변 영역에 형성되는 N형인 제2 주변 접합 영역을 포함한다.
상기 제1 구동 트랜지스터 게이트 및 제1 베리어 더미 패턴 사이의 제1 간격(l1)은 상기 제2 구동 트랜지스터 게이트 및 제2 베리어 더미 패턴 사이의 제2 간격(l2)보다 좁게 형성되는 것이 바람직하다.
상기 셀 게이트들 사이의 간격은 상기 제1 간격(l1)보다 넓고 상기 제2 간격(l2)보다 좁은 제3 간격(l3)으로 형성되고, 상기 드레인 셀렉트 게이트들 사이의 간격 및 상기 소스 셀렉트 게이트들 사이의 간격이 상기 제3 간격(l3)보다 넓고 상기 제2 간격(l2)보다 좁은 제4 간격(l4)로 형성되고, 제1 및 제2 게이트 패턴의 높이는 'h'로 동일하게 형성된다. 상기 주변 접합 영역을 형성하는 단계는 상기 제1 및 제2 주변 영역 및 상기 셀 어레이 영역에 P형 불순물 이온을 주입하는 단계, 상기 제2 주변 영역 및 상기 셀 어레이 영역에 주입된 P형 불순물 이온이 상쇄되도록 상기 제2 주변 영역 및 상기 셀 어레이 영역에 N형 불순물 이온을 주입하는 단계, 및 상기 제1 주변 영역 및 상기 셀 어레이 영역으로 상기 N형 불순물 이온의 주입이 차단되도록 상기 제2 주변 영역에 상기 N형 불순물 이온을 주입하는 단계를 포함한다. 상기 P형 불순물 이온을 주입하는 단계는 arctan(h/l1) 내지 90°의 각으로 실시된다. 상기 제2 주변 영역 및 상기 셀 어레이 영역에 주입된 P형 불순물 이온이 상쇄되도록 N형 불순물 이온을 주입하는 단계는 arctan(h/l3)이상 arctan(h/l1) 미만의 각으로 실시된다. 상기 제1 주변 영역 및 상기 셀 어레이 영역으로 상기 N형 불순물 이온의 주입이 차단되도록 상기 제2 주변 영역에 상기 N형 불순물 이온을 주입하는 단계는 arctan(h/l2)이상 arctan(h/l4) 미만의 각으로 실시된다. 상기 접합 영역을 형성하는 단계는 arctan(h/l3)이상 arctan(h/l1) 미만의 각으로 상기 셀 어레이 영역에 N형 불순물 이온을 주입하여 실시된다.
본 발명은 주변 영역에 구동 게이트 이외에 베리어 더미 패턴을 형성함으로써 서로 다른 종류의 이온으로 구성되거나, 서로 다른 농도로 분포하거나, 서로 다른 깊이로 분포하는 다양한 접합 영역들을 포토레지스트 패턴 등의 별도의 마스크를 이용하지 않고 형성할 수 있다.
이와 같이 본 발명은 마스크 공정을 삭제할 수 있으므로 불휘발성 메모리 소자의 접합 영역 형성 공정을 단순화할 수 있다. 그 결과 본 발명은 불휘발성 메모리 소자의 접합 영역 형성공정을 단순화할 수 있다.
상술한 바와 같이 본 발명은 불휘발성 메모리 소자의 접합영역 형성공정을 단순화할 수 있으므로 불휘발성 메모리 소자의 제조시간 및 제조비용을 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1e와 도 2a 내지 도 2d는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 특히, 도 1a 내지 도 1e와 도 2a 내지 도 2d는 불휘발성 메모리 소자의 접합 영역 형성방법을 설명하기 위한 것이다. 이 중 도 1a 내지 도 1e는 불휘발성 메모리 소자의 주변 영역을 도시한 것이고, 도 2a 내지 도 2d는 불휘발성 메모리 소자의 셀 어레이 영역을 도시한 것이다
도 1a 및 도 2a를 참조하면, 반도체 기판(101)의 상부에 게이트 패턴(G)들을 형성한다. 이러한 게이트 패턴(G)들은 게이트 절연막(103)을 사이에 두고 반도체 기판(101)의 상부에 형성된다. 또한 게이트 패턴(G)들은 제1 도전막(105), 유전체막(107) 및 제2 도전막(109)이 적층된 구조로 형성될 수 있으며, 제2 도전막(109)의 상부에는 게이트 하드 마스크 패턴(111)이 더 적층될 수 있다.
이하, 상술한 게이트 패턴(G)의 형성방법의 일례를 상세히 설명한다.
먼저, 반도체 기판(101)의 상부에 게이트 절연막(103) 및 제1 도전막(105)을 적층한다. 이 후, 제1 도전막(105)의 상부에 소자 분리 하드 마스크 패턴(미도시)을 형성한다. 이어서 소자 분리 하드 마스크 패턴을 식각 베리어로 사용한 식각 공정으로 제1 도전막(105), 게이트 절연막(103) 및 반도체 기판(101)을 식각한다. 그 결과, 반도체 기판(101)에 다수의 트렌치(미도시)가 형성된다. 이러한 트렌치의 형성으로 반도체 기판(101)의 활성 영역이 정의된다. 즉, 트렌치가 형성되는 부분 이외의 반도체 기판(101)의 영역은 활성 영역이 된다. 또한, 제1 도전막(105) 및 게이트 절연막(103)은 활성 영역의 상부에만 잔여한다. 트렌치 형성 후, 트렌치 내부가 절연물로 매립되도록 트렌치를 포함한 반도체 기판(101)의 상부에 절연물을 충분한 두께로 형성한 후 절연물의 표면을 평탄화한다. 이와 같은 일련의 공정을 통해 반도체 기판(101)에 소자 분리막(미도시)을 형성할 수 있다. 소자 분리 하드 마스크 패턴은 소자 분리막 형성 후 제거될 수 있다.
게이트 절연막(103)은 실리콘 산화막(SiO2)으로 형성될 수 있으며, 이 경우 습식 산화(wet oxidation) 또는 건식 산화(dry oxidation) 공정으로 형성될 수 있다. 제1 도전막(105)은 불휘발성 메모리 소자의 플로팅 게이트(floating gate)로 사용하기 위한 것으로, 폴리 실리콘막을 이용하여 형성할 수 있다.
소자 분리막 형성 후, 반도체 기판(101)의 상부에 유전체막(107)을 형성한다. 유전체막(107)은 산화막/질화막/산화막을 적층함으로서 형성할 수 있다. 이외에도 유전체막(107)으로는 불휘발성 메모리 소자가 고집적화되면서 유전상수가 높은 Al2O3 등을 이용하여 형성할 수 있다. 또한 유전체막(107)은 구동 트랜지스터의 게이트가 형성될 영역에서 제1 도전막(105)을 노출시키는 콘택홀(108)을 포함한다. 이러한 콘택홀(108)을 통해 제1 도전막(105)과 제2 도전막(109)이 전기적으로 연결될 수 있다.
콘택홀(108)을 포함하는 유전체막(107)의 상부에는 제2 도전막(109), 및 게이트 하드 마스크 패턴(111)을 적층한다. 이 후, 게이트 하드 마스크 패턴(111)을 식각 베리어로 이용한 식각 공정으로 제2 도전막(109), 유전체막(107), 제1 도전막(105)을 식각한다. 이에 따라 반도체 기판(101)상에 형성된 게이트 절연막(103)의 상부에는 제1 도전막(105), 유전체막(107), 및 제2 도전막(109)이 적층된 게이트 패턴(G)이 형성된다.
게이트 하드 마스크 패턴(111)은 포토레지스트 패턴을 식각 베리어로 이용하여 형성할 수 있다. 또한, 게이트 하드 마스크 패턴(111)을 노광 해상도의 한계보다 좁게 형성하기 위해 게이트 하드 마스크 패턴(111) 형성 시 스페이서 패터닝 방법을 이용할 수 있다. 스페이서 패터닝 방법은 포토레지스트 패턴을 이용하여 패터닝한 보조 마스크 패턴의 측벽에 스페이서를 형성하고 보조 마스크 패턴 및 포토레지스트 패턴을 제거한 후, 스페이서를 식각 베리어로 이용하여 게이트 하드 마스크 패턴(111)을 패터닝하는 공정이다.
제2 도전막(109)은 컨트롤 게이트용 도전막이다. 이러한 제2 도전막(109)은 폴리 실리콘막의 단일층 구조로 형성되거나, 폴리 실리콘막의 저항을 개선하기 위해 폴리 실리콘막의 상부에 보조막을 적층한 이중층 이상의 적층 구조로 형성될 수 있다. 보조막은 텅스텐 실리사이드막(WSix) 또는 텅스텐(W)을 이용하여 형성할 수 있다.
상술한 바와 같은 공정으로 주변 영역 및 셀 어레이 영역에 게이트 패턴(G) 들이 형성된다. 여기서, 주변 영역은 불휘발성 메모리 소자의 메모리 셀들에 구동 신호를 인가하기 위한 회로를 구성하는 다수의 구동 트랜지스터들이 형성되는 영역이다. 그리고, 셀 어레이 영역은 데이터를 저장하는 다수의 메모리 셀 블록이 형성되는 영역이다. 각각의 메모리 셀 블록에는 다수의 스트링 구조가 형성되며, 각각의 스트링 구조는 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀로 구성된다.
주변 영역에 형성된 게이트 패턴(G)들(이하, "제1 게이트 패턴" 이라 함)은 제1 패턴(G1) 및 제1 패턴(G1)의 양측에 형성된 제2 패턴(G2)들을 포함한다. 제1 패턴(G1)은 주변 영역에 형성될 구동 트랜지스터의 게이트이다. 제2 패턴(G2)은 후속 공정에서 주변 접합 영역 형성을 위한 이온 주입 공정시 베리어 역할을 함과 동시에 불휘발성 메모리 소자의 동작에 관여하지 않는 더미이다.
셀 어레이 영역에 형성된 게이트 패턴(G)들(이하, "제2 게이트 패턴"이라 함)은 드레인 셀렉트 게이트(이하, 'DSG'라 함), 소스 셀렉트 게이트(이하, 'SSG'라 함), 및 DSG와 SSG 사이에 형성되는 다수의 셀 게이트(이하, 'CG'라 함)를 포함한다. DSG는 드레인 셀렉트 트랜지스터 영역(이하, 'DST 영역'이라 함)에 형성되며, SSG는 소스 셀렉트 트랜지스터 영역(이하, 'SST 영역'이라 함.)에 형성되고, CG는 메모리 셀 영역에 형성된다. DST 영역 및 SST 영역에 형성된 제1 도전막(105) 및 제2 도전막(109)은 유전체막(107)에 형성된 콘택홀(108)을 통해 전기적으로 연결될 수 있다.
상술한, 제2 패턴(G2)의 폭(W2)은 후속 이온 주입 공정에서 주변 영역에 주 입된 도펀트가 제2 패턴(G2)의 하부로 용이하게 확산되어 제2 패턴(G2)의 하부에 서 접합 영역이 연결될 수 있도록 형성되는 것이 바람직하다. 이를 위하여, 제2 패턴(G2)의 폭(W2)은 제1 패턴(G1)의 폭(W1) 및 제2 게이트 패턴의 폭(W3, W4)보다 좁게 형성되는 것이 바람직하다.
한편, 제2 게이트 패턴은 제1 게이트 패턴보다 좁은 간격으로 형성되는 것이 바람직하다. 이하, 제1 및 제2 게이트 패턴의 간격에 대해 보다 구체적으로 설명한다.
주변 영역은 서로 다른 전기적 특성을 띄는 구동 트랜지스터들이 각각 형성될 제1 주변 영역(P1) 및 제2 주변 영역(P2)으로 구분된다. 예를 들어, 제1 주변 영역(P1)은 PMOS 트랜지스터가 형성되는 PMOS영역일 수 있고, 제2 주변 영역(P2)은 NMOS 트랜지스터가 형성되는 NMOS영역일 수 있다.
상술한 제1 주변 영역(P1) 및 제2 주변 영역(P2)에 각각 형성되는 주변 접합 영역은 서로 다른 농도로 분포하거나, 서로 다른 깊이로 분포하거나, 서로 다른 종류의 이온들로 구성된다. 참고로, 제2 주변 영역(P2)에 형성된 NMOS트랜지스터가 제1 주변 영역(P1)에 형성된 PMOS트랜지스터보다 큰 전압으로 구동되는 경우, 제2 주변 영역(P2)에 형성된 게이트 절연막(103)은 제1 주변 영역(P1)에 형성되는 게이트 절연막(103)보다 두껍게 형성되는 것이 바람직하다.
제1 패턴(G1)은 제1 주변 영역(P1)에 형성된 제1 구동 게이트(PG)와 제2 주변 영역(P2)에 형성된 제2 구동 게이트(NG)로 구분된다. 그리고, 제2 패턴(G2)은 제1 주변 영역(P1)에 형성된 제1 베리어 더미 패턴(B1)들과 제2 주변 영역(P2)에 형성된 제2 베리어 더미 패턴(B2)들을 포함한다. 제1 베리어 더미 패턴(B1)들은 제1 구동 게이트(PG)의 양측에 형성되며, 제2 베리어 더미 패턴(B2)들은 제2 구동 게이트(NG)의 양측에 형성된다.
제1 주변 영역(P1)에서 게이트 패턴들(PG, B1)은 제1 간격(l1)으로 형성되며, 제2 주변 영역(P2)에서 게이트 패턴들(NG, B2)은 제1 간격(l1)과 다른 제2 간격(l2)으로 형성된다. 그리고, 셀 어레이 영역에서 SSG들 사이 또는 DSG들 사이의 제4 간격(l4)은 CG들 사이의 제3 간격(l3) 보다 넓게 형성된다. 이는 후속 공정에서 SSG들 사이 또는 DSG들 사이에 콘택 플러그가 형성될 수 있도록 공정 마진을 확보하기 위함이다. 이러한 제3 간격(l3) 및 제4 간격(l4)은 제1 및 제2 간격(l2)과 다르게 형성된다.
제1 간격(l1), 제2 간격(l2), 제3 간격(l3) 및 제4 간격(l4)을 다르게 형성하는 것은 후속 이온 주입 공정시 도펀트를 주입하여 접합 영역을 형성할 때, 접합 영역의 형성공정을 단순화하기 위함이다. 이에 대한 상세한 설명은 도 1b등을 참조하여 후술하기로 한다.
한편, PMOS는 NMOS에 비해 후속 이온 주입 공정에서 주입되는 도펀트에 민감하다. 따라서, 후속에서 제1 주변 영역(P1)을 타겟으로 도펀트를 주입한 후 제1 주변 영역(P1) 이외의 다른 영역(P2, 셀 어레이 영역)을 타겟으로 도펀트를 주입할 때, 제1 주변 영역(P1)에 도펀트가 추가로 주입되지 않도록 하는 것이 바람직하다. 이를 위해 제1 간격(l1)을 제2 간격(l2), 및 제3 간격(l3)보다 좁게 형성하는 것이 바람직하다. 이에 대한 상세한 설명은 도 1b등을 참조하여 후술하기로 한다.
그리고, 제2 간격(l2)은 제4 간격(l4)보다 넓게 형성될 수 있다.
또한, 제1 간격(l1), 제2 간격(l2), 제3 간격(l3) 및 제4 간격(l4) 각각과 게이트 패턴(G)의 높이에 의해 형성되는 종횡비는 후속 공정에서의 갭-필 마진을 확보하기 위해 5.5 이하로 형성되는 것이 바람직하다.
도 1b 및 도 2b를 참조하면, 제1 주변 영역(P1)을 타겟으로 하기 위해 제1 각(θ1) 내지 90°의 각으로 제1 도펀트를 주입하는 제1 이온 주입 공정을 실시하여 제1 주변 영역(P1)에 제1 주변 접합 영역(101a)을 형성한다. 제1 이온 주입 공정을 실시함에 있어서 반도체 기판(101)에 대해 틸트(tilt)된 각으로 제1 도펀트를 주입하는 경우 대칭되는 각으로 제1 도펀트를 주입하여 제1 구동 게이트(PG)의 양측에 형성되는 P형인 제1 주변 접합 영역(101a)을 균일하게 형성한다.
제1 구동 게이트(PG)와 제1 베리어 더미 패턴(B1) 사이의 간격을 제1 간격(l1), 게이트 패턴(G)의 높이를 'h'로 동일하게 형성하면, 제1 각(θ1)은 arctan(h/l1)가 된다. 따라서 반도체 기판에 대해 제1 각(θ1) 내지 90°의 각에서는 제1 주변 영역(P1)에 형성된 게이트 패턴들(PG, B1) 사이의 반도체 기판(101)이 제1 주변 영역(P1)에 형성된 게이트 패턴들(PG, B1)에 의해 차단되지 않고 개구된다. 따라서, 반도체 기판(101)에 대해 제1 각(θ1) 내지 90°의 각으로 제1 도펀트를 주입하면 제1 주변 영역(P1)에 형성된 게이트 패턴들(PG, B1) 사이의 반도체 기판(101)에 제1 도펀트가 주입되어 제1 주변 접합 영역(101a)이 형성된다. 이러한 제1 주변 접합 영역(101a)은 BF2등과 같이 P형 불순물을 포함하는 제1 도펀트를 주입함으로써 형성될 수 있다.
한편, 제2 구동 게이트(NG)와 제2 베리어 더미 패턴(B2) 사이의 간격을 제2 간격(l2), 게이트 패턴(G)의 높이를 'h'로 형성하면, 제2 각(θ2)은 arctan(h/l2)가 된다. 이 때, 제1 간격(l1)은 제2 간격(l2)에 비해 좁게 형성되었으므로 제1 각(θ1)은 제2 각(θ2)보다 크다. 따라서 제2 각(θ2)보다 큰 제1 각(θ1) 내지 90°의 각으로 제1 도펀트를 주입하면 제2 주변 영역(P2)에 형성된 게이트 패턴들(NG, B2) 사이의 반도체 기판(101)에도 제1 도펀트가 주입된다.
그리고 CG들 사이의 간격을 제3 간격(l3), SSG들 사이의 간격 및 DSG들 사이의 간격을 제4 간격(l4), 게이트 패턴(G)의 높이를 'h'로 형성하면, 제3 각(θ3)은 arctan(h/l3)가 되고, 제4 각(θ4)은 arctan(h/l4)가 된다. 이 때, 제1 간격(l1)은 제3 및 제4 간격(l3, l4)보다 좁고, 제3 간격(l3)은 제4 간격(l4)에 비해 좁다.(즉, l1<l3<14) 따라서, 제1 각(θ1)은 제3 각(θ3) 및 제4 각(θ4)보다 크고, 제3 각(θ3)은 제4 각(θ4)보다 크다.(즉,θ1>θ3>θ4) 따라서 제3 및 제4 각(θ3, θ4)보다 큰 제1 각(θ1) 내지 90°의 각으로 제1 도펀트를 주입하면 셀 어레이 영역의 반도체 기판(101)에도 제1 도펀트가 주입된다.
상술한 제1 이온 주입 공정을 통해 제1 및 제2 주변 영역(P1, P2)에 주입된 제1 도펀트는 후속 공정 진행시 발생하는 열 또는 별도의 열 공정을 통해 제1 및 제2 베리어 더미 패턴(B1, B2)인 제2 패턴(G2)들 하부로 확산된다. 즉, 제1 도펀트의 확산으로 제1 주변 접합 영역(101a)이 제2 패턴(G2)들 하부에서 연결되도록 형성된다. 반면, 제1 도펀트의 확산으로 형성되는 제1 주변 접합 영역(101a)은 제 1 및 제2 구동 게이트(PG, NG)인 제1 패턴(G1) 하부의 채널 영역을 사이에 두고 분리되도록 제1 패턴(G1)의 양측에 형성되는 것이 바람직하다. 또한 제1 도펀트의 확산으로 형성되는 제1 주변 접합 영역(101a)은 CG 하부의 채널 영역, DSG 하부의 채널 영역, 및 SSG 하부의 채널 영역을 사이에 두고 분리되도록 CG의 양측, DSG의 양측, 및 SSG의 양측에 형성되는 것이 바람직하다. 이와 같이 제1 주변 접합 영역(101a)이 CG의 하부, DSG의 하부, SSG의 하부, 및 제1 패턴(G1)의 하부에서는 분리되도록 형성되고, 제2 패턴(G2)의 하부에서는 연결되도록 형성될 수 있는 것은 제2 패턴(G2)이 제1 패턴(G1), CG, DSG, 및 SSG 보다 좁게 형성되었으므로 가능하다.
도 1c 및 도 2c를 참조하면, 제1 주변 영역(P1)으로의 제2 도펀트 주입을 차단하고, 제2 주변 영역(P2) 및 셀 어레이 영역을 타겟으로 하기 위해 제3 각(θ3) 이상 제1 각(θ1) 미만의 틸트된 각으로 제2 도펀트를 주입하는 제2 이온 주입 공정을 실시한다. 이러한 제2 이온 주입 공정으로 제2 주변 영역(P2)에 형성된 제1 주변 접합 영역(도 1b 101a) 및 셀 어레이 영역에 형성된 제1 주변 접합 영역(도 2b의 101a)을 제거한다. 틸트된 각으로 제2 이온 주입 공정을 실시함에 있어서 반도체 기판(101)에 대칭되는 각으로 제2 도펀트를 주입하여 제2 구동 게이트(NG)의 양측에 형성된 제1 주변 접합 영역(도 1b의 101a) 및 셀 어레이 영역의 CG, SSG, DSG 각각의 양측에 형성된 제1 주변 접합 영역(도 2b의 101a)을 균일하게 제거한다.
제2 도펀트는 제1 도펀트의 역할을 상쇄시킬 수 있도록 제1 도펀트와 상반되 는 특성의 불순물 이온으로서, 제1 도펀트가 P형 불순물인 점을 고려했을때 제2 도펀트는 인(P) 또는 비소(As)등의 N형 불순물인 것이 바람직하다. 이러한 제2 도펀트는 제1 도펀트와 동일한 깊이 및 동일한 도즈량으로 주입되어 제2 주변 영역(P2) 및 셀 어레이 영역에 형성된 제1 주변 접합 영역(도 1b 및 도 2b의 101a)을 제거할 수 있다.
도 1b 및 도 2b에서 상술한 바와 같이 제3 각(θ3)은 제1 각(θ1)보다 작고, 제2 각(θ2) 및 제4 각(θ4)보다 크다. 이와 같이 제2 각(θ2) 및 제4 각(θ4)보다 큰 각으로 제2 도펀트를 주입하면 제2 주변 영역(P2)에 형성된 게이트 패턴들(NG, B2) 사이 뿐 아니라, SSG사이, SSG와 CG사이, DSG 와 CG사이, 및 CG사이의 반도체 기판(101)에도 제2 도펀트가 주입된다. 한편, 제1 각(θ1) 미만의 틸트된 각으로 제2 도펀트를 주입하면, 제1 주변 영역(P1)에 형성된 게이트 패턴들(PG, B1) 사이의 반도체 기판(101)은 제1 주변 영역(P1)에 형성된 게이트 패턴들(PG, B1)에 의해 차단된다. 그 결과, 제2 도펀트는 제1 주변 영역(P1)에 주입되지 않으므로 제1 주변 영역(P1)에 형성된 제1 주변 접합 영역(101a)에 영향을 주지 않는다. 즉, 제2 도펀트는 PMOS트랜지스터의 접합 영역인 제1 주변 접합 영역(101a)에 영향을 주지 않는다.
상술한 제2 이온 주입 공정을 통해 제2 주변 영역(P2)에 주입된 제2 도펀트는 후속 공정 진행시 발생하는 열 또는 별도의 열 공정을 통해 제2 베리어 더미 패턴(B2)들 하부로 확산된다. 즉, 제2 도펀트의 확산으로 제2 베리어 더미 패턴(B2)들 하부에 확산된 제1 도펀트가 상쇄되어 제2 베리어 더미 패턴(B2)하부의 제1 주 변 접합 영역(도 1b의 101a)이 제거된다.
도 1d 및 도 2d를 참조하면, 제1 주변 영역(P1)으로의 제3 도펀트 주입을 차단하고, 셀 어레이 영역을 타겟으로 하기 위해 제3 각(θ3) 이상 제1 각(θ1) 미만의 틸트된 각으로 제3 도펀트를 주입하는 제3 이온 주입 공정을 실시한다. 이러한 제3 이온 주입 공정을 통해 셀 어레이 영역에 셀 접합 영역(101b)을 형성한다. 틸트된 각으로 제3 이온 주입 공정을 실시함에 있어서 반도체 기판(101)에 대칭되는 각으로 제3 도펀트를 주입하여 SSG, DSG, CG 각각의 양측에 N형인 접합 영역(101b)을 균일하게 형성한다.
셀 어레이 영역에 형성된 접합 영역(101b)은 SSG사이의 소스 영역(S), DSG사이의 드레인 영역(D) 및 CG사이, SSG와 CG사이, DSG와 CG사이의 셀 접합 영역(C)을 포함한다.
제3 도펀트는 인(P) 또는 비소(As)등의 N형 불순물인 것이 바람직하다.
제3 도펀트는 도 1c 및 도 2c에서 상술한 제2 도펀트와 마찬가지로 반도체 기판(101)에 대해 제3 각(θ3) 이상 제1 각(θ1) 미만의 틸트된 각으로 주입된다. 따라서, 제1 주변 영역(P1)에 형성된 게이트 패턴들(PG, B1) 사이의 반도체 기판(101)은 제1 주변 영역(P1)에 형성된 게이트 패턴들(PG, B1)에 의해 차단된다. 그 결과, 제3 도펀트는 제1 주변 영역(P1)에 주입되지 않으므로 제1 주변 영역(P1)에 형성된 제1 주변 접합 영역(101a)에 영향을 주지 않는다. 즉, 제3 도펀트는 PMOS트랜지스터의 접합 영역인 제1 주변 접합 영역(101a)에 영향을 주지 않는다.
한편, 제3 도펀트는 제2 각(θ2) 보다 큰 제3 각(θ3)으로 주입되므로 제2 주변 영역(P2)에 형성된 게이트 패턴들(NG, B2) 사이에도 주입되어 제2 주변 영역(P2)에도 접합 영역(101b)이 형성될 수 있다. 또한, 제3 이온 주입 공정을 통해 제2 주변 영역(P2)에 주입된 제3 도펀트는 후속 공정 진행시 발생하는 열 또는 별도의 열 공정을 통해 제2 베리어 더미 패턴(B2)들 하부로 확산될 수 있다. 즉, 제3 도펀트의 확산으로 제2 주변 영역(P2)에 형성된 접합 영역(101b)이 제2 베리어 더미 패턴(B2)들 하부에서 연결되도록 형성될 수 있다. 반면, 제3 도펀트가 확산되더라도 셀 어레이 영역에서 접합 영역(101b)은 CG 하부의 채널 영역, DSG 하부의 채널 영역, 및 SSG 하부의 채널 영역을 사이에 두고 분리되도록 CG의 양측, DSG의 양측, 및 SSG의 양측에 형성된다. 이는 제2 베리어 더미 패턴(B2)이 CG, DSG, 및 SSG 보다 좁게 형성되었으므로 가능하다.
도 1e 및 도 2d를 참조하면, 제1 주변 영역(P1) 및 셀 어레이 영역으로의 제4 도펀트 주입을 차단하고, 제2 주변 영역(P2)을 타겟으로 하기 위해 제2 각(θ2) 이상 제4 각(θ4) 미만의 틸트된 각으로 제4 도펀트를 주입하는 제4 이온 주입 공정을 실시하여 제2 주변 영역(P2)에 N형인 제2 주변 접합 영역(101c)을 형성한다. 틸트된 각으로 제4 이온 주입 공정을 실시함에 있어서 반도체 기판(101)에 대칭되는 각으로 제4 도펀트를 주입하여 제2 구동 게이트(NG)의 양측에 형성된 제2 주변 접합 영역(101c)을 균일하게 형성한다.
제4 도펀트는 제4 각(θ4) 이상 제2 각(θ2) 미만의 틸트된 각으로 주입된다. 따라서, 제1 주변 영역(P1)에 형성된 게이트 패턴들(PG, B1) 사이의 반도체 기판(101)은 제1 주변 영역(P1)에 형성된 게이트 패턴들(PG, B1)에 의해 차단된다. 그리고 셀 어레이 영역의 반도체 기판(101)은 CG, SSG, DSG에 의해 차단된다. 그 결과, 제4 도펀트는 제1 주변 영역(P1) 및 셀 어레이 영역에 주입되지 않으므로 제1 주변 영역(P1)에 형성된 제1 주변 접합 영역(101a) 및 셀 어레이 영역에 형성된 접합 영역(101b)에 영향을 주지 않는다.
상술한 제4 이온 주입 공정을 통해 제2 주변 영역(P2)에 주입된 제4 도펀트는 후속 공정 진행시 발생하는 열 또는 별도의 열 공정을 통해 제2 베리어 더미 패턴(B2)들 하부로 확산된다. 즉, 제4 도펀트의 확산으로 제2 주변 접합 영역(101c)이 제2 베리어 더미 패턴(B2)들 하부에서 연결되도록 형성된다. 반면, 제4 도펀트의 확산으로 형성되는 제2 주변 접합 영역(101c)은 제2 구동 게이트(NG) 하부의 채널 영역을 사이에 두고 분리되도록 제2 구동 게이트(NG)의 양측에 형성되는 것이 바람직하다. 이와 같이 제2 주변 접합 영역(101c)이 제2 구동 게이트(NG)의 하부에서는 분리되도록 형성되고, 제2 베리어 더미 패턴(B2)의 하부에서는 연결되도록 형성될 수 있는 것은 제2 베리어 더미 패턴(B2)이 제2 구동 게이트(NG)보다 좁게 형성되었으므로 가능하다.
제4 도펀트는 NMOS 트랜지스터의 소스 및 드레인을 형성하기 위한 도펀트로서 인(P) 또는 비소(As)등의 N형 불순물인 것이 바람직하다. 이러한 제4 도펀트는 제3 도펀트와 동일한 물질이다. 즉, 제2 주변 접합 영역(101c)을 형성하기 전 셀 어레이 영역에 접합 영역(101b)을 형성하는 과정에서 제2 주변 접합 영역(101c)이 형성될 부분에 제4 도펀트와 동일한 제3 도펀트가 미리 주입된 상태이다. 따라서, 제3 도펀트가 주입되지 않은 상태에서 제2 주변 접합 영역(101c)을 형성하기 위해 필요한 도펀트량 및 이온 주입에너지에 비해 낮은 도즈량 및 낮은 이온 주입에너지로 제4 도펀트를 주입하여 제2 주변 접합 영역(101c)을 형성하는 것이 바람직하다.
이외에도, 셀 어레이 영역에 접합 영역(101b) 형성 후 제2 주변 접합 영역(101c)을 형성하기 전, 제2 주변 영역(P2)에 주입된 제3 도펀트를 상쇄시키기 위한 제5 도펀트를 제4 각(θ4) 이상 제2 각(θ2) 미만의 틸트된 각으로 주입할 수 있다. 제3 도펀트가 N형 불순물 이온임을 고려했을때 제5 도펀트는 붕소(B)등의 P형 불순물 이온인 것이 바람직하다. 이러한 제5 도펀트는 제3 도펀트와 동일한 깊이 및 동일한 도즈량으로 주입되어 제2 주변 영역(P2)에 형성된 접합 영역(도 1d의 101b)을 제거할 수 있다. 제2 주변 영역(P2)에 주입된 제5 도펀트는 후속 공정 진행시 발생하는 열 또는 별도의 열 공정을 통해 제2 베리어 더미 패턴(B2)들 하부로 확산된다. 즉, 제2 도펀트의 확산으로 제2 베리어 더미 패턴(B2)들 하부에 확산된 제1 도펀트가 상쇄되어 제2 베리어 더미 패턴(B2) 하부의 접합 영역(도 1d의 101b)이 제거된다.
이와 같이 본 발명에서는 주변 영역에 구동 게이트인 제1 패턴과 베리어 더미 패턴인 제2 패턴을 형성하고, 패턴 간 간격을 셀 어레이 영역과 다르게 형성할 뿐 아니라 소자별로 다르게 형성한다. 이에 따라 본 발명은 서로 다른 종류의 이온으로 구성되거나, 서로 다른 농도로 분포하거나, 서로 다른 깊이로 분포하는 다양한 접합 영역들을 포토레지스트 패턴 등의 별도의 마스크를 이용하지 않고 형성할 수 있다. 이와 같이 본 발명은 마스크 공정을 삭제할 수 있으므로 불휘발성 메모리 소자의 접합 영역 형성 공정을 단순화할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 불휘발성 메모리 소자의 주변 영역을 도시한 단면도들.
도 2a 내지 도 2d는 불휘발성 메모리 소자의 셀 어레이 영역을 도시한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 제1 도전막 107 : 유전체막
109 : 제2 도전막 111 : 게이트 하드 마스크 패턴
101a : 제1 주변 접합 영역
101b : 접합 영역 101c : 제2 주변 접합 영역
S : 소스 영역 D : 드레인 영역
C : 셀 접합 영역 108 : 콘택홀
G : 게이트 패턴 G1 : 제1 패턴
G2 : 제2 패턴 PG : 제1 구동 트랜지스터 게이트
NG : 제2 구동 트랜지스터 게이트 B1 : 제1 베리어 더미 패턴
B2 : 제2 베리어 더미 패턴 SSG : 소스 셀렉트 게이트
DSG : 드레인 셀렉트 게이트 CG : 셀 게이트

Claims (20)

  1. 삭제
  2. 셀 어레이 영역 및 제1 주변 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제1 주변 영역 상에 형성된 제1 구동 트랜지스터 게이트;
    상기 반도체 기판의 상기 제1 주변 영역 상에 형성되며 제1 구동 트랜지스터 게이트 양측에 형성된 제1 베리어 더미 패턴들;
    상기 반도체 기판의 상기 셀 어레이 영역 상에 형성된 드레인 셀렉트 게이트, 소스 셀렉트 게이트, 및 상기 드레인 셀렉트 게이트와 상기 소스 셀렉트 게이트 사이에 배치된 셀 게이트들;
    상기 반도체 기판의 상기 제1 주변 영역 중 상기 제1 베리어 더미 패턴들 각각의 하부와 상기 제1 구동 트랜지스터 게이트 양측에 형성된 제1 주변 접합 영역; 및
    상기 드레인 셀렉트 게이트, 소스 셀렉트 게이트 및 셀 게이트들 각각의 양측에 형성된 접합 영역을 포함하며,
    상기 제1 주변 접합 영역은 상기 제1 베리어 더미 패턴들 하부의 상기 반도체 기판 내에서 연결되도록 형성되고, 상기 제1 베리어 더미 패턴과 상기 제1 구동 트랜지스터 게이트 사이의 간격은 상기 셀 게이트들 사이의 간격보다 좁게 형성된 불휘발성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 제1 베리어 더미 패턴의 폭은 상기 셀 게이트의 폭보다 좁은 불휘발성 메모리 소자.
  4. 제 2 항에 있어서,
    상기 제1 베리어 더미 패턴의 폭은 상기 제1 구동 트랜지스터 게이트의 폭 보다 좁은 불휘발성 메모리 소자.
  5. 제 2 항에 있어서,
    상기 반도체 기판은 제2 주변 영역을 더 포함하고,
    상기 반도체 기판의 상기 제2 주변 영역 상에 형성된 제2 구동 트랜지스터 게이트;
    상기 반도체 기판의 상기 제2 주변 영역 상에 형성되며, 상기 제2 구동 트랜지스터의 양측에 형성된 제2 베리어 더미 패턴들; 및
    상기 반도체 기판의 상기 제2 주변 영역 중 상기 제2 베리어 더미 패턴들 각각의 하부와 상기 제2 구동 트랜지스터 게이트 양측에 형성되어 상기 제2 베리어 더미 패턴들 하부의 상기 반도체 기판 내에서 연결된 제2 주변 접합 영역을 더 포함하는 불휘발성 메모리 소자.
  6. 제 5 항에 있어서,
    상기 제1 주변 접합 영역은 P형이고,
    상기 제2 주변 접합 영역은 N형인 불휘발성 메모리 소자.
  7. 제 6 항에 있어서,
    상기 제1 구동 트랜지스터 게이트 및 제1 베리어 더미 패턴 사이의 제1 간격은 상기 제2 구동 트랜지스터 게이트 및 제2 베리어 더미 패턴 사이의 제2 간격보다 좁게 형성되는 불휘발성 메모리 소자.
  8. 삭제
  9. 셀 어레이 영역 및 제1 주변 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판의 상기 제1 주변 영역 상에는 제1 구동 트랜지스터 게이트 및 상기 제1 구동 트랜지스터 게이트 양측에 배치된 제1 베리어 더미 패턴들을, 상기 반도체 기판의 상기 셀 어레이 영역 상에는 드레인 셀렉트 게이트들, 소스 셀렉트 게이트들 및 상기 드레인 셀렉트 게이트와 상기 소스 셀렉트 게이트 사이에 배치되는 셀 게이트들을 형성하는 단계;
    상기 반도체 기판의 상기 제1 주변 영역 중 상기 제1 베리어 더미 패턴들 각각의 하부와 상기 제1 구동 트랜지스터 게이트 양측에 제1 주변 접합 영역을 형성하는 단계; 및
    상기 드레인 셀렉트 게이트, 소스 셀렉트 게이트 및 셀 게이트들의 각각의 양측에 접합 영역을 형성하는 단계를 포함하고,
    상기 제1 주변 접합 영역은 상기 제1 베리어 더미 패턴들 하부의 상기 반도체 기판 내에서 연결되도록 형성되고, 상기 제1 베리어 더미 패턴과 상기 제1 구동 트랜지스터 게이트 사이의 간격은 상기 셀 게이트들 사이의 간격보다 좁게 형성되는 불휘발성 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제1 베리어 더미 패턴의 폭은 상기 셀 게이트의 폭보다 좁게 형성되는 불휘발성 메모리 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 제1 베리어 더미 패턴의 폭은 상기 제1 구동 트랜지스터 게이트의 폭 보다 좁게 형성되는 불휘발성 메모리 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 반도체 기판은 제2 주변 영역을 더 포함하고,
    상기 반도체 기판의 상기 제2 주변 영역 상에 제2 구동 트랜지스터 게이트 및 상기 제2 구동 트랜지스터 게이트의 양측에 배치되는 제2 베리어 더미 패턴들을 형성하는 단계; 및
    상기 반도체 기판의 상기 제2 주변 영역 중 상기 제2 베리어 더미 패턴들 각각의 하부와 상기 제2 구동 트랜지스터 게이트 양측에 상기 제2 베리어 더미 패턴들 하부의 상기 반도체 기판 내에서 연결된 제2 주변 접합 영역을 형성하는 단계를 더 포함하는 불휘발성 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 주변 접합 영역은 P형이고,
    상기 제2 주변 접합 영역은 N형인 불휘발성 메모리 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 제1 구동 트랜지스터 게이트 및 제1 베리어 더미 패턴 사이의 제1 간격(l1)은 상기 제2 구동 트랜지스터 게이트 및 제2 베리어 더미 패턴 사이의 제2 간격(l2)보다 좁게 형성되는 불휘발성 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 셀 게이트들 사이의 간격은 상기 제1 간격(l1)보다 넓고 상기 제2 간격(l2)보다 좁은 제3 간격(l3)으로 형성되고,
    상기 드레인 셀렉트 게이트들 사이의 간격 및 상기 소스 셀렉트 게이트들 사이의 간격이 상기 제3 간격(l3)보다 넓고 상기 제2 간격(l2)보다 좁은 제4 간격(l4)로 형성되고,
    상기 제1 및 제2 구동 트랜지스터 게이트, 상기 제1 및 제2 베리어 더미 패턴, 상기 드레인 셀렉트 게이트, 상기 소스 셀렉트 게이트, 상기 셀 게이트의 높이는 'h'로 동일하게 형성되는 불휘발성 메모리 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 및 제2 주변 접합 영역을 형성하는 단계는
    상기 제1 및 제2 주변 영역 및 상기 셀 어레이 영역에 P형 불순물 이온을 주입하는 단계;
    상기 제2 주변 영역 및 상기 셀 어레이 영역에 주입된 P형 불순물 이온이 상쇄되도록 상기 제2 주변 영역 및 상기 셀 어레이 영역에 N형 불순물 이온을 주입하는 단계; 및
    상기 제1 주변 영역 및 상기 셀 어레이 영역으로 상기 N형 불순물 이온의 주입이 차단되도록 상기 제2 주변 영역에 상기 N형 불순물 이온을 주입하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 P형 불순물 이온을 주입하는 단계는 arctan(h/l1) 내지 90°의 각으로 실시되는 불휘발성 메모리 소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 제2 주변 영역 및 상기 셀 어레이 영역에 주입된 P형 불순물 이온이 상쇄되도록 N형 불순물 이온을 주입하는 단계는
    arctan(h/l3)이상 arctan(h/l1) 미만의 각으로 실시되는 불휘발성 메모리 소자의 제조방법.
  19. 제 16 항에 있어서,
    상기 제1 주변 영역 및 상기 셀 어레이 영역으로 상기 N형 불순물 이온의 주 입이 차단되도록 상기 제2 주변 영역에 상기 N형 불순물 이온을 주입하는 단계는
    arctan(h/l2)이상 arctan(h/l4) 미만의 각으로 실시되는 불휘발성 메모리 소자의 제조방법.
  20. 제 15 항에 있어서,
    상기 접합 영역을 형성하는 단계는
    arctan(h/l3)이상 arctan(h/l1) 미만의 각으로 상기 셀 어레이 영역에 N형 불순물 이온을 주입하여 실시되는 불휘발성 메모리 소자의 제조방법.
KR1020090045402A 2008-09-19 2009-05-25 불휘발성 메모리 소자 및 그 제조방법 KR101129159B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020090045402A KR101129159B1 (ko) 2009-05-25 2009-05-25 불휘발성 메모리 소자 및 그 제조방법
US12/562,727 US8278178B2 (en) 2008-09-19 2009-09-18 Nonvolatile memory device and method of manufacturing the same
CN200910169088A CN101677089A (zh) 2008-09-19 2009-09-21 非易失存储器件及其制造方法
US13/298,096 US20120061770A1 (en) 2008-09-19 2011-11-16 Nonvolatile Memory Device and Method of Manufacturing the Same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090045402A KR101129159B1 (ko) 2009-05-25 2009-05-25 불휘발성 메모리 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20100126952A KR20100126952A (ko) 2010-12-03
KR101129159B1 true KR101129159B1 (ko) 2012-04-12

Family

ID=43504346

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090045402A KR101129159B1 (ko) 2008-09-19 2009-05-25 불휘발성 메모리 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101129159B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000076892A (ko) * 1999-03-19 2000-12-26 니시무로 타이죠 반도체장치
KR100480453B1 (ko) * 2002-07-18 2005-04-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20080052020A (ko) * 2006-12-07 2008-06-11 삼성전자주식회사 메모리 소자 및 그 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000076892A (ko) * 1999-03-19 2000-12-26 니시무로 타이죠 반도체장치
KR100480453B1 (ko) * 2002-07-18 2005-04-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20080052020A (ko) * 2006-12-07 2008-06-11 삼성전자주식회사 메모리 소자 및 그 형성 방법

Also Published As

Publication number Publication date
KR20100126952A (ko) 2010-12-03

Similar Documents

Publication Publication Date Title
US10741570B2 (en) Nonvolatile memory devices having single-layered gates and methods of fabricating the same
US6835987B2 (en) Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures
US8278178B2 (en) Nonvolatile memory device and method of manufacturing the same
KR100718903B1 (ko) 반도체 기억 장치 및 그 제조 방법
US20020098651A1 (en) NAND-type flash memory device and method of forming the same
US20070001212A1 (en) NAND-type memory devices including recessed source/drain regions and related methods
US6653183B2 (en) Single-poly EPROM and method for forming the same
US8952536B2 (en) Semiconductor device and method of fabrication
KR100654559B1 (ko) 노어형 플래시 메모리 셀 어레이 및 그의 제조 방법
US8592272B2 (en) Method of manufacturing non-volatile semiconductor memory device
KR20070049731A (ko) 플래시 메모리 및 그 제조방법
KR100275735B1 (ko) 노아형 플래쉬 메모리장치의 제조방법
JP2009289949A (ja) 不揮発性半導体記憶装置
KR100952718B1 (ko) 반도체 장치 및 그의 제조 방법
KR101129159B1 (ko) 불휘발성 메모리 소자 및 그 제조방법
JP2002231832A (ja) 不揮発性半導体記憶装置およびその製造方法
KR100621545B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR101053989B1 (ko) 불휘발성 메모리 소자의 접합 영역 형성방법
JP5529216B2 (ja) 半導体装置および半導体装置の製造方法
JP2013004675A (ja) 半導体記憶装置およびその製造方法
KR20110077175A (ko) 플래시 메모리 소자와 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E90F Notification of reason for final refusal
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee