CN101677089A - 非易失存储器件及其制造方法 - Google Patents

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Abstract

一种非易失存储器件及其制造方法，特别是制造其中在半导体衬底上形成第一栅极线和第二栅极线的非易失性存储器件的方法。第一栅极线彼此间隔第一宽度，第二栅极线彼此间隔第二宽度，第一宽度宽于第二宽度。实施在第一栅极线和第二栅极线之间的半导体衬底中形成第一结区的第一离子注入工艺。然后实施在第一栅极线之间的各个第一结区中形成第二结区的第二离子注入工艺。

Description

非易失存储器件及其制造方法
相关申请
本申请要求分别于2008年9月19日提交、2008年12月24日提交和2009年5月25日提交的韩国专利申请10-2008-0091987、10-2008-0133107和10-2009-0045402的优先权，通过引用将各公开的全部内容并入本文。
技术领域
本公开内容的实施方案通常涉及非易失性存储器件及其制造方法，并且更特别地涉及非易失性存储器件的结区。
背景技术
在非易失性存储器件中，用于存储数据的存储单元在相同的串内部相互串联连接。存储单元通过相同的串内部的结区进行电互连。
图1是已知非易失性存储器件的截面图。
通过在其中形成有阱和结区10a和10b的半导体衬底10上形成大量栅极线可形成图1的非易失性存储器件。例如，栅极线根据功能或结构可分为不同类型。在图1中，显示字线WL0～WL2和源极选择线SSL作为实例。
每个字线WL和源极选择线SSL均可具有包括栅极绝缘层12、浮置栅极14、介电层16、控制栅极18和硬掩模图案20的堆叠结构。此处，源极选择线SSL用于传输驱动电压。因此，介电层接触孔(ONC)在介电层16中形成，由此将浮置栅极14和控制栅极18电连接。字线WL连接到存储单元的控制栅极，源极选择线SSL连接到源极选择晶体管的控制栅极。为描述的方便，在字线WL0～WL2之间形成的结区称为第一结区10a，在源极选择线SSL和第一字线WL0之间形成的结区称为第二结区10b。
源极选择线SSL使用的电压高于在第一到第三字线WL0～WL2中使用的电压。因此，源极选择线SSL和相邻第一字线WL0之间的距离宽于字线WL0～WL2之间的距离。然而，由于非易失存储器件的集成度，所以在增加源极选择线SSL和相邻第一字线WL0之间的距离上存在限制。因此，字线WL0～WL2的第一字线WL0的电性能比其它的字线更容易劣化。
例如，电子可随着编程操作和擦除操作的重复而在栅极绝缘层(或隧道绝缘层)中被俘获。俘获电子可引起存储单元阈值电压的升高。此外，在栅极绝缘层(或隧道绝缘层)中具有较大量的俘获电子的存储单元比在栅极绝缘层(或隧道绝缘层)中具有较小量的俘获电子的存储单元具有更高的编程操作。因此，相应非易失性存储器件的阈值电压的分布宽度可增加。特别地，在第一字线WL0中，因为第一字线WL0和源极选择线SSL之间的距离宽，所以第二结区10b的长度长。因此，第二结区10b比字线WL0～WL2之间的每个第一结区10a都具有更高的电容，这可改变阈电压的分布。这种电容差异对擦除操作有影响，以下将参考图2进行描述。
图2是显示已知非易失性存储器件的势能变化图。
图2的图显示当实施非易失性存储器件的擦除操作时，每个阱和结区的势能电压的差异。将其中形成有P-阱的非易失性存储器件的擦除操作作为一个实例描述。在擦除期间，对P-阱施加擦除电压(例如20V)。此处，不但P-阱而且在源极选择线SSL和第一字线WL0之间形成的第二结区10b的势能均增加，在字线WL0～WL2之间形成的第一结区10a的势能增加。在擦除期间之后的放电期间，对P-阱施加的擦除电压的水平减小。此处，在擦除期间和放电期间之间产生其中势能变化的部分A。因为擦除电压或者放电电压直接施加于P-阱，所以该变化的宽度窄。字线之间结区中的变化的宽度稍微宽于在P-阱中的变化。
同时，源极选择线SSL和第一字线WL0之间的第二结区10b的变化的宽度比字线之间的结区的变化的宽度更宽，这是因为其受到第一字线WL0的栅极绝缘层12中俘获的电子的直接影响。如果第二结区10b的反应速度比其它的结区慢，那么因为可能产生漏电流，所以可产生许多电子。特别地，如果P-阱在第二结区10b之前放电并因此变为0V，那么第一字线WL0的擦除的浮置栅极14变为正电势状态。此处，由于第二结区10b中产生的电子可进入第一字线WL0的浮置栅极14，所以非易失性存储器件的循环特征可劣化。
此外，非易失性存储器件包括大量结区。过实施离子注入工艺由此将杂质离子注入半导体衬底而形成结区通。离子注入工艺的特征，例如离子类型、离子浓度或离子注入深度随着每个结区而改变。因此，在离子注入工艺之前，必须实施打开区域(即，目标)而限定区域(不是目标)的掩模工艺。因此，因为掩模工艺必须重复实施与包含不同结区的晶体管数一样多的次数，所以存在形成结区的工艺复杂的问题。
此外，为制造非易失性存储器件，必须实施大量单元工艺。单元工艺包括堆叠工艺、蚀刻工艺、离子注入工艺等，并且它们通常在晶片基础上进行实施。在所述单元工艺中，离子注入工艺是用于利用强电场使得掺杂剂离子例如硼(B)和砷(As)能够通过晶片表面的加工方法。如果结区使用该技术形成，那么可控制晶体管的电性能。
由于具有不同特性的晶体管在晶片上形成，所以晶体管必须包括适合于所述特性的不同的结区。因此，必须实施数次用于选择性地打开结区的形成和移除离子注入掩模的工艺。然而，形成和移除离子注入掩模的工艺引起工艺费用和周转时间增加。因此，正在进行减少形成离子注入掩模的工艺的努力。
发明内容
根据一个或多个实施方案，可防止结区电性能的劣化，并且可简化形成结区的工艺。
根据本公开内容的第一方面，一种制造非易失性存储器件的方法包括：在单元区域的半导体衬底上形成第一栅极线和第二栅极线，其中第一栅极线彼此间隔第一宽度，第二栅极线彼此间隔第二宽度；实施第一离子注入工艺，以在第一栅极线之间、第一栅极线和第二栅极线之间、以及第二栅极线之间的半导体衬底中形成第一结区；和实施第二离子注入工艺，以在第一栅极线之间以及第二栅极线和第一栅极线之间的半导体衬底的第一结区中形成第二结区。
第二离子注入工艺是倾角离子注入工艺(tilt ion implantationprocess)。
在形成于第二栅极线之间的第一结区中不实施第二离子注入工艺。
第一离子注入工艺通过以垂直于半导体衬底的方向注入杂质来实施。
第二离子注入工艺的杂质浓度低于第一离子注入工艺的杂质浓度。
第二离子注入工艺包括：形成掩模图案，其暴露在第一栅极线之间以及在第二栅极线和第一栅极线之间形成的第一结区；和实施第二离子注入工艺，以在暴露的第一结区中形成第二结区。
第二离子注入工艺包括：在第一栅极线的侧壁上和在邻近第一栅极线形成的第二栅极线的侧壁上形成间隔物，同时覆盖在第二栅极线之间形成的第一结区；和实施第二注入工艺，以在第一栅极线之间以及在第二栅极线和第一栅极线之间形成第二结区。
第一栅极线包括选择线，第二栅极线包括字线。
第一宽度宽于第二宽度。
第一栅极线和第二栅极线之间的第三宽度宽于第二宽度。
间隔物包括氧化物层或氮化物层。
根据本公开内容的第二方面，一种制造非易失性存储器件的方法包括：提供限定单元区域和周边区域的半导体衬底；在单元区域的半导体衬底上形成选择晶体管和多个存储单元，和在周边区域的半导体衬底上形成低电压NMOS晶体管或高电压NMOS晶体管；在选择晶体管之间、存储单元和选择晶体管之间、多个存储单元之间、低电压NMOS晶体管之间、以及高电压NMOS晶体管之间的半导体衬底中形成第一结区；在选择晶体管的侧壁上、和在邻近选择晶体管形成的存储单元的侧壁上、在低电压NMOS晶体管的侧壁上、和在高电压NMOS晶体管的侧壁上形成间隔物，同时覆盖形成在所述多个存储单元之间的第一结区；使用间隔物作为离子注入掩模，通过实施倾角离子注入工艺，在周边区域的第一结区中形成第二结区。
选择晶体管和邻近选择晶体管形成的存储单元之间的宽度窄于低电压NMOS晶体管或高电压NMOS晶体管之间的宽度。
间隔物包括氧化物层或氮化物层。
根据本公开内容的第三方面，一种制造非易失性存储器件的方法包括：在单元区域的半导体衬底上形成第一栅极图案，和在周边区域的半导体衬底上形成第二栅极图案和第三栅极图案；在每个第一栅极图案的两侧的半导体衬底中形成结区；和在包括第三栅极图案下部的每个第二栅极图案的两侧的半导体衬底中形成周边结区。
第二栅极图案形成于第三栅极图案之间。
第三栅极图案的宽度窄于第一栅极图案的宽度。
第三栅极图案的宽度窄于第二栅极图案的宽度。
第一栅极图案包括源极选择晶体管、漏极选择晶体管和多个存储单元。
第二栅极图案包括：在半导体衬底的第一周边区域中形成的第一驱动晶体管栅极和在半导体衬底的第二周边区域中形成的第二驱动晶体管栅极；第三栅极图案包括：在第一周边区域中的第一驱动晶体管栅极的两侧形成的第一阻挡虚拟图案(barrier dummy patterns)和在第二周边区域中的第二驱动晶体管栅极的两侧形成的第二阻挡虚拟图案。
第一周边结区形成为P-型，第二周边结区形成为N-型。
第一驱动晶体管栅极和第一阻挡虚拟图案之间的第一宽度窄于第二驱动晶体管栅极和第二阻挡虚拟图案之间的第二宽度。
周边结区的形成包括：将P-型杂质离子注入第一和第二周边区域以及单元区域；将N-型杂质离子注入第二周边区域和单元阵列区域，使得注入第二周边区域和单元区域的P-型杂质离子彼此抵消(offset)；和将N-型杂质离子注入第二周边区域，使得N-型杂质离子注入第一周边区域和单元阵列区域受到阻挡。
P-型杂质离子的注入以反正切(h/l1)至90°的角度来实施。
以大于反正切(h/l3)至小于反正切(h/l1)的角度来实施N-型杂质离子的注入，使得注入第二周边区域和单元区域的P-型杂质离子得到抵消。
根据权利要求31所述的方法，其中以大于反正切(h/l2)至小于反正切(h/l4)的角度来将N-型杂质离子注入第二周边区域，使得注入N-型杂质离子进入第一周边区域和单元区域受到阻挡。
通过以大于反正切(h/l3)至小于反正切(h/l1)的角度来将N-型杂质离子注入单元阵列区域而实施结区的形成。
根据本公开内容的一个方面，一种非易失性存储器件包括：在单元区域的半导体衬底上形成的第一栅极图案、以及在周边区域的半导体衬底上形成的第二栅极图案和第三栅极图案；在每个第一栅极图案的两侧的半导体衬底中形成的单元结区；和在包括第三栅极图案的下部的每个第二栅极图案的两侧的半导体衬底中形成的周边结区。
第二栅极图案形成于第三栅极图案之间。
第三栅极图案的宽度窄于第一栅极图案的宽度。
第三栅极图案的宽度窄于第二栅极图案的宽度。
第一栅极图案包括源极选择晶体管、漏极选择晶体管和多个存储单元。
第二栅极图案包括：在半导体衬底的第一周边区域中形成的第一驱动晶体管栅极和在半导体衬底的第二周边区域中形成的第二驱动晶体管栅极；第三栅极图案包括：在第一周边区域中的第一驱动晶体管栅极的两侧形成的第一阻挡虚拟图案和在第二周边区域中的第二驱动晶体管栅极的两侧形成的第二阻挡虚拟图案。
第一周边结区形成为P-型，第二周边结区形成为N-型。
第一驱动晶体管栅极和第一阻挡虚拟图案之间的第一宽度窄于第二驱动晶体管栅极和第二阻挡虚拟图案之间的第二宽度。
附图说明
图1是已知非易失性存储器件的截面图；
图2是显示已知非易失性存储器件的势能变化图；
图3A～3C是说明根据第一实施方案形成非易失性存储器件结区的方法的截面图；
图4是说明根据第二实施方案形成非易失性存储器件结区的方法的截面图；
图5是说明根据第三实施方案形成非易失性存储器件结区的方法的截面图；
图6A是显示图1的已知非易失性存储器件的阈值电压变化的图，图6B是显示根据第一到第三实施方案的非易失性存储器件的阈值电压变化的图；
图7A～7E和图8A～8D是说明根据第四实施方案形成非易失性存储器件结区的方法的截面图；和
图9A～9E是说明根据第五实施方案形成非易失性存储器件结区的方法的截面图。
具体实施方式
以下，将参考附图结合一些实施方案，详细描述本发明。提供附图以使得本领域技术人员理解所述公开的实施方案的范围。
图3A～3C是说明根据第一实施方案形成非易失性存储器件结区的方法的截面图。
参考图3A，提供其中形成有阱的半导体衬底300。阱可为N-型或P-型。描述其中形成P-型阱的情况作为一个实例。在其中形成有P-型阱的半导体衬底300上形成栅极线304。栅极线304包括源极选择线SSL和第一到第三字线WL0～WL2。每个源极选择线SSL均具有其中堆叠栅极绝缘层302和栅极的基本结构。每个第一到第三字线WL0～WL2均具有其中堆叠栅极绝缘层302、浮置栅极、介电层和控制栅极的基本结构。由于源极选择线SSL传输的电压高于第一到第三字线WL0～WL2，所以源极选择线SSL和第一字线WL0之间的第一宽度W1优选宽于第一到第三字线WL0～WL2之间的第二宽度W2。
同时，第一栅极线定义为以第一宽度W1彼此间隔的栅极线304。在附图中，在栅极线304中，第一栅极线对应于源极选择线SSL和邻近于源极选择线SSL的第一字线WL0。第二栅极线定义为以第二宽度W2彼此间隔的栅极线304。在附图中，第二栅极线对应于第一到第三字线WL0～WL2。
参考图3B，为了将第一到第三字线WL0～WL2和源极选择线SSL进行电耦合，在栅极线304之间暴露的半导体衬底300中形成第一结区300a。优选实施第一离子注入工艺，使得杂质入射角垂直于半导体衬底300，以在栅极线304之间暴露的半导体衬底300中均匀地形成第一结区300a。第一结区300a形成于源极选择线SSL之间、源极选择线SSL和第一字线WL0之间、以及相邻的第一到第三字线WL0～WL2对之间。在第一到第三字线WL0～WL2之间形成的第一结区300a的长度短于在源极选择线SSL之间以及在源极选择线SSL和第一字线WL0之间形成的第一结区300a。
参考图3C，为改善在源极选择线SSL之间以及在源极选择线SSL和第一字线WL0之间形成的第一结区300a的电性能，使用第二离子注入工艺在其间形成第二结区300b。
第二离子注入工艺优选使用低于第一离子注入工艺的杂质浓度的杂质浓度来实施，例如，1011离子/cm3～1013离子/cm3。例如砷(As)或者磷(P)可用作杂质。
特别地，为了在每个源极选择线SSL的两个角区和第一字线WL0的两个角区的角区处均匀地形成第二结区300b，优选使用倾角离子注入工艺实施第二离子注入工艺。使用杂质以倾斜的入射角来实施倾角离子注入工艺。优选地，入射角可等于或者小于从源极选择线SSL的顶角至第一字线WL0的底角的角度θ2。特别地，第二离子注入工艺优选在左右实施两次，以均匀地形成横跨其中待形成第二结区300b的区域两端的第二结区300b。
优选在第一到第三字线WL0～WL2之间形成的第一结区300a中不形成第二结区300b。为此，第二离子注入工艺的入射角大于从一个字线的顶角至邻近该字线的另一个字线的底角的角度θ1。杂质的入射角的范围可用下式表示：θ1＜入射角＜θ2。因此，包括第一结区300a的第二结区300b可分别形成于源极选择线SSL之间以及源极选择线SSL和第一字线WL0之间。
图4是说明根据第二实施方案形成非易失性存储器件的结区的方法的截面图。
参考图4，根据图3A和3B的描述，在半导体衬底300上形成第一到第三字线WL0～WL2和源极选择线SSL，并且在栅极线304之间暴露的半导体衬底300中形成第一结区300a。然后，为了保护在第一到第三字线WL0～WL2之间形成的第一结区300a，在第一到第三字线WL0～WL2上和在第一到第三字线WL0～WL2之间的第一结区300a上形成掩模图案306。即，掩模图案306在其中将形成第二结区300b的部分被打开。掩模图案306可由硬掩模层形成，但优选可由光刻胶层形成。
在形成掩模图案306之后，通过实施第三离子注入工艺，在源极选择线SSL之间以及在源极选择线SSL和第一字线WL0之间的半导体衬底300中形成第二结区300b。此处，由于第一到第三字线WL0～WL2之间的第一结区300a为掩模图案306所覆盖，所以与第一实施方案的第二离子注入工艺相比，第三离子注入工艺优选以小于从一个字线的顶角延伸至邻近该字线的另一个字线的底角的角度θ1的角度来实施。第三离子注入工艺的其余工艺条件和第二离子注入工艺的那些相同。
图5是说明根据第三实施方案形成非易失性存储器件结区的方法的截面图。
根据图3A和3B的描述，在半导体衬底300上形成第一到第三字线WL0～WL2和源极选择线SSL，在栅极线304之间暴露的半导体衬底300中形成第一结区300a。
在源极选择线SSL和第一到第三字线WL0～WL2的侧壁上形成间隔物308。间隔物308可由氧化物层形成。此处，当实施形成用于间隔物308的图案的蚀刻工艺时，由于第一到第三字线WL0～WL2之间的距离窄，所以第一到第三字线WL0～WL2之间的间隔物308保持未受到蚀刻。因此，第一到第三字线WL0～WL2之间的第一结区300a没有暴露。
然后，当实施第四离子注入工艺时，因为间隔物308保护第一到第三字线WL0～WL2之间的第一结区300a，所以在源极选择线SSL之间以及源极选择线SSL和第一字线WL0之间可形成第二结区300b。此处，由于第一到第三字线WL0～WL2之间的第一结区300a覆盖有间隔物308，所以与第一实施方案的第二离子注入工艺相比，第四离子注入工艺可以以小于从一个字线顶角延伸至邻近该字线的另一个字线底角的角度θ1的角度来实施。第四离子注入工艺的其余工艺条件和第二离子注入工艺的那些相同。
图6A是显示图1的已知非易失性存储器件的阈值电压变化的图，图6B是显示根据第一到第三实施方案的非易失性存储器件的阈值电压变化的图。
由图6A，可看出：在已知存储器件中，随着非易失性存储器件的重复操作，在栅极绝缘层中俘获电子的量随着编程和擦除循环的数目的增加而增加。因此，阈值电压增加。特别地，与在串内部形成的其它字线N的增量相比，位于串的边缘的字线E(例如，第一字线(图4的WL0))的阈值电压的增量具有陡峭的斜率。
参考图6B，虽然在一个或多个实施方案中，将其中形成源极选择线SSL的区域描述作为一个实例，但是一个或多个实施方案也可用于其中形成漏极选择线的区域。根据上述技术，虽然编程和擦除循环数增加，但是字线E或N之间阈值电压的差异可减小。因此，可阻止非易失性存储器件的电性能劣化，并因此可改善非易失性存储器件的可靠性。
图7A～7E和图8A～8D是说明根据第四实施方案形成非易失性存储器件结区的方法的截面图。图7A～7E显示非易失性存储器件的周边区域，图8A～8D显示非易失性存储器件的单元阵列区域。
参考图7A和8A，在半导体衬底701上形成栅极图案G。栅极图案G形成为其间插入栅极绝缘层703。此外，每个栅极图案G可具有第一导电层705、介电层707和第二导电层709的堆叠结构。在第二导电层709上可进一步堆叠栅极硬掩模图案711。
以下详细描述形成栅极图案G的方法的一个实例。
首先，在半导体衬底701上堆叠栅极绝缘层703和第一导电层705。在第一导电层705上形成隔离硬掩模图案(未显示)。然后，使用隔离硬掩模图案作为蚀刻阻挡，通过蚀刻工艺蚀刻第一导电层705、栅极绝缘层703和半导体衬底701。因此，在半导体衬底701中形成大量沟槽(未显示)。通过沟槽的形成限定半导体衬底701的有源区。因此，半导体衬底701的除其中形成沟槽的部分之外的区域变为有源区。此外，第一导电层705和栅极绝缘层703仅仅保留在有源区上。形成沟槽之后，在包含沟槽的半导体衬底701上形成足够厚度的绝缘材料，使得绝缘材料间隙填充沟槽内部。然后抛光绝缘材料的表面。通过一系列上述工艺在半导体衬底701中形成隔离层(未显示)。形成隔离层之后可移除隔离硬掩模图案。
栅极绝缘层703优选由二氧化硅(SiO2)制成。在这种情况下，栅极绝缘层703可通过湿氧化工艺或干氧化工艺形成。第一导电层705用作非易失性存储器件的浮置栅极并优选由多晶硅制成。
在形成隔离层之后，在半导体衬底701上形成介电层707。介电层707优选具有氧化物层、氮化物层和氧化物层的堆叠结构。此外，随着非易失存储器件的较高程度的集成，介电层707优选由具有高介电常数的Al2O3所制成。介电层707包含接触孔708，通过接触孔708使得第一导电层705在其中将形成驱动晶体管的栅极的区域中暴露。第一导电层705和第二导电层709可通过接触孔708而相互电连接。
在包含接触孔708的介电层707上堆叠第二导电层709和栅极硬掩模图案711。然后，通过使用栅极硬掩模图案711作为蚀刻阻挡的蚀刻工艺，蚀刻第二导电层709、介电层707和第一导电层705。因此，在形成于半导体衬底701上的栅极绝缘层703上堆叠第一导电层705、介电层707和第二导电层709的栅极图案G。
栅极硬掩模图案711优选使用光刻胶图案作为蚀刻阻挡来形成。此外，为形成宽度窄于曝光分辨率极限的栅极硬掩模图案711，当形成栅极硬掩模图案711时，可使用间隔物图案化方法。间隔物图案化方法优选通过以下步骤来实施：使用光刻胶图案在辅助掩模图案的侧壁上形成间隔物，移除辅助掩模图案和光刻胶图案，和使用间隔物作为蚀刻阻挡来图案化栅极硬掩模图案711。
第二导电层709是用于控制栅极的导电层。第二导电层709可具有多晶硅层的单层结构，或者可具有在多晶硅层上堆叠辅助层以改善多晶硅层电阻的的两层或更多层的堆叠结构。辅助层优选由硅化钨(WSiX)或者钨(W)制成。
通过上述工艺在周边区域(参见图7)和单元阵列区域(参见图8)中形成栅极图案G。此处，周边区域包括构成用于对非易失性存储器件的存储单元施加驱动信号的电路的大量驱动晶体管。此外，单元阵列区域包括用于存储数据的大量存储单元块。在每个存储单元块中形成大量串结构。每个串结构均包括在源极选择晶体管和漏极选择晶体管之间的串联连接的大量存储单元。
在周边区域中形成的每个栅极图案G(以下称为‘第一栅极图案’)包括：第一图案G1和在第一图案G1两侧形成的第二图案G2。第一图案G1是在周边区域中将形成的驱动晶体管的栅极。第二图案G2在后续工艺中用作在形成周边结区的离子注入工艺中的阻挡物，并且其是在非易失性存储器件操作中不涉及的虚拟图案(dummy pattern)。
在单元阵列区域中形成的栅极图案G(以下称为‘第二栅极图案’)包括：漏极选择栅极(以下称为‘DSG’)、源极选择栅极(以下称为‘SSG’)以及在DSG和SSG之间形成的大量单元栅极(以下称为‘CG’)。DSG在漏极选择晶体管区域(以下称为‘DST区域’)中形成，SSG在源极选择晶体管区域(以下称为‘SST区域’)中形成，CG在存储单元区域中形成。在DST区域和SST区域中形成的第一导电层705和第二导电层709优选通过在介电层707中形成的接触孔108而相互电连接。
第二图案G2的宽度W2优选形成为使得在后续离子注入工艺中注入周边区域的掺杂剂容易第二图案G2之下扩散，因此结区在第二图案G2之下相互连接。为此，第二图案G2的宽度W2优选窄于第一图案G1的宽度W1，并且也窄于第二栅极图案的宽度W3或W4。
同时，第二栅极图案之间的距离优选窄于第一栅极图案之间的距离。以下更详细地描述第一栅极图案之间的距离和第二栅极图案之间的距离。
周边区域分为第一周边区域P1和第二周边区域P2，其中将形成具有不同电性能的驱动晶体管。例如，第一周边区域P1可以是其中形成PMOS晶体管的PMOS区域，第二周边区域P2可以是其中形成NMOS晶体管的NMOS区域。
在第一周边区域P1和第二周边区域P2中形成的周边结区可具有不同的浓度、不同的深度或不同的离子种类。例如，在其中在第一周边区域P1中形成的PMOS晶体管的驱动电压高于在第二周边区域P2中形成的NMOS晶体管的情况下，在第二周边区域P2中形成的栅极绝缘层703优选形成为厚于在第一周边区域P1中形成的栅极绝缘层703。
第一图案G1分为在第一周边区域P1中形成的第一驱动栅极PG和在第二周边区域P2中形成的第二驱动栅极NG。此外，第二图案G2包括在第一周边区域P1中形成的第一阻挡虚拟图案B1和在第二周边区域P2中形成的第二阻挡虚拟图案B2。第一阻挡虚拟图案B1在第一驱动栅极PG的两侧形成，第二阻挡虚拟图案B2在第二驱动栅极NG的两侧形成。
在第一周边区域P1中，栅极图案PG和B1形成为第一宽度l1。在第二周边区域P2中，栅极图案NG和B2形成为不同于第一宽度l1的第二宽度l2。此外，在单元阵列区域中，SSG或者DSG之间的第四距离l4宽于CG之间的第三距离l3。这是为了确保工艺容限，使得在后续工艺中接触塞可在SSG之间或者DSG之间形成。第三距离l3和第四距离l4与第一或第二宽度l1或l2不同。
第一宽度l1、第二宽度l2、第三距离l3和第四距离l4形成为不同的原因是：简化在后续离子注入工艺中通过注入掺杂剂形成结区时结区形成工艺。后面参考图7B等对此进行描述。
同时，PMOS比NMOS对在后续离子注入工艺中注入的掺杂剂更敏感。因此，优选地，使用第一周边区域P1作为目标注入掺杂剂之后，在使用除了第一周边区域P1之外的区域(第二周边区域P2、单元阵列区域)作为目标注入掺杂剂时，在第一周边区域P1中并不进一步注入掺杂剂。为此，第一宽度l1优选窄于第二宽度l2或第三距离l3。以后参考图1b等对此进行详细描述。
此外，第二宽度l2可宽于第四距离l4。
此外，由第一宽度l1、第二宽度l2、第三距离l3和第四距离l4中的每一个与栅极图案G的高度所构成的深宽比优选为5.5或更小，以确保后续工艺中的间隙填充容限。
参考图7B和8B，使用第一周边区域P1作为目标，通过实施以第一角度θ1至90°注入第一掺杂剂的第一离子注入工艺，在第一周边区域P1中形成第一周边结区701a。在其中实施第一离子注入工艺的情况下，以相对于半导体衬底101倾斜的角度来注入第一掺杂剂，以对称的角度注入第一掺杂剂，使得第一周边结区701a(即，P-型)在第一驱动栅极PG的两侧均匀地形成。
如果第一驱动栅极PG和第一阻挡虚拟图案B1之间的第一宽度l1等于栅极图案G的高度‘h’，第一角度θ1变为反正切(h/l1)。因此，在相对于半导体衬底的第一角度θ1至90°下，在第一周边区域P1中形成的栅极图案PG和B1之间的半导体衬底701被打开，而没有被在第一周边区域P1中形成的栅极图案PG和B1所覆盖。因此，如果第一掺杂剂以第一角度θ1至90°注入半导体衬底701，那么第一掺杂剂注入在第一周边区域P1中形成的栅极图案PG和B1之间的半导体衬底701，由此形成第一周边结区701a。第一周边结区701a可通过注入包含P-型杂质的第一掺杂剂例如BF2而形成。
同时，如果第二驱动栅极NG和第二阻挡虚拟图案B2形成为具有第二宽度l2，并且栅极图案G形成为具有高度‘h’，则第二角度θ2变为反正切(h/l2)。此处，由于第一宽度l1窄于第二宽度l2，所以第一角度θ1大于第二角度θ2。因此，如果第一掺杂剂以大于第二角度θ2的第一角度θ1至90°来注入，那么第一掺杂剂也注入在第二周边区域P2中形成的栅极图案NG和B2之间的半导体衬底701。
此外，如果CG形成为具有第三宽度l3，SSG和DSG形成为具有第四距离l4，并且栅极图案G形成为具有高度‘h’，那么第三角度θ3变为反正切(h/l3)，第四角度θ4变为反正切(h/l4)。此处，第一宽度l1窄于第三或者第四距离l3或l4，并且第三距离l3窄于第四距离l4(即，l1＜l3＜14)。因此，第一角度θ1大于第三角度θ3或第四角度θ4，并且第三角度θ3大于第四角度θ4(即，θ1＞θ3＞θ4)。因此，如果第一掺杂剂以大于第三或第四角度θ3或θ4的第一角度θ1至90°注入，那么第一掺杂剂也注入单元阵列区域的半导体衬底701。
通过第一离子注入工艺注入第一和第二周边区域P1和P2的第一掺杂剂，经过另外的热工艺或在实施后续工艺时产生的热，在第二图案G2(即，第一和第二阻挡虚拟图案B1和B2)之下扩散。即，第一周边结区701a可通过第一掺杂剂的扩散而在第二图案G2之下互连。同时，通过第一掺杂剂的扩散形成的第一周边结区701a优选在第一图案G1的两侧形成，使得它们彼此间隔有在其间插入的第一图案G1(即，第一或第二驱动栅极PG或NG)之下的沟道区。此外，通过第一掺杂剂的扩散形成的第一周边结区701a优选形成在CG的两侧、DSG的两侧和SSG的两侧，使得它们彼此分别间隔有其间插入的CG之下的沟道区、DSG之下的沟道区和SSG之下的沟道区。如上所述，第一周边结区101a可形成于CG之下、DSG之下、SSG之下和第一图案G1之下使得它们彼此间隔，以及可形成于第二图案G2之下使得它们彼此耦合的原因是：第二图案G2的宽度窄于第一图案G1、CG、DSG或SSG的宽度。
参考图7C和8C，为了阻挡第二掺杂剂注入第一周边区域P1和为了使用第二周边区域P2和单元阵列区域作为目标，以大于第三角度θ3至小于第一角度θ1的倾角注入第二掺杂剂来实施第二离子注入工艺。通过第二离子注入工艺，将在第二周边区域P2中形成的第一周边结区(参见图7B的701a)和在单元阵列区域中形成的第一周边结区(参见图8B的701a)移除。当以倾角实施第二离子注入工艺时，以对称的角度注入第二掺杂剂到半导体衬底701中，从而均匀地移除在第二驱动栅极NG的两侧形成的第一周边结区(参见图7B的701a)以及在单元阵列区域的CG、SSG和DSG中每一个的两侧形成的第一周边结区(参见图8B的701a)。
第二掺杂剂是具有与第一掺杂剂的特性相反的特性的杂质离子，使得第一掺杂剂的作用可被抵消。当考虑第一掺杂剂为P-型杂质时，第二掺杂剂优选为N-型杂质，例如为磷(P)或砷(As)。第二掺杂剂可以以与第一掺杂剂相同的深度和相同的剂量来注入，使得可移除在第二周边区域P2和单元阵列区域中形成的第一周边结区(参见图7B和8B的701a)。
如上参考图7B和8B所述，第三角度θ3小于第一角度θ1和大于第二角度θ2或者第四角度θ4。如果如上所述第二掺杂剂以大于第二角度θ2或第四角度θ4的角度注入，那么第二掺杂剂不仅在第二周边区域P2中形成的栅极图案NG和B2之间、而且在SSG之间、在SSG和CG之间、在DSG和CG之间、以及在CG之间的半导体衬底701中注入。同时，如果第二掺杂剂以小于第一角度θ1的倾角注入，那么在第一周边区域P1中形成的栅极图案PG和B1之间的半导体衬底701被在第一周边区域P1中形成的栅极图案PG和B1所阻挡。因此，第二掺杂剂不注入第一周边区域P1，所以不影响在第一周边区域P1中形成的第一周边结区701a。因此，第二掺杂剂不影响第一周边结区701a(即PMOS晶体管的结区)。
通过第二离子注入工艺注入第二周边区域P2的第二掺杂剂，经过另外的热工艺或者在实施后续工艺时产生的热，而在第二阻挡虚拟图案B2之下扩散。即，在第二阻挡虚拟图案B2之下扩散的第一掺杂剂被第二掺杂剂的扩散所抵消，所以第二阻挡虚拟图案B2之下的第一周边结区(参见图7B的701a)被移除。
参考图7D和8D，为了阻挡第三掺杂剂注入第一周边区域P1和为了使用单元阵列区域作为目标，以大于第三角度θ3至小于第一角度θ1的倾角注入第三掺杂剂来实施第三离子注入工艺。通过第三离子注入工艺在单元阵列区域中形成结区701b。当以倾角实施第三离子注入工艺时，第三掺杂剂以对称的角度注入半导体衬底701，使得在SSG、DSG和CG中每一个的两侧均匀地形成结区701b(即，N-型)。
在单元阵列区域中形成的结区701b包括：在SSG之间的源极区S，在DSG之间的漏极区D，以及在CG之间、在SSG和CG之间以及在DSG和CG之间的单元结区C。
第三掺杂剂优选为N-型杂质，例如磷(P)或砷(As)。
以大于第三角度θ3至小于第一角度θ1的倾角，以和上述参考图7C和8C的第二掺杂剂相同的方式，将第三掺杂剂注入半导体衬底701。因此，在第一周边区域P1中形成的栅极图案PG和B1之间的半导体衬底701被在第一周边区域P1中形成的栅极图案PG和B1所阻挡。因此，第三掺杂剂因不注入第一周边区域P1，所以不影响在第一周边区域P1中形成的第一周边结区701a。即，第三掺杂剂不影响第一周边结区701a(即，PMOS晶体管的结区)。
同时，因为第三掺杂剂以大于第二角度θ2的第三角度θ3注入，所以第三掺杂剂也注入在第二周边区域P2中形成的栅极图案NG和B2之间。因此，结区701b也可以在第二周边区域P2中形成。此外，通过第三离子注入工艺注入第二周边区域P2的第三掺杂剂，经过另外的热工艺或在实施后续工艺时产生的热，可在第二阻挡虚拟图案B2之下扩散。即，通过第三掺杂剂的扩散，使得在第二周边区域P2中形成的结区701b在第二阻挡虚拟图案B2之下可相互连接。然而，虽然第三掺杂剂扩散，但是单元阵列区域的结区701b形成在CG的两侧、DSG的两侧和SSG的两侧，使得它们彼此分别间隔有在其间插入的CG之下的沟道区、DSG之下的沟道区和SSG之下的沟道区。如上所述，因为第二阻挡虚拟图案B2的宽度窄于CG、DSG和SSG中的每一个的宽度，所以单元阵列区域的结区701b可形成在CG、DSG和SSG中每一个的两侧。
参考图7E和8D，为了阻挡第四掺杂剂注入第一周边区域P1和单元阵列区域以及为了使用第二周边区域P2作为目标，以大于第二角度θ2至小于第四角度θ4的倾角注入第四掺杂剂来实施第四离子注入工艺。因此，在第二周边区域P2中形成第二周边结区701c(即N-型)。当以倾角实施第四离子注入工艺时，第四掺杂剂以对称的角度注入半导体衬底701，使得在第二驱动栅极NG的两侧均匀地形成第二周边结区701c。
第四掺杂剂以大于第四角度θ4至小于第二角度θ2的倾角注入。因此，在第一周边区域P1中形成的栅极图案PG和B1之间的半导体衬底701被在第一周边区域P1中形成的栅极图案PG和B1所阻挡。此外，单元阵列区域的半导体衬底701被CG、SSG和DSG所阻挡。因此，第四掺杂剂不注入第一周边区域P1和单元阵列区域，所以第四掺杂剂不影响在第一周边区域P1中形成的第一周边结区701a和在单元阵列区域中形成的结区701b。
通过第四离子注入工艺注入第二周边区域P2的第四掺杂剂，经过另外的热工艺或者在实施后续工艺时产生的热，而在第二阻挡虚拟图案B2之下扩散。即，通过第四掺杂剂的扩散使得第二周边结区701c在第二阻挡虚拟图案B2之下相互连接。另一方面，通过第四掺杂剂的扩散形成的第二周边结区701c优选在第二驱动栅极NG的两侧形成，使得它们彼此间隔有在其间插入的第二驱动栅极NG之下的沟道区。如上所述，第二周边结区701c可在第二驱动栅极NG之下彼此间隔以及可在第二阻挡虚拟图案B2之下相互连接的原因是：第二阻挡虚拟图案B2的宽度窄于第二驱动栅极NG的宽度。
第四掺杂剂用于形成NMOS晶体管的源极和漏极并且优选为N-型杂质例如磷(P)或砷(As)。第四掺杂剂优选包括和第三掺杂剂相同的材料。因此，在形成第二周边结区701c之前在单元阵列区域中形成结区701b的过程中，将包括和第四掺杂剂相同材料的第三掺杂剂预先注入其中将形成第二周边结区701c的部分中。因此，与形成其中没有注入第三掺杂剂的第二周边结区701c所需要的剂量和离子注入能量相比，优选第二周边结区701c通过以小剂量和低的离子注入能量注入第四掺杂剂而形成。
此外，在单元阵列区域中形成结区701b之后，在形成第二周边结区701c之前，可以以大于第四角度θ4至小于第二角度θ2的倾角，注入用于抵消注入第二周边区域P2的第三掺杂剂的第五掺杂剂。当考虑第三掺杂剂为N-型杂质离子时，优选第五掺杂剂为P-型杂质离子例如硼(B)。第五掺杂剂可以以和第三掺杂剂相同的深度和相同的剂量来注入，以移除在第二周边区域P2中形成的结区(参见图7D的701b)。注入第二周边区域P2的第五掺杂剂，经过另外的热工艺或在实施后续工艺时产生的热，在第二阻挡虚拟图案B2之下扩散。即，在第二阻挡虚拟图案B2之下扩散的第一掺杂剂被第二掺杂剂的扩散所抵消，由此移除在第二阻挡虚拟图案B2之下的结区(参见图7D的701b)。
如上所述，在一个或多个实施方案中，第一图案(即驱动栅极)和第二图案(即阻挡虚拟图案)在周边区域中形成，在周边区域中形成的图案之间的距离和在单元阵列区域中形成的图案之间的距离不同，在周边区域中形成的图案之间的距离对于每个元件也不同。因此，根据一个或多个实施方案，可不使用另外的掩模例如光刻胶图案，来形成由不同种类离子组成或以不同浓度或以不同深度分布的各种结区。如上所述，由于可以不利用掩模工艺，所以形成非易失性存储器件结区的工艺可简化。
图9A～9E是说明根据第五实施方案形成非易失性存储器件结区的方法的截面图。
参考图9A，提供包括单元区域A和周边区域B的半导体衬底902。在周边区域B中形成的栅极的间距大于在单元区域A中形成的栅极间距。
在半导体衬底902上形成屏蔽氧化物层(未显示)。对半导体衬底902实施阱离子注入工艺或阈值电压离子注入工艺。实施阱离子注入工艺以在半导体衬底902中形成阱区域，实施阈值电压离子注入工艺以控制非易失性存储器件例如晶体管的阈值电压。此外，屏蔽氧化物层(未显示)防止在实施阱离子注入工艺或阈值电压离子注入工艺时，半导体衬底902的表面受到损伤。因此，阱区域(未显示)在半导体衬底902中形成。
在移除屏蔽氧化物层(未显示)之后，在半导体衬底902上形成栅极绝缘层904。栅极绝缘层904可通过Fowler/Nordheim(F/N)隧穿来传输电子。栅极绝缘层904优选由氧化物层形成。
在栅极绝缘层904上形成用于浮置栅极的第一导电层906。第一导电层906可存储或放出电荷。因此，当实施编程操作时，半导体衬底902的沟道区的电子可通过栅极绝缘层904并可存储于第一导电层906中。当实施擦除操作时，存储于第一导电层906中的电荷可通过栅极绝缘层904并可朝向半导体衬底902放出。第一导电层906由多晶硅层形成。
虽然附图未显示，但是可蚀刻在半导体衬底902的隔离区上形成的第一导电层906和栅极绝缘层904并蚀刻隔离区的半导体衬底902，由此在半导体衬底902中形成沟槽(未显示)。利用绝缘材料间隙填充沟槽(未显示)，由此形成限定有源区的隔离层(未显示)。
在包括隔离层(未显示)的第一导电层906上形成介电层908。介电层908使得在介电层908下部形成的浮置栅极和在介电层908的上部上形成的控制栅极相互绝缘。介电层908可为具有氧化物层、氮化物层和氧化物层的堆叠结构的氧化物/氮化物/氧化物(ONO)结构。
将介电层908中的形成漏极选择线或源极选择线的部分区域移除。将部分介电层908移除的原因是：通过耦合在介电层上部和下部上的导电层而在漏极选择线或者源极选择线中形成栅极。
在介电层908上形成用于控制栅极的第二导电层910。第二导电层910优选由多晶硅层形成。在第二导电层910上形成栅电极层912。栅电极层912用于减小控制栅极的电阻，所述控制栅极随着非易失性存储器件尺寸减小而具有逐渐窄的宽度。栅电极层912由具有低于第二导电层910的电阻的金属材料(例如硅化钨(WSiX))制成。用于对栅极进行图案化的硬掩模层图案914在栅电极层912上形成。
参考图9B，通过使用硬掩模层图案914的蚀刻工艺，将硬掩模层914蚀刻和图案化。通过使用经图案化的硬掩模层116的蚀刻工艺，对栅电极层912、第二导电层910、介电层908和第一导电层906进行蚀刻。
因此，在单元区域A中形成字线WL(即，第一栅极)和包括源极选择线SSL和漏极选择线DSL的选择线(即，第二栅极)。大量字线WL0～WL31在源极选择线SSL和漏极选择线DSL之间形成。
同时，低电压NMOS晶体管LVN或高电压NMOS晶体管HVN的栅极(即，第三栅极)在周边区域B中形成。
参考图9C，在每个栅极的两侧的半导体衬底902表面上形成第一结区916a。可通过对没有掩模而暴露于单元区域A和周边区域B中栅极之间的半导体衬底902的表面实施第一离子注入工艺而形成第一结区916a。
参考图9D，在包括栅极的半导体衬底902上形成绝缘层。绝缘层优选包括氧化物层或氮化物层。优选通过对绝缘层实施各向异性蚀刻工艺，在栅极侧壁上形成钝化层918。形成钝化层918，以防止在实施后续的离子注入工艺时杂质离子注入钝化层918之下，从而仅仅对钝化层918的打开区域选择性地实施杂质离子注入工艺。
此处，由于字线WL之间的每个第一区域均具有非常窄的宽度，所以绝缘层保留在字线WL之间的间隔中而没有被移除，因此该间隔为钝化层918所间隙填充。另一方面，由于选择线SSL或DSL和邻近该选择线SSL或DSL的字线WL之间的第二区域、或在低电压NMOS晶体管LVN或高电压NMOS晶体管HVN之间的第三区域的宽度宽于第一区域的宽度，所以第二区域和第三区域中的绝缘层得到蚀刻，从而使得在钝化层918之间的半导体衬底902的表面得到暴露。在这种情况下，第三区域中暴露的半导体衬底902的宽度非常宽，这是因为第三区域的宽度宽于第二区域。
参考图9E，在周边区域B的低电压NMOS晶体管LVN或高电压NMOS晶体管HVN中每一个的两侧，分别在第一结区916a上形成第二结区916b。第二结区916b的浓度不同于第一结区916a的浓度。通过使用具有倾角的倾角离子注入方法，对半导体衬底902实施第二离子注入工艺，形成第二结区916b。用于第二离子注入工艺的杂质的剂量优选大于用于第一离子注入工艺的杂质的剂量。
在这种情况下，由于利用钝化层918将字线WL之间的第一区域间隙填充，所以杂质离子没有进一步注入第一区域的半导体衬底902。此外，在选择线SSL或DSL和邻近该选择线SSL或DSL的字线WL之间的第二区域中，半导体衬底902在钝化层918之间被暴露。然而，由于第二区域的宽度小于选择线SSL或DSL和字线WL的高度，所以当使用倾角离子注入方法注入杂质时，杂质未达到在钝化层918之间暴露的半导体衬底902。因此，对于在选择线SSL或DSL和邻近该选择线SSL或DSL的字线WL之间的第二区域中暴露的半导体衬底902，未实施进一步的杂质离子注入工艺。
另一方面，在周边区域B的低电压NMOS晶体管LVN或高电压NMOS晶体管HVN之间的第三区域中，在钝化层918之间暴露的半导体衬底902的宽度宽于第二区域的。因此，虽然使用倾角离子注入，但是杂质离子可充分达到在第三区域中暴露的半导体衬底902的表面。
因此，在周边区域B的低电压NMOS晶体管LVN或高电压NMOS晶体管HVN的两侧，形成均具有双掺杂漏极(DDD)的结区，包括具有不同杂质浓度的第一结区116a和第二结区916b。
和其它的结区不同，在周边区域B中形成的低电压NMOS晶体管LVN或高电压NMOS晶体管HVN的结区通常具有轻度掺杂的漏极(LDD)或DDD。为此，必须另外形成用于仅仅打开邻近低电压NMOS晶体管LVN或高电压NMOS晶体管HVN的结区的离子注入掩模。
然而，在一个或多个实施方案中，如上所述，在半导体衬底902的每个区域中形成的栅极具有不同的间距。因此，虽然在包括栅极的半导体衬底902上形成绝缘层之后仅仅实施各向异性蚀刻工艺，但是仅仅邻近周边区域B的低电压NMOS晶体管LVN或高电压NMOS晶体管的结区可被打开。此外，由于用于形成周边区域B的结区的杂质注入工艺使用倾角离子注入方法实施，所以杂质离子未注入在单元区域A中部分打开的在选择线SSL或DSL和邻近该选择线SSL或DSL的字线WL之间的区域。
同时，可在实施第二离子注入工艺之后移除钝化层118，但是可保留以在后续工艺中用作栅极的间隔物。
在本公开内容的一个或多个上述实施方案中，对使用不同浓度形成邻近周边区域B的低电压NMOS晶体管LVN或高电压NMOS晶体管的结区的工艺作为一个实例进行了描述。然而，本发明不限于上述实施方案，而是可用于所有的离子注入工艺，在这些工艺中必须对邻近具有宽间距的栅极的结区实施另外离子注入工艺，其属于在半导体衬底上形成的栅极。
本公开内容可具有以下优势。
第一，因为在形成结区的工艺中，对具有宽距离的区域进一步实施使用具有倾斜入射角的杂质的离子注入工艺，所以可防止在结区中产生漏电流。
特别地，在字线和选择线之间形成的结区的电容可减小而不影响字线之间的结区，并且可防止电子在栅极绝缘层中被俘获。因此，可防止邻近选择线的字线的循环特性劣化。
第二，在周边区域中形成阻挡虚拟图案和驱动栅极。因此，无需使用另外的掩模例如光刻胶图案，即可形成由不同种类的离子组成或以不同浓度或不同深度分布的各种结区。
如上所述，由于可不使用掩模工艺，所以形成非易失性存储器件结区的工艺可简化。因此，非易失存储器件的制造时间和制造成本可减小。
第三，虽然未形成另外的离子注入掩模，但是仅仅通过形成绝缘层和利用各向异性蚀刻工艺，可形成选择性地打开邻近具有大间距的栅极的半导体衬底的离子注入掩模。因此，周转时间和工艺费用可减小。此外，因为在栅极中形成的钝化层可保留在后续工艺中用作间隔物，所以工艺步骤可进一步减小。

Claims (35)

1.一种制造非易失性存储器件的方法，包括：
在单元区域的半导体衬底上形成第一栅极线和第二栅极线，其中所述第一栅极线彼此间隔第一宽度，所述第二栅极线彼此间隔第二宽度；
实施第一离子注入工艺，以在所述第一栅极线之间、在所述第一栅极线和所述第二栅极线之间、以及在所述第二栅极线之间的所述半导体衬底中形成第一结区；和
实施第二离子注入工艺，以在所述第一栅极线之间以及在所述第二栅极线和所述第一栅极线之间的所述半导体衬底的第一结区中形成第二结区。
2.根据权利要求1所述的方法，其中所述第二离子注入工艺是倾角离子注入工艺。
3.根据权利要求2所述的方法，其中在所述第二栅极线之间形成的所述第一结区中不实施所述第二离子注入工艺。
4.根据权利要求1所述的方法，其中通过沿垂直于所述半导体衬底的方向注入杂质来实施所述第一离子注入工艺。
5.根据权利要求1所述的方法，其中所述第二离子注入工艺的杂质浓度低于所述第一离子注入工艺的杂质浓度。
6.根据权利要求1所述的方法，其中所述第二离子注入工艺包括：
形成暴露出在所述第一栅极线之间以及在所述第二栅极线和所述第一栅极线之间形成的第一结区的掩模图案；和
实施所述第二离子注入工艺以在所述暴露的第一结区中形成所述第二结区。
7.根据权利要求1所述的方法，其中所述第二离子注入工艺包括：
在所述第一栅极线的侧壁上和在邻近所述第一栅极线形成的所述第二栅极线的侧壁上形成间隔物，同时覆盖在所述第二栅极线之间形成的所述第一结区；和
实施所述第二注入工艺，以在所述第一栅极线之间以及在所述第二栅极线和所述第一栅极线之间形成所述第二结区。
8.根据权利要求1所述的方法，其中所述第一栅极线包括选择线，所述第二栅极线包括字线。
9.根据权利要求1所述的方法，其中所述第一宽度宽于所述第二宽度。
10.根据权利要求1所述的方法，其中在所述第一栅极线和所述第二栅极线之间的第三宽度宽于所述第二宽度。
11.根据权利要求7所述的方法，其中所述间隔物包括氧化物层或氮化物层。
12.一种制造非易失性存储器件的方法，包括：
提供限定有单元区域和周边区域的半导体衬底；
在所述单元区域的半导体衬底上形成选择晶体管和多个存储单元，和在所述周边区域的半导体衬底上形成低电压NMOS晶体管或高电压NMOS晶体管；
在所述选择晶体管之间、在所述存储单元和所述选择晶体管之间、在所述多个所述存储单元之间、在所述低电压NMOS晶体管之间、以及在所述高电压NMOS晶体管之间的半导体衬底中形成第一结区；
在所述选择晶体管的侧壁上、在邻近所述选择晶体管形成的存储单元的侧壁上、在所述低电压NMOS晶体管的侧壁上、以及在所述高电压NMOS晶体管的侧壁上形成间隔物，同时覆盖在所述多个存储单元之间形成的第一结区；
使用所述间隔物作为离子注入掩模，通过实施倾角离子注入工艺，在所述周边区域的所述第一结区中形成第二结区。
13.根据权利要求12所述的方法，其中在所述选择晶体管和邻近所述选择晶体管形成的所述存储单元之间的宽度窄于在所述低电压NMOS晶体管或所述高电压NMOS晶体管之间的宽度。
14.根据权利要求12所述的方法，其中所述间隔物包括氧化物层或氮化物层。
15.一种非易失性存储器件，包括：
在单元区域的半导体衬底上形成的第一栅极图案，以及在周边区域的半导体衬底上形成的第二栅极图案和第三栅极图案；
在每一个所述第一栅极图案两侧的所述半导体衬底中形成的单元结区；和
在包括所述第三栅极图案下部的每个所述第二栅极图案的两侧的所述半导体衬底中形成的周边结区。
16.根据权利要求15所述的非易失性存储器件，其中所述第二栅极图案形成于所述第三栅极图案之间。
17.根据权利要求15所述的非易失性存储器件，其中所述第三栅极图案的宽度窄于所述第一栅极图案的宽度。
18.根据权利要求15所述的非易失性存储器件，其中所述第三栅极图案的宽度窄于所述第二栅极图案的宽度。
19.根据权利要求15所述的非易失性存储器件，其中所述第一栅极图案包括源极选择晶体管、漏极选择晶体管和多个存储单元。
20.根据权利要求15所述的非易失性存储器件，其中：
所述第二栅极图案包括：在所述半导体衬底的第一周边区域中形成的第一驱动晶体管栅极和在所述半导体衬底的第二周边区域中形成的第二驱动晶体管栅极；和
所述第三栅极图案包括：在所述第一周边区域中的所述第一驱动晶体管栅极的两侧形成的第一阻挡虚拟图案和在所述第二周边区域中的所述第二驱动晶体管的两侧形成的第二阻挡虚拟图案。
21.根据权利要求20所述的非易失性存储器件，其中所述第一周边结区形成为P-型，所述第二周边结区形成为N-型。
22.根据权利要求20所述的非易失性存储器件，其中所述第一驱动晶体管栅极和所述第一阻挡虚拟图案之间的第一宽度窄于所述第二驱动晶体管栅极和所述第二阻挡虚拟图案之间的第二宽度。
23.一种制造非易失性存储器件的方法，包括：
在单元区域的半导体衬底上形成第一栅极图案，以及在周边区域的半导体衬底上形成第二栅极图案和第三栅极图案；
在每个所述第一栅极图案的两侧的所述半导体衬底中形成结区；和
在包括所述第三栅极图案下部的每个所述第二栅极图案的两侧的所述半导体衬底中形成周边结区。
24.根据权利要求23所述的方法，其中所述第三栅极图案形成于所述第三栅极图案之间。
25.根据权利要求23所述的方法，其中所述第二栅极图案的宽度窄于所述第二栅极图案的宽度。
26.根据权利要求23所述的方法，其中所述第三栅极图案的宽度窄于所述第二栅极图案的宽度。
27.根据权利要求23所述的方法，其中所述第一栅极图案包括源极选择晶体管、漏极选择晶体管和多个存储单元。
28.根据权利要求23所述的方法，其中：
所述第二栅极图案包括：在所述半导体衬底的第一周边区域中形成的第一驱动晶体管栅极和在所述半导体衬底的第二周边区域中形成的第二驱动晶体管栅极；和
所述第三栅极图案包括：在所述第一周边区域中的所述第一驱动晶体管栅极的两侧形成的第一阻挡虚拟图案和在所述第二周边区域中的所述第二驱动晶体管栅极的两侧形成的第二阻挡虚拟图案。
29.根据权利要求28所述的方法，其中所述第一周边结区形成为P-型，所述第二周边结区形成为N-型。
30.根据权利要求23所述的方法，其中所述第一驱动晶体管栅极和所述第一阻挡虚拟图案之间的第一宽度窄于所述第二驱动晶体管栅极和所述第二阻挡虚拟图案之间的第二宽度。
31.根据权利要求28所述的方法，其中所述周边结区的形成包括：
将P-型杂质离子注入所述第一和第二周边区域以及所述单元区域；
将N-型杂质离子注入所述第二周边区域和所述单元阵列区域，使得与注入所述第二周边区域和所述单元区域的所述P-型杂质离子相互抵消；和
将所述N-型杂质离子注入所述第二周边区域，使得所述N-型杂质离子对所述第一周边区域和所述单元阵列区域的注入被阻挡。
32.根据权利要求31所述的方法，其中以反正切(h/l1)至90°的角度实施所述P-型杂质离子的注入。
33.根据权利要求31所述的方法，其中以大于反正切(h/l3)至小于反正切(h/l1)的角度来实施所述N-型杂质离子的注入，使得注入所述第二周边区域和所述单元区域的P-型杂质离子被抵消。
34.根据权利要求31所述的方法，其中以大于反正切(h/l2)至小于反正切(h/l4)的角度来实施所述N-型杂质离子到所述第二周边区域中的注入，使得所述N-型杂质离子对所述第一周边区域和所述单元区域的注入被阻挡。
35.根据权利要求31所述的方法，其中通过以大于反正切(h/l3)至小于反正切(h/l1)的角度将所述N-型杂质离子注入所述单元阵列区域来实施所述结区的形成。
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