JP2003152116A

JP2003152116A - 半導体記憶装置

Info

Publication number: JP2003152116A
Application number: JP2001352020A
Authority: JP
Inventors: Toshitake Yaegashi; 利武八重樫
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-11-16
Filing date: 2001-11-16
Publication date: 2003-05-23

Abstract

(57)【要約】【課題】ゲート絶縁膜中への電子トラップを抑制し、
メモリセルの信頼性を向上できる半導体記憶装置を提供
すること。【解決手段】フラッシュメモリは、ｐ型シリコン基板
１０と、互いに離間するようにしてシリコン基板１０の
表面内に複数設けられたソース・ドレイン領域１６と、
ソース・ドレイン領域１６間のシリコン基板１０上にゲ
ート絶縁膜１１を介在して設けられ、電荷蓄積層１２及
び制御ゲート１３を含む積層ゲートと、ソース・ドレイ
ン領域１６上に設けられた絶縁膜１７とを具備し、ゲー
ト絶縁膜１１とシリコン基板１０とが接する第１界面
と、絶縁膜１７とソース・ドレイン領域１６とが接する
第２界面の一部との間に段差を有することにより、シリ
コン基板１０内のチャネル領域表面はソース・ドレイン
領域１６の一部よりも高く位置することを特徴としてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関するもので、特に不揮発性半導体記憶装置のメモリ
セルの構造に関する。

【０００２】

【従来の技術】近年、電気的に書き込み、消去が可能な
フラッシュメモリの普及には著しいものがある。このフ
ラッシュメモリの従来の構造について、図１７を用いて
説明する。図１７はＮＡＮＤ型フラッシュＥＥＰＲＯＭ
（Electrically Erasable andProgrammable Read Only
Memory）のメモリセルアレイ領域におけるビット線方向
に沿った断面図である。

【０００３】図示するように、メモリセルアレイ内には
２つの選択トランジスタＳＴ１、ＳＴ２と、それらの間
に直列に接続されたｎ個のメモリセルトランジスタＭＣ
１〜ＭＣｎが設けられている。各トランジスタＳＴ１、
ＳＴ２、ＭＣ１〜ＭＣｎは、シリコン基板１００上のト
ンネル電流が流れ得る程度の薄いゲート絶縁膜（トンネ
ル絶縁膜）１１０を介在して設けられた積層ゲートを有
している。積層ゲートは、ゲート絶縁膜１１０上に設け
られ、メモリセル毎に電気的に分離された電荷蓄積層１
２０、制御ゲート１３０、電荷蓄積層１２０及び制御ゲ
ート１３０間に設けられたゲート間絶縁膜１４０、並び
に制御ゲート１３０上に設けられたゲートキャップ膜１
５０を有している。積層ゲートの両側のシリコン基板１
００中には、チャネルが形成されるシリコン基板１００
と逆導電型のｎ型不純物拡散層１６０が設けられてい
る。この不純物拡散層１６０がソース、ドレイン領域と
して機能することで、各選択トランジスタ及びメモリセ
ルトランジスタが形成されている。そして、上記構成を
有する２つの選択トランジスタＳＴ１、ＳＴ２及びｎ個
のメモリセルトランジスタＭＣ１〜ＭＣｎが、不純物拡
散層１６０を共用するように直列接続されて配置されて
いる。

【０００４】上記積層ゲート上には絶縁膜１７０が設け
られ、更にコンタクトバリア膜１８０が設けられてい
る。そして、コンタクトバリア膜１８０上に層間絶縁膜
１９０が設けられている。また層間絶縁膜１９０内に
は、選択トランジスタＳＴ１、ＳＴ２のドレイン領域、
ソース領域にそれぞれ達するビット線コンタクト２００
及び共通ソース線コンタクト２１０がそれぞれ設けられ
ている。そして、層間絶縁膜１９０上には金属配線層２
２０が設けられ、その一部は共通ソース線コンタクト２
１０に接続されて共通ソース線として機能する。更に層
間絶縁膜１９０上には層間絶縁膜２３０が設けられ、層
間絶縁膜２３０上に金属配線層２４０が設けられてい
る。金属配線層２４０は、コンタクトプラグ２５０によ
ってビット線コンタクト２００に接続されてビット線と
して機能する。なお選択トランジスタの電荷蓄積層１２
０と制御ゲート１３０とは図示せぬ領域で電気的に接続
されている。

【０００５】上記構成のフラッシュメモリは、ゲート絶
縁膜を介して電荷蓄積層と半導体基板との間の電荷の授
受を行うことで、データの書き換えを行うことができ
る。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体記憶装置であると、データの書き換え回数が
増加するにつれて、ゲート絶縁膜中に電荷がトラップさ
れるようになる。すると、トラップされた電荷のデトラ
ップによってデータが反転する等、メモリセルの信頼性
が劣化するという問題があった。特に、半導体基板を電
荷蓄積層に対して正にバイアスすることにより、ＦＮ
（Fowler Nordheim）トンネル電流を用いて電荷蓄積層
から電子を放出することによってデータの書き換えを行
うタイプのフラッシュメモリでは、電荷蓄積層のエッジ
部分における電界集中によって、チャネル領域上のゲー
ト絶縁膜に比較して、電荷蓄積層エッジ近傍におけるゲ
ート絶縁膜中で電子トラップが発生しやすくなる。そし
て、微細化に従ってゲート長が小さくなると、チャネル
領域に対して電荷蓄積層エッジ近傍の影響が大きくな
り、メモリセルの信頼性劣化がより顕著になってくると
いう問題があった。

【０００７】この発明は、上記事情に鑑みてなされたも
ので、その目的は、ゲート絶縁膜中への電子トラップを
抑制し、メモリセルの信頼性を向上できる半導体記憶装
置を提供することにある。

【０００８】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、第１導電型の第１半導体領域と、互いに離間
するようにして、前記第１半導体領域の表面内に複数設
けられた第２導電型の第２半導体領域と、前記第２半導
体領域間の前記第１半導体領域上に第１ゲート絶縁膜を
介在して設けられ、電荷蓄積層及び制御ゲートを含む積
層ゲートと、前記第２半導体領域上に設けられた第１絶
縁膜とを具備し、前記第１ゲート絶縁膜と前記第１半導
体領域とが接する第１界面と、前記第１絶縁膜と前記第
２半導体領域とが接する第２界面の一部との間に第１段
差を有することにより、前記第１界面は前記第２界面の
一部よりも高く位置することを特徴としている。

【０００９】また、この発明に係る半導体記憶装置は、
第１導電型の第１半導体領域と、互いに離間するように
して、前記第１半導体領域の表面内に複数設けられた第
２導電型の第２半導体領域と、前記第２半導体領域間の
前記第１半導体領域上に第１ゲート絶縁膜を介在して設
けられ、電荷蓄積層及び制御ゲートを含む積層ゲート
と、前記第２半導体領域表面の一部領域内に設けられ、
該第２半導体領域表面から該第２半導体領域内に向かっ
て前記第１ゲート絶縁膜の膜厚よりも深く設けられた第
１絶縁膜とを具備することを特徴としている。

【００１０】更に、この発明に係る半導体記憶装置は、
半導体基板の表面内に設けられたソース・ドレイン領域
と、電荷蓄積層及び制御ゲートを含む積層ゲートとを有
するメモリセルを具備する半導体記憶装置であって、前
記ソース・ドレイン領域の一部領域の表面が、前記メモ
リセルのチャネル領域が形成される前記半導体基板表面
よりも低いことを特徴としている。

【００１１】上記のような半導体記憶装置によれば、ト
ランジスタのチャネルが形成される第１半導体領域と第
１ゲート絶縁膜との界面が、例えばソース・ドレイン領
域となる第２半導体領域の一部とこの第２半導体領域上
の第１絶縁膜との界面よりも高くなるよう位置してい
る。従って、第１半導体領域または第２半導体領域と電
荷蓄積層との間に電圧を印加した際にゲート絶縁膜近傍
に発生する電気力線は、積層ゲートの外側へ拡がりにく
い。すなわち、電荷蓄積層のチャネル長方向における電
界分布がより均等にされる。そのため、電荷蓄積層エッ
ジでの電界集中が抑えられる。その結果、トンネル電流
によるゲート絶縁膜への電子トラップの発生を防止出
来、メモリセルの信頼性を向上できる。

【００１２】

【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。

【００１３】この発明の第１の実施形態に係る半導体記
憶装置について、図１、図２を用いて説明する。図１は
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの平面図であり、図
２は図１におけるＸ１−Ｘ１’線方向に沿った断面図で
ある。

【００１４】図示するように、ｐ型シリコン基板（ある
いはｐ型ウェル領域：第１半導体領域）１０内には複数
の素子分離領域ＳＴＩが帯状に設けられている。素子分
離領域ＳＴＩは、シリコン基板１０内に設けられたトレ
ンチと、トレンチ内を埋め込むシリコン酸化膜（ＳｉＯ
_２）等の絶縁膜（第３絶縁膜）とを有して構成される。
そして、隣接する素子分離領域ＳＴＩ間の領域が、半導
体素子の形成されるべき素子領域ＡＡとなっている。

【００１５】この素子領域ＡＡ内には、２つの選択トラ
ンジスタＳＴ１、ＳＴ２と、それらの間に直列に接続さ
れたｎ個のメモリセルトランジスタＭＣ１〜ＭＣｎとを
含むＮＡＮＤセルが複数設けられている。各トランジス
タＳＴ１、ＳＴ２、ＭＣ１〜ＭＣｎは、シリコン基板１
０上のトンネル電流が流れ得る程度の薄いゲート絶縁膜
（トンネル絶縁膜：第１ゲート絶縁膜）１１を介在して
設けられた積層ゲートを有している。積層ゲートは、ゲ
ート絶縁膜１１上に設けられ、メモリセル毎に電気的に
分離された電荷蓄積層（ＦＧ）１２、制御ゲート１３、
電荷蓄積層１２及び制御ゲート１３間に設けられたゲー
ト間絶縁膜１４、並びに制御ゲート１３上に設けられた
ゲートキャップ膜１５を有している。電荷蓄積層１２及
び制御ゲート１３は例えば多結晶シリコン膜を用いて形
成され、ゲート絶縁膜１１はシリコン酸化膜（Ｓｉ
Ｏ_２）を用いて形成され、ゲート間絶縁膜１４はシリコ
ン酸化膜とシリコン窒化膜の多層構造（ＯＮ膜、ＮＯ
膜、ＯＮＯ膜）を用いて形成され、ゲートキャップ膜１
５はシリコン窒化膜（ＳｉＮ）を用いて形成される。積
層ゲートの両側のシリコン基板１０中には、チャネルが
形成されるシリコン基板１０と逆導電型のｎ型不純物拡
散層（第２半導体領域）１６が設けられている。この不
純物拡散層１６がソース、ドレイン領域（Ｓ、Ｄ）とし
て機能することで、各選択トランジスタ及びメモリセル
トランジスタが形成されている。そして、上記構成を有
する２つの選択トランジスタＳＴ１、ＳＴ２及びｎ個の
メモリセルトランジスタＭＣ１〜ＭＣｎが、不純物拡散
層１６を共用するように直列接続されて配置されること
で、ＮＡＮＤセルが構成されている。上記積層ゲート及
び不純物拡散層１６上には例えばシリコン酸化膜等の絶
縁膜（第１絶縁膜）１７が設けられ、更にシリコン窒化
膜等のコンタクトバリア膜１８が設けられている。な
お、上記構成のＮＡＮＤセルにおいて、図２に示すよう
に隣接する積層ゲート間のｎ型不純物拡散層１６の表面
の一部が除去されており、チャネル領域の表面（ゲート
絶縁膜直下のシリコン基板１０表面）と不純物拡散層１
６の一部との間に段差（第１段差）が設けられている。
すなわち、選択トランジスタまたはメモリセルトランジ
スタのチャネルが形成されるシリコン基板１０とゲート
絶縁膜１１との界面（第１界面）が、不純物拡散層１６
の一部と絶縁膜１７との界面（第２界面）よりも高くな
るよう位置している。

【００１６】そして、コンタクトバリア膜１８上にＢＰ
ＳＧ（Boron Phosphorus SilicateGlass）膜等の層間絶
縁膜１９が設けられている。また層間絶縁膜１９内に
は、ＮＡＮＤセル内において直列接続されたトランジス
タの最端部に位置する選択トランジスタＳＴ１、ＳＴ２
のドレイン領域、ソース領域に達するコンタクトホール
Ｃ１、Ｃ２が設けられ、このコンタクトホールＣ１、Ｃ
２内に、ビット線コンタクト２０及び共通ソース線コン
タクト２１がそれぞれ設けられている。このビット線コ
ンタクト２０及び共通ソース線コンタクト２１は、例え
ば低抵抗の多結晶シリコン膜や金属材料などの導電膜で
形成される。

【００１７】そして、層間絶縁膜１９上には金属配線層
２２が設けられ、その一部は共通ソース線コンタクト２
１に接続されて共通ソース線（ＳＬ）として機能する。
更に層間絶縁膜１９上には層間絶縁膜２３が設けられ、
層間絶縁膜２３上に金属配線層２４が設けられている。
金属配線層２４は、コンタクトプラグ２５によってビッ
ト線コンタクト２０に接続されてビット線（ＢＬ）とし
て機能する。

【００１８】なお制御ゲート１５は、素子分離領域ＳＴ
Ｉに交差する方向で隣接するＮＡＮＤセル間において共
通接続されている。そして図示せぬ領域で、選択トラン
ジスタＳＴ１、ＳＴ２の制御ゲート１５はセレクトゲー
ト線ＳＧＳ１、ＳＧＤ１に接続され、メモリセルトラン
ジスタＭＣ１〜ＭＣｎの制御ゲート１５は制御ゲート線
ＣＧ１〜ＣＧｎに接続されている。また図示せぬ領域
で、選択トランジスタの電荷蓄積層１４と制御ゲート１
５とは電気的に接続されており、セレクトゲート線ＳＧ
Ｓ、ＳＧＤに与えられる信号は電荷蓄積層１４に直接印
加される。更に、共通ソース線ＳＬも、隣接するＮＡＮ
Ｄセル間で共通接続されている。

【００１９】そして、ビット線ＢＬが図示せぬカラムセ
レクタに接続され、セレクトゲート線ＳＧＤ、ＳＧＳ及
び制御ゲート線ＣＧ１〜ＣＧｎが図示せぬロウデコーダ
に接続され、共通ソース線ＳＬが図示せぬ消去制御回路
に接続される。

【００２０】次に、上記構成のＮＡＮＤ型フラッシュメ
モリの製造方法について図３乃至図７を用いて説明す
る。図５を除く図３乃至図７はフラッシュメモリの製造
工程を順次示す断面図であり、図５は図４の一部領域の
拡大図である。

【００２１】まず、ｐ型シリコン基板（あるいはｐ型ウ
ェル領域）１０上にゲート絶縁膜１１、電荷蓄積層１
２、ゲート間絶縁膜１４、制御ゲート１３、及びゲート
キャップ膜１５を形成する。そして電荷蓄積層１２、ゲ
ート間絶縁膜１４、制御ゲート１３、及びゲートキャッ
プ膜１５を、その側壁部が揃うように自己整合的にパタ
ーニングして、図３に示すような積層ゲートを形成す
る。

【００２２】次に図４に示すように、積層ゲート間に位
置するゲート絶縁膜１１をエッチングし、更に積層ゲー
ト間のシリコン基板１０をエッチングして、ゲート絶縁
膜１１に接するシリコン基板１０と不純物拡散層１６と
の間に段差を形成する。本工程は、エッチング選択比を
最適化することにより、シリコン酸化膜系のエッチング
処理でゲート絶縁膜１１とシリコン基板１０のエッチン
グを連続的に行っても良いし、まずシリコン酸化膜系の
エッチング処理によりゲート絶縁膜１１をエッチング
し、その後シリコン系のエッチング処理によりシリコン
基板１０をエッチングしても良い。次に、熱酸化法によ
り積層ゲートの上面、側壁上、及び積層ゲート間のシリ
コン基板１０上にシリコン酸化膜１７を形成する。更
に、必要であれば全面にレジストを塗布して、リソグラ
フィ工程によりメモリセル領域にのみレジスト開口部を
形成する。そして、積層ゲート間のシリコン基板１０内
に、ｎ型不純物を注入することで、ソース、ドレイン領
域となるｎ型不純物拡散層１６を形成する。本工程によ
り、選択トランジスタＳＴ１、ＳＴ２及びｎ個のメモリ
セルトランジスタＭＣ１〜ＭＣｎが完成する。

【００２３】上記のようにして形成された図４の構成の
一部領域の拡大図を図５に示す。図示するように、ゲー
ト絶縁膜１１に接するシリコン基板１０表面と、積層ゲ
ート間の不純物拡散層１６表面との間の段差深さｄ１
は、ゲート絶縁膜１１の膜厚ｄ２よりも大きくなるよう
に（ｄ１＞ｄ２）、すなわち、積層ゲート間の不純物拡
散層１６の少なくとも一部の表面が、ゲート絶縁膜１１
に接するシリコン基板１０表面よりも、ｄ２以上深くな
るように、シリコン基板１０のエッチングを行うことが
望ましい。また、この段差が電荷蓄積層１２直下にまで
形成されると、ゲート絶縁膜１１の膜厚が厚くなること
になるため、メモリセルの特性が劣化する。従って、段
差は電荷蓄積層１２より外側に在ることが望ましい（ｌ
１＞ｌ２）。

【００２４】次に図６に示すように、積層ゲートを被覆
するようにして全面にシリコン窒化膜等によるコンタク
トバリア膜１８を形成し、引き続き、全面にＢＰＳＧ膜
等による層間絶縁膜１９を形成する。

【００２５】次に図７に示すように、リソグラフィ技術
とエッチングにより、選択トランジスタＳＴ１のドレイ
ン領域に達するコンタクトホールＣ１及び選択トランジ
スタＳＴ２のソース領域に達するコンタクトホールＣ２
を形成する。そして、各コンタクトホールＣ１、Ｃ２内
に、低抵抗の多結晶シリコン膜、またはタングステン等
の金属膜等のコンタクト材を埋め込み、平坦化すること
によりビット線コンタクト２０及びソース線コンタクト
２１を形成する。

【００２６】その後は、層間絶縁膜１９上に金属配線層
２２を形成する。この金属配線層２２の一部は共通ソー
ス線ＳＬとなる。更に層間絶縁膜１９上に層間絶縁膜２
３を形成し、層間絶縁膜２３中にビット線コンタクト２
０に電気的に接続されるコンタクトプラグ２５を形成す
る。そして、層間絶縁膜２３上にビット線ＢＬとなる金
属配線層２４を形成して図２に示すＮＡＮＤ型フラッシ
ュメモリのメモリセルアレイ領域を完成する。

【００２７】上記のような構成及び方法によれば、電荷
蓄積層１２エッジにおける電界集中を抑制し、メモリセ
ルの信頼性を向上できる。この点について図８（ａ）、
（ｂ）を用いて説明する。図８は、シリコン基板１０を
電荷蓄積層１２に対して正にバイアスした際のゲート絶
縁膜１１近傍における電界分布の様子を表しており、
（ａ）図は、本実施形態に係る構造を有するメモリセ
ル、（ｂ）図は従来構造を有するメモリセルの断面図で
ある。また、図中の電荷蓄積層エッジから発生している
複数の線は電界強さの等高線であり、外側に向かうにつ
れて電界は弱くなる。

【００２８】図８（ａ）に示すように、本実施形態に係
る構造であると、積層ゲート間のシリコン基板１０（不
純物拡散層１６）が深いために、電界の強い領域は積層
ゲートの外側へ拡がりにくい。これに対して図８（ｂ）
に示すような従来構造であると、本実施形態に係る構造
に比べて電界の強い領域は積層ゲートの外側へ広く延び
ている。電界の強い領域が積層ゲートの外側へ広く延び
ると言うことは、電荷蓄積層のチャネル長方向におい
て、電荷蓄積層エッジ部分で電界が特に集中すると言う
ことである。しかし、本実施形態に係る構造では電界の
強い領域の広がりを抑制しており、換言すれば、電荷蓄
積層のチャネル長方向において、電界分布を均一に近づ
けている。そのため、電荷蓄積層エッジでの電界集中が
抑えられる。その結果、トンネル電流によるゲート絶縁
膜１１への電子トラップの発生を防止出来、メモリセル
の信頼性を向上できる。

【００２９】また、上記の段差は電荷蓄積層１２の外側
に設けられている。従って、トランジスタのゲート絶縁
膜１１の膜厚はチャネル方向に沿って均一である。その
ため、メモリセルの特性劣化を招くことなく上記効果が
得られる。これは、熱酸化によって積層ゲート側壁及び
積層ゲート間の不純物拡散層１６上に絶縁膜１７を形成
することで容易に実現できる。なぜなら、不純物拡散層
１６上よりも積層ゲートの側壁部分において、酸化が速
く進むからである。

【００３０】図９乃至図１１は、本実施形態の変形例に
係るフラッシュメモリの製造方法の一部工程を順次示す
断面斜視図であり、特に上記第１の実施形態で説明した
図４の工程において積層ゲート間のシリコン基板のエッ
チング工程について示している。本工程は、特願２００
０−２４５０２９号特許出願に提案されているセルフア
ラインコンタクト構造の製造方法を、シリコン基板のエ
ッチング工程に同時に適用するものである。

【００３１】まず図９は、上記第１の実施形態で説明し
た図３の構造に対応する断面斜視図である。図示するよ
うに、素子分離領域ＳＴＩは、シリコン基板１０内に設
けられたトレンチ２７と、トレンチ２７を埋め込むシリ
コン酸化膜等の絶縁膜２６を有してなる。ところで、素
子分離領域ＳＴＩの上面は、シリコン基板１０の上面よ
りも高いのが通常である。従って、セルフアラインコン
タクトでビット線コンタクト及び共通ソース線コンタク
トを形成しようとすると、素子分離領域ＳＴＩ側面にコ
ンタクトバリア膜１８が残ってしまう。そこで上記特許
出願では、図９に示す状態において、絶縁膜２６をエッ
チングすることにより素子分離領域ＳＴＩ上面を低くす
る技術が開示されている。

【００３２】この技術を利用して、まず図１０に示すよ
うに、シリコン酸化膜系のエッチングにより素子分離領
域ＳＴＩを構成する絶縁膜２６の上面をエッチングする
と共に、積層ゲート間のゲート絶縁膜１１をエッチング
して除去する。

【００３３】ここで、ゲート絶縁膜１１が全てエッチン
グされた後も、更にエッチングを続ける。これにより絶
縁膜２６だけでなく、積層ゲート間のシリコン基板１０
をエッチング出来る。その結果、図１１に示すように、
積層ゲート間のシリコン基板面が、積層ゲート直下のシ
リコン基板面よりも低くすることが出来る。勿論、積層
ゲート下の絶縁膜２６はエッチングされないため、制御
ゲート線ＣＧ方向で隣接する電荷蓄積層１２は電気的に
分離されている。

【００３４】上記のような製造方法を用いれば、積層ゲ
ートがマスクとして機能するため、例えばリソグラフィ
工程等、シリコン基板１０のエッチングのための新たな
工程を必要としない。単純に、絶縁膜２６のエッチング
時間を長くするのみでシリコン基板１０のエッチングが
可能である。そのため、製造工程の複雑化、煩雑化を招
くことなく本実施形態に係るフラッシュメモリを製造で
きる。また、本実施形態に係る効果に併せて、上記特許
出願記載の効果を得ることが出来る。

【００３５】次にこの発明の第２の実施形態に係る半導
体記憶装置について、図１２、図１３を用いて説明す
る。図１２はＮＯＲ型フラッシュＥＥＰＲＯＭの平面図
であり、図１３は図１２におけるＸ２−Ｘ２’線方向に
沿った断面図である。

【００３６】上記第１の実施形態と同様、図示するよう
に、ｐ型シリコン基板（あるいはｐ型ウェル領域）１０
内には複数の素子分離領域ＳＴＩが帯状に設けられてい
る。そして、隣接する素子分離領域ＳＴＩ間の領域が素
子領域ＡＡとなっている。

【００３７】この素子領域ＡＡ内には、メモリセルトラ
ンジスタＭＣが複数設けられている。各メモリセルトラ
ンジスタＭＣは、ゲート絶縁膜（トンネル絶縁膜）１１
を介在して設けられた積層ゲートを有している。積層ゲ
ートは、ゲート絶縁膜１１上に設けられ、メモリセル毎
に電気的に分離された電荷蓄積層（ＦＧ）１２、制御ゲ
ート１３、電荷蓄積層１２及び制御ゲート１３間に設け
られたゲート間絶縁膜１４、並びに制御ゲート１３上に
設けられたゲートキャップ膜１５を有している。積層ゲ
ートの両側のシリコン基板１０中には、チャネルが形成
されるシリコン基板１０と逆導電型のｎ型不純物拡散層
１６が設けられている。この不純物拡散層１６がソー
ス、ドレイン領域（Ｓ、Ｄ）として機能することで、各
選択トランジスタ及びメモリセルトランジスタが形成さ
れている。そして、上記構成を有するメモリセルトラン
ジスタＭＣがソース、ドレイン領域１６を共用するよう
にして配置されている。上記積層ゲート及び不純物拡散
層１６上には絶縁膜１７が設けられ、更にコンタクトバ
リア膜１８が設けられている。なお、上記構成のメモリ
セルにおいて、図１３に示すように隣接する積層ゲート
間のｎ型不純物拡散層１６の表面の一部が除去されてお
り、チャネル領域の表面と不純物拡散層１６の一部表面
との間に段差が設けられている。すなわち、メモリセル
トランジスタのチャネルが形成されるシリコン基板１０
とゲート絶縁膜１１との界面が、不純物拡散層１６の一
部と絶縁膜１７との界面よりも高く位置している。

【００３８】そして、コンタクトバリア膜１８上に層間
絶縁膜１９が設けられている。また層間絶縁膜１９内に
はメモリセルトランジスタＭＣのドレイン領域、ソース
領域に達するコンタクトホールＣ１、Ｃ２が設けられ、
このコンタクトホールＣ１、Ｃ２内に、ビット線コンタ
クト２０及び共通ソース線コンタクト２１がそれぞれ設
けられている。

【００３９】そして、層間絶縁膜１９上には金属配線層
２２が設けられ、その一部は共通ソース線コンタクト２
１に接続されて共通ソース線（ＳＬ）として機能する。
更に層間絶縁膜１９上には層間絶縁膜２３が設けられ、
層間絶縁膜２３上に金属配線層２４が設けられている。
金属配線層２４は、コンタクトプラグ２５によってビッ
ト線コンタクト２０に接続されてビット線（ＢＬ）とし
て機能する。

【００４０】なお制御ゲート１５は、素子分離領域ＳＴ
Ｉに交差する方向で隣接する素子領域ＡＡ間において共
通接続され、図示せぬ領域で制御ゲート線ＣＧ１〜ＣＧ
ｎに接続されている。

【００４１】そして、ビット線ＢＬが図示せぬカラムセ
レクタに接続され、制御ゲート線ＣＧ１〜ＣＧｎが図示
せぬロウデコーダに接続され、共通ソース線ＳＬが図示
せぬ消去制御回路に接続される。

【００４２】上記構成のＮＯＲ型フラッシュメモリの製
造方法は、上記第１の実施形態と同様であるので説明は
省略する。勿論、第１の実施形態の変形例で説明した方
法を用いることも可能である。

【００４３】上記のような構成によれば、電荷蓄積層１
２エッジにおける電界集中を抑制し、メモリセルの信頼
性を向上できる。ＮＯＲ型フラッシュメモリでは、電荷
蓄積層１２から電子をソース領域１６またはシリコン基
板１０に放出することによりデータの書き換えを行う。
電荷蓄積層１２に対して正のバイアスをシリコン基板１
０に印加することにより、電子をシリコン基板１０へ放
出する場合のゲート絶縁膜１１近傍における電界分布
は、上記第１の実施形態で説明した図８（ａ）のように
なる。すなわち、積層ゲート間のシリコン基板１０（不
純物拡散層１６）が深いために、電界の強い領域は積層
ゲートの外側へ拡がりにくい。従って、電荷蓄積層エッ
ジでの電界集中が抑えられ、トンネル電流によるゲート
絶縁膜１１への電子トラップの発生を防止出来る。ま
た、電荷蓄積層１２に対して正のバイアスをソース領域
１６に印加することにより、電子をソース領域１６へ放
出する場合のゲート絶縁膜１１近傍における電界分布
は、図８（ａ）において、電荷蓄積層１２の一方のエッ
ジのみ着目した分布となる。従来構造でも同様に図８
（ｂ）の電荷蓄積層の一方のエッジのみ着目すればよ
い。この場合でも、電界の強い領域が積層ゲートの外側
へ拡がることを防止出来、トンネル電流によるゲート絶
縁膜１１への電子トラップの発生を防止出来る。

【００４４】このように、ＮＯＲ型フラッシュメモリの
場合であっても上記第１の実施形態と同様の効果を得る
ことが出来る。

【００４５】次にこの発明の第３の実施形態に係る半導
体記憶装置について、図１４、図１５を用いて説明す
る。図１４、図１５はそれぞれＮＡＮＤ型、ＮＯＲ型フ
ラッシュＥＥＰＲＯＭのビット線方向に沿った断面図で
ある。

【００４６】本実施形態に係るフラッシュメモリは、上
記第１、第２の実施形態で説明した図２、図１３の構造
において、積層ゲート間のｎ型不純物拡散層１６上に、
絶縁膜１７よりも大きい膜厚の絶縁膜２８を設けた構造
を有している。この絶縁膜２８は、不純物拡散層１６中
に潜り込むようにして形成されているため、シリコン基
板１０とゲート絶縁膜１１との界面は、不純物拡散層１
６の一部と絶縁膜２８との界面よりも高く位置してい
る。

【００４７】次に上記構成のフラッシュメモリの製造方
法について説明する。まず第１の実施形態で説明した図
３の構造を形成する。次に、シリコン基板１０のエッチ
ングを行わずに熱酸化を行い、絶縁膜（シリコン酸化
膜）１７を形成する。この際、積層ゲートの上面及び側
面よりも、シリコン基板１０上において絶縁膜１７の膜
厚が大きくなるように制御する。これは、図３の構造に
おいて、酸化速度を増加させる不純物、例えばフッ素
（fluorine）を積層ゲート間のシリコン基板１０中に注
入することで実現できる。すると、積層ゲート間の領域
ではその他の領域に比べて急激に酸化が進行する。従っ
て、この領域における絶縁膜１７は大きな膜厚を有する
ようになり、絶縁膜１７はシリコン基板１０の深くまで
潜り込むようにして形成される（これを絶縁膜２８とす
る）。

【００４８】その後は、積層ゲート間のシリコン基板１
０内に、ｎ型不純物を注入することでソース、ドレイン
領域となるｎ型不純物拡散層１６を形成し、第１の実施
形態と同様の工程によって図１４、図１５の構造が得ら
れる。

【００４９】本実施形態に係る構造であっても、積層ゲ
ート間の不純物拡散層１６表面が、積層ゲート直下のシ
リコン基板１０より低くなるような段差が形成されるた
め、上記第１、第２の実施形態と同様の効果が得られ
る。

【００５０】勿論、ゲート絶縁膜１１に接するシリコン
基板１０表面と不純物拡散層１６表面との間の段差が、
ゲート絶縁膜１１の膜厚よりも大きくなるように、絶縁
膜２８を形成することが望ましい。また、絶縁膜２８の
端部は電荷蓄積層１２より外側に在ることが望ましい。

【００５１】次にこの発明の第４の実施形態に係る半導
体記憶装置について、図１６を用いて説明する。図１６
はＮＡＮＤ型フラッシュＥＥＰＲＯＭのビット線方向に
沿った、周辺回路領域を含む断面図である。メモリセル
アレイ領域の構造は第１の実施形態で説明した図２の構
造と同様であるので説明は省略する。

【００５２】周辺回路領域は、例えばカラムセレクタや
デコーダ回路等、メモリセル以外の回路が形成される領
域である。図示するように、周辺領域は、シリコン基板
１０中に設けられた素子分離領域３０によってメモリセ
ルアレイ領域と電気的に分離されている。そして、シリ
コン基板（第３半導体領域）１０上にゲート絶縁膜（第
２ゲート絶縁膜）３１を介在して設けられたゲート電極
３２、絶縁膜３３及びシリコン基板１０中に設けられた
不純物拡散層（第４半導体領域）３４を有するＭＯＳト
ランジスタが形成されている。このＭＯＳトランジスタ
の不純物拡散層３４の表面（第４界面）は、シリコン基
板１０表面（第３界面）からエッチングにより落とし込
まれており、その段差（第２段差）はメモリセルアレイ
領域における不純物拡散層１６に形成された段差（第１
段差）と同じ高さである。そして、不純物拡散層３４上
及びゲート電極上に絶縁膜（第２絶縁膜）３５が設けら
れ、全体を層間絶縁膜１９、２３が被覆している。更
に、ＭＯＳトランジスタのソース、ドレイン領域３４に
達するコンタクトプラグ３６、３９、及びそれぞれに電
気的に接続された金属配線層３７、３８が設けられるこ
とで周辺領域が形成されている。

【００５３】本実施形態に係るフラッシュメモリによれ
ば、メモリセルアレイ領域内のトランジスタと同様に周
辺回路内のＭＯＳトランジスタの不純物拡散層３４表面
をエッチングしている。通常、周辺領域のＭＯＳトラン
ジスタはメモリセルアレイ領域内のトランジスタと同一
工程で形成される。従って、第１の実施形態において図
４を用いて説明した工程で、メモリセルアレイ領域だけ
でなく周辺領域においてもシリコン基板１０のエッチン
グを行うことが望ましい。これにより、周辺回路にマス
クを設けるなどの余分な工程を設ける必要がないため、
従来と同様の工程にて第１、第２の実施形態で説明した
構造が実現できる。

【００５４】勿論、上記第１、第２の実施形態だけでな
く、第３の実施形態で説明した構造を周辺回路に適用し
ても構わない。

【００５５】上記第１乃至第４の実施形態に係る半導体
記憶装置によれば、チャネル領域の表面と不純物拡散層
の一部表面との間に段差を設けることにより、メモリセ
ルトランジスタのチャネルが形成されるシリコン基板と
ゲート絶縁膜との界面が、不純物拡散層の一部と絶縁膜
との界面よりも高く位置するようにしている。その結
果、電荷蓄積層のチャネル長方向における電界分布が均
一に近づき、電荷蓄積層エッジでの電界集中が抑えられ
る。よって、トンネル電流によるゲート絶縁膜への電子
トラップの発生を防止出来、メモリセルの信頼性を向上
できる。

【００５６】なお、上記実施形態では段差深さがゲート
絶縁膜以上である場合で説明したが、勿論、ゲート絶縁
膜より小さい場合であっても同様の効果は得られる。但
し、電界集中の抑制という観点において、チャネル領域
の表面と不純物拡散層の表面との間の段差は大きい方が
好ましい。しかしながら、段差が過度に大きい場合に
は、ショートチャネル効果が顕著に現れる場合も考え得
るため、そのような悪影響が発生しない程度の深さに設
定する必要がある。なお、この発明は上記実施形態で説
明したＮＡＮＤ型、ＮＯＲ型フラッシュＥＥＰＲＯＭに
限られるものではなく、高電圧を印加することにより絶
縁膜を介した電子の授受でデータの書き換えを行う半導
体記憶装置全般に適用できる。

【００５７】なお、本願発明は上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。

【００５８】

【発明の効果】以上説明したように、この発明によれ
ば、ゲート絶縁膜中への電子トラップを抑制し、メモリ
セルの信頼性を向上できる半導体記憶装置を提供でき
る。

【図面の簡単な説明】

【図１】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュメモリの平面図。

【図２】図２におけるＸ１−Ｘ１’線に沿った断面図。

【図３】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュメモリの第１の製造工程の断面図。

【図４】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュメモリの第２の製造工程の断面図。

【図５】図４の一部領域の拡大図。

【図６】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュメモリの第３の製造工程の断面図。

【図７】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュメモリの第４の製造工程の断面図。

【図８】メモリセルのゲート絶縁膜近傍における電界分
布を示しており、（ａ）図は第１の実施形態の構造、
（ｂ）図は従来構造のメモリセルの断面図。

【図９】この発明の第１の実施形態の変形例に係るＮＡ
ＮＤ型フラッシュメモリの第１の製造工程の断面図。

【図１０】この発明の第１の実施形態の変形例に係るＮ
ＡＮＤ型フラッシュメモリの第２の製造工程の断面図。

【図１１】この発明の第１の実施形態の変形例に係るＮ
ＡＮＤ型フラッシュメモリの第３の製造工程の断面図。

【図１２】この発明の第２の実施形態に係るＮＯＲ型フ
ラッシュメモリの平面図。

【図１３】図１２におけるＸ２−Ｘ２’線に沿った断面
図。

【図１４】この発明の第３の実施形態に係るＮＡＮＤ型
フラッシュメモリの断面図。

【図１５】この発明の第３の実施形態に係るＮＯＲ型フ
ラッシュメモリの断面図。

【図１６】この発明の第４の実施形態に係るＮＡＮＤ型
フラッシュメモリの断面図。

【図１７】従来のＮＡＮＤ型フラッシュメモリの断面
図。

【符号の説明】

１０、１００…シリコン基板１１、３１、１１０…ゲート絶縁膜１２、１２０…電荷蓄積層１３、１４０…制御ゲート１５、１５０…ゲート間絶縁膜１６、３４、１６０…不純物拡散層１７、２７、２８、３３、３５、１７０…絶縁膜１８、１８０…コンタクトバリア膜１９、２３、１９０、２３０…層間絶縁膜２０、２００…ビット線コンタクト２１、２１０…ソース線コンタクト２２、２４、３７、３８、２２０、２４０…金属配線層２５、３６、３９、２５０…コンタクトプラグ２６…トレンチ３０…素子分離領域３２…ゲート電極

フロントページの続きＦターム(参考） 5F083 EP33 EP34 EP54 EP55 EP56 EP62 EP65 EP67 EP76 EP77 ER22 GA19 JA04 JA39 JA56 MA06 MA19 MA20 NA01 PR03 PR12 PR14 PR36 PR43 PR45 PR53 PR55 ZA05 ZA07 5F101 BA29 BA36 BB05 BD05 BD10 BD22 BD33 BD34 BD35 BE07 BH03 BH09 BH13 BH21

Claims

【特許請求の範囲】

【請求項１】第１導電型の第１半導体領域と、互いに離間するようにして、前記第１半導体領域の表面
内に複数設けられた第２導電型の第２半導体領域と、前記第２半導体領域間の前記第１半導体領域上に第１ゲ
ート絶縁膜を介在して設けられ、電荷蓄積層及び制御ゲ
ートを含む積層ゲートと、前記第２半導体領域上に設けられた第１絶縁膜とを具備
し、前記第１ゲート絶縁膜と前記第１半導体領域とが接
する第１界面と、前記第１絶縁膜と前記第２半導体領域
とが接する第２界面の一部との間に第１段差を有するこ
とにより、前記第１界面は前記第２界面の一部よりも高
く位置することを特徴とする半導体記憶装置。
【請求項２】前記第１段差の高さは、前記第１ゲート
絶縁膜の膜厚よりも大きいことを特徴とする請求項１記
載の半導体記憶装置。
【請求項３】前記第１段差は、前記積層ゲートから離
隔して設けられていることを特徴とする請求項１または
２記載の半導体記憶装置。
【請求項４】前記積層ゲートと前記第２半導体領域と
を含んでなるメモリセルトランジスタを制御する周辺回
路を更に備え、前記周辺回路は、第３半導体領域、互いに離間するようにして前記第３半
導体領域の表面内に複数設けられた該第３半導体領域と
逆導電型の第４半導体領域、及び前記第４半導体領域間
の前記第３半導体領域上に第２ゲート絶縁膜を介在して
設けられたゲート電極を有する周辺トランジスタと、前記第４半導体領域上に設けられた第２絶縁膜とを備え、前記第２ゲート絶縁膜と前記第３半導体領域と
が接する第３界面と、前記第２絶縁膜と前記第４半導体
領域とが接する第４界面の一部との間に前記第１段差と
同等の高さの第２段差を有することにより、前記第３界
面は前記第４界面の一部よりも高く位置することを特徴
とする請求項１乃至３いずれか１項記載の半導体記憶装
置。
【請求項５】第１導電型の第１半導体領域と、互いに離間するようにして、前記第１半導体領域の表面
内に複数設けられた第２導電型の第２半導体領域と、前記第２半導体領域間の前記第１半導体領域上に第１ゲ
ート絶縁膜を介在して設けられ、電荷蓄積層及び制御ゲ
ートを含む積層ゲートと、前記第２半導体領域表面の一部領域内に設けられ、該第
２半導体領域表面から該第２半導体領域内に向かって前
記第１ゲート絶縁膜の膜厚よりも深く設けられた第１絶
縁膜とを具備することを特徴とする半導体記憶装置。
【請求項６】前記第１絶縁膜は、前記積層ゲートから
離隔して設けられていることを特徴とする請求項５記載
の半導体記憶装置。
【請求項７】前記積層ゲートと前記第２半導体領域と
を含んでなるメモリセルトランジスタを制御する周辺回
路を更に備え、前記周辺回路は、第３半導体領域、互いに離間するようにして前記第３半
導体領域の表面内に複数設けられた該第３半導体領域と
逆導電型の第４半導体領域、及び前記第４半導体領域間
の前記第３半導体領域上に第２ゲート絶縁膜を介在して
設けられたゲート電極を有する周辺トランジスタと、前記第４半導体領域表面の一部領域内に設けられ、前記
第４半導体領域表面から該第４半導体領域内に向かって
前記第１絶縁膜と同等の深さを有するようにして設けら
れた第２絶縁膜とを備えることを特徴とする請求項５ま
たは６記載の半導体記憶装置。
【請求項８】半導体基板内に設けられた複数の帯状の
トレンチ、及び該トレンチを埋め込み且つ前記半導体基
板表面よりも高い位置に上面を有する第３絶縁膜を含む
素子分離領域を更に備え、前記第１半導体領域は、前記素子分離領域によって電気
的に分離された、隣接する素子分離領域間の領域であっ
て、前記積層ゲートは、隣接する前記第１半導体領域間にお
いて前記制御ゲートが共通接続され、且つ電荷蓄積層が
分離されるようにして、前記第１半導体領域上及び前記
素子分離領域上に設けられ、前記積層ゲート直下に位置する前記第３絶縁膜の上面
は、隣接する前記積層ゲート間に位置する前記第３絶縁
膜の上面よりも高いことを特徴とする請求項１乃至７い
ずれか１項記載の半導体記憶装置。
【請求項９】前記電荷蓄積層は、前記ゲート絶縁膜を
介して前記第１半導体領域または第２半導体領域との間
で電子の授受を行うことによりデータの書き込みが行わ
れることを特徴とする請求項１乃至８いずれか１項記載
の半導体記憶装置。
【請求項１０】半導体基板の表面内に設けられたソー
ス・ドレイン領域と、電荷蓄積層及び制御ゲートを含む
積層ゲートとを有するメモリセルを具備する半導体記憶
装置であって、前記ソース・ドレイン領域の一部領域の表面が、前記メ
モリセルのチャネル領域が形成される前記半導体基板表
面よりも低いことを特徴とする半導体記憶装置。