JP2003152116A5 - - Google Patents

Description

【０００８】
【課題を解決するための手段】
この発明の第１の態様に係る半導体記憶装置は、半導体基板上に形成され、第１積層ゲートを有する第１選択トランジスタと、前記第１選択トランジスタの前記第１積層ゲートに隣接する前記半導体基板をエッチングすることにより、前記半導体基板表面に段差を形成するようにして設けられた第１段差領域と、前記第１段差領域に形成された第１コンタクトプラグとを具備することを特徴としている。

【０００９】
また、この発明の第２の態様に係る半導体記憶装置は、少なくとも１つのメモリセルトランジスタを含むメモリセルユニットと、前記メモリセルユニットを選択する選択トランジスタと、前記選択トランジスタに接続された第１コンタクトプラグと、複数の前記メモリセルユニット及び選択トランジスタが形成されたメモリセルアレイとを具備し、前記メモリセルユニットは、第１導電型の第１半導体層の表面内に互いに離隔して形成された、前記第１導電型と逆導電型の第２導電型の第２、第３半導体層と、前記第２、第３半導体層間の前記第１半導体層上に第１ゲート絶縁膜を介在して設けられ、電荷蓄積層及び制御ゲートを含む積層ゲートと、前記第２、第３半導体層上に形成された第１絶縁膜とを備え、前記選択トランジスタは、前記第１半導体層の表面内に形成され、前記第２半導体層に接続された第２導電型の第４半導体層と、前記第１半導体層の表面内に、前記第４半導体層と離隔して形成された第２導電型の第５半導体層と、前記第４、第５半導体層間の前記第１半導体層上に第２ゲート絶縁膜を介在して形成された第１ゲート電極と、前記第４半導体層上に形成され、前記第４半導体層との界面の少なくとも一部が、前記第１半導体層と前記第２ゲート絶縁膜との界面よりも第１段差を有するように低く位置する第２絶縁膜とを備え、前記第１コンタクトプラグは、前記第５半導体層上に形成され、前記第５半導体層との界面の少なくとも一部が、前記第１半導体層と前記第２ゲート絶縁膜との界面よりも前記第１段差を有するように低く位置し、前記ビット線またはソース線に電気的に接続されていることを特徴としている。

【００１０】
更に、この発明の第３の態様に係る半導体記憶装置は、第１導電型の第１半導体層の表面内に、互いに離隔して形成された第２導電型の第２、第３半導体層と、前記第２、第３半導体層間の前記第１半導体層上に、第１ゲート絶縁膜を介在して設けられ、電荷蓄積層及び制御ゲートを含む積層ゲートと、前記第２、第３半導体層表面の一部領域内に設けられ、該第２、第３半導体層表面から該第２、第３半導体層内に向かって、前記第１ゲート絶縁膜の膜厚よりも深く設けられた第１絶縁膜とを具備することを特徴としている。
更に、この発明の第４の態様に係る半導体記憶装置は、半導体基板の表面内に形成された第１ソース領域及び第１ドレイン領域と、前記第１ソース、ドレイン領域間の前記半導体基板上に形成され、電荷蓄積層及び制御ゲートを備えるメモリセルトランジスタと、前記半導体基板の表面内に形成され、一方が前記第１ソース、ドレイン領域のいずれかに接続された第２ソース領域及び第２ドレイン領域と、前記第２ソース、ドレイン領域間の前記半導体基板上に形成されたゲート電極とを備える選択トランジスタとを具備し、前記第２ソース、ドレイン領域の他方の一部領域の表面は、前記選択トランジスタにおいてチャネル領域が形成される前記半導体基板表面よりも低く位置することを特徴としている。

Claims (19)

1. 半導体基板上に形成され、第１積層ゲートを有する第１選択トランジスタと、
   前記第１選択トランジスタの前記第１積層ゲートに隣接する前記半導体基板をエッチングすることにより、前記半導体基板表面に段差を形成するようにして設けられた第１段差領域と、
   前記第１段差領域に形成された第１コンタクトプラグと
   を具備することを特徴とする半導体記憶装置。
2. 前記半導体基板上に形成され、第２積層ゲートを有する第２選択トランジスタと、
   前記第２選択トランジスタの前記第２積層ゲートに隣接する前記半導体基板をエッチングすることにより、前記半導体基板表面に段差を形成するようにして設けられた第２段差領域と、
   前記第２段差領域に形成された第２コンタクトプラグと
   を更に備えることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１、第２選択トランジスタ間に形成され、それぞれが不純物拡散層を有する少なくとも１つのメモリセルを含むメモリセルユニットと、
   それぞれの前記メモリセルに隣接する前記半導体基板をエッチングすることにより、前記半導体基板表面に段差を形成するようにして設けられた第３段差領域と、
   を更に備えることを特徴とする請求項２記載の半導体記憶装置。
4. 前記半導体基板上に形成され、ゲート電極及び不純物拡散層を有する周辺回路領域と、
   前記周辺回路領域の前記ゲート電極に隣接する前記半導体基板をエッチングすることにより、前記不純物拡散層の少なくとも一部が形成された前記半導体基板表面に段差を形成するようにして設けられた第３段差領域と、
   前記第３段差領域に形成された第３コンタクトプラグと
   を更に備えることを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
5. 少なくとも１つのメモリセルトランジスタを含むメモリセルユニットと、
   前記メモリセルユニットを選択する選択トランジスタと、
   前記選択トランジスタに接続された第１コンタクトプラグと、
   複数の前記メモリセルユニット及び選択トランジスタが形成されたメモリセルアレイと
   を具備し、前記メモリセルユニットは、第１導電型の第１半導体層の表面内に互いに離隔して形成された、前記第１導電型と逆導電型の第２導電型の第２、第３半導体層と、
   前記第２、第３半導体層間の前記第１半導体層上に第１ゲート絶縁膜を介在して設けられ、電荷蓄積層及び制御ゲートを含む積層ゲートと、
   前記第２、第３半導体層上に形成された第１絶縁膜とを備え、
   前記選択トランジスタは、前記第１半導体層の表面内に形成され、前記第２半導体層に接続された第２導電型の第４半導体層と、
   前記第１半導体層の表面内に、前記第４半導体層と離隔して形成された第２導電型の第５半導体層と、
   前記第４、第５半導体層間の前記第１半導体層上に第２ゲート絶縁膜を介在して形成された第１ゲート電極と、
   前記第４半導体層上に形成され、前記第４半導体層との界面の少なくとも一部が、前記第１半導体層と前記第２ゲート絶縁膜との界面よりも第１段差を有するように低く位置する第２絶縁膜とを備え、
   前記第１コンタクトプラグは、前記第５半導体層上に形成され、前記第５半導体層との界面の少なくとも一部が、前記第１半導体層と前記第２ゲート絶縁膜との界面よりも前記第１段差を有するように低く位置し、前記ビット線またはソース線に電気的に接続されている
   ことを特徴とする半導体記憶装置。
6. 前記第２、第３半導体層と、前記第１絶縁膜との界面の少なくとも一部は、前記第１半導体層と前記第１ゲート絶縁膜との界面よりも、前記 第１段差を有するように低く位置する
   ことを特徴とする請求項５記載の半導体記憶装置。
7. 前記選択トランジスタに形成された前記第１段差は、前記第２ゲート絶縁膜の膜厚よりも大きい
   ことを特徴とする請求項５または６記載の半導体記憶装置。
8. 前記メモリセルトランジスタに形成された前記第１段差は、前記第１ゲート絶縁膜の膜厚よりも大きい
   ことを特徴とする請求項６記載の半導体記憶装置。
9. 前記選択トランジスタに形成された前記第１段差は、前記第１ゲート電極のエッジよりも外側に位置する
   ことを特徴とする請求項５乃至８いずれか１項記載の半導体記憶装置。
10. 前記メモリセルトランジスタに形成された前記第１段差は、前記積層ゲートのエッジよりも外側に位置する
    ことを特徴とする請求項６または８記載の半導体記憶装置。
11. 前記第１半導体層の表面内に互いに離隔して形成された第２導電型の第６、第７半導体層と、前記第６、第７半導体層間の前記第１半導体層上に第３ゲート絶縁膜を介在して形成された第２ゲート電極と、前記第６半導体層上に形成された第３絶縁膜とを有する周辺回路トランジスタと、
    前記第７半導体層上に形成され、前記第７半導体層との界面の少なくとも一部が、前記第１半導体層と前記第３ゲート絶縁膜との界面よりも、前記第１段差と同等の高さの第２段差を有するように低く位置する第２コンタクトプラグと
    を更に備えることを特徴とする請求項５乃至１０いずれか１項記載の半導体記憶装置。
12. 前記第１半導体層内に形成された複数の帯状のトレンチと、該トレンチを埋め込み、前記第１半導体層表面よりも高い位置に上面を有する第４絶縁膜を含む素子分離領域を更に備え、
    前記積層ゲートは、前記素子分離領域を挟んで隣接する前記第１半導体層間において前記制御ゲートが共通接続され、且つ電荷蓄積層が分離されるようにして、前記第１半導体層上及び前記素子分離領域上に設けられ、
    前記積層ゲート及び前記第１ゲート電極直下に位置する前記第４絶縁膜の上面は、隣接する前記積層ゲート間及び前記第１ゲート電極間に位置する前記第４絶縁膜の上面よりも高い
    ことを特徴とする請求項５乃至１１いずれか１項記載の半導体記憶装置。
13. 第１導電型の第１半導体層の表面内に、互いに離隔して形成された第２導電型の第２、第３半導体層と、
    前記第２、第３半導体層間の前記第１半導体層上に、第１ゲート絶縁膜を介在して設けられ、電荷蓄積層及び制御ゲートを含む積層ゲートと、
    前記第２、第３半導体層表面の一部領域内に設けられ、該第２、第３半導体層表面から該第２、第３半導体層内に向かって、前記第１ゲート絶縁膜の膜厚よりも深く設けられた第１絶縁膜と
    を具備することを特徴とする半導体記憶装置。
14. 前記第１絶縁膜は、前記積層ゲートのエッジから離隔して設けられている
    ことを特徴とする請求項１３記載の半導体記憶装置。
15. 前記積層ゲートと前記第２、第３半導体領域とを含んでなるメモリセルトランジスタを制御する周辺回路を更に備え、前記周辺回路は、
    前記第１半導体層の表面内に、互いに離隔して形成された第２導電型の第４、第５半導体層と、
    前記第４、第５半導体層間の前記第１半導体層上に、第２ゲート絶縁膜を介在して形成されたゲート電極と、
    前記第４半導体層表面の一部領域内に設けられ、前記第４半導体層表面から該第４半導体層内に向かって、前記第１絶縁膜と同等の深さを有するようにして設けられた第２絶縁膜と
    を備えることを特徴とする請求項１３または１４記載の半導体記憶装置。
16. 前記メモリセルユニットは、ＮＡＮＤ型セルユニットである
    ことを特徴とする請求項１乃至１２いずれか１項記載の半導体記憶装置。
17. 前記メモリセルユニットは、ＮＯＲ型セルユニットである ことを特徴とする請求項１乃至１２いずれか１項記載の半導体記憶装置。
18. 前記電荷蓄積層は、前記第１ゲート絶縁膜を介して前記第１乃至第３半導体層との間で電子の授受を行うことにより、データの書き込みを行う
    ことを特徴とする請求項５乃至１５いずれか１項記載の半導体記憶装置。
19. 半導体基板の表面内に形成された第１ソース領域及び第１ドレイン領域と、前記第１ソース、ドレイン領域間の前記半導体基板上に形成され、電荷蓄積層及び制御ゲートを備えるメモリセルトランジスタと、
    前記半導体基板の表面内に形成され、一方が前記第１ソース、ドレイン領域のいずれかに接続された第２ソース領域及び第２ドレイン領域と、前記第２ソース、ドレイン領域間の前記半導体基板上に形成されたゲート電極とを備える選択トランジスタと
    を具備し、前記第２ソース、ドレイン領域の他方の一部領域の表面は、前記選択トランジスタにおいてチャネル領域が形成される前記半導体基板表面よりも低く位置する
    ことを特徴とする半導体記憶装置。