CN100423238C - 位线结构及其制造方法 - Google Patents

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Abstract

本发明涉及包含表面位线和埋藏的位线(5，SL)的位线结构，其中该埋藏的位线形成在沟槽(T)的上段中，并经第一连接层(11)连接到有关的第一掺杂区(S)。此外，通过第二沟槽隔离层(4)与该埋藏的位线(5，SL)隔离的第一沟槽填充层(3)处于沟槽(T)的下段中。

Description

位线结构及其制造方法
本发明涉及一种位线结构及其制造方法，尤其是涉及亚100nm位线结构及相关的制造方法，如可在非易失性SNOR存储电路中被用于分别选择性地驱动源极线和漏极线那样。
在实现存储电路时，原则上根据存储器结构进行区分，其中最普通地有所谓的NAND(与非)和NOR(或非)结构。在这两种结构中，诸如所谓的单晶体管存储单元等半导体元件以矩阵型方式排列并且经由所谓的字线和位线来驱动。
在NAND结构内大量半导体元件或存储元件彼此串联并经由公共选择门电路或选择晶体管来驱动，而NOR结构内的各个半导体元件以并联或以矩阵型方式来组织，其结果是，每个半导体元件可以单独地被选择。
图1A示出所谓的SNOR结构(选择性NOR)的简化图，其中，与具有“公共源极”构造的NOR结构相比，单个存储元件SE1、SE2、…经由各自的源极线SL1、SL2、…并经由各自的漏极线DL1、DL2…选择性地被驱动。该选择性的驱动例如借助于各自的位线控制器BLC来实现，或者说所述位线控制器实现了公共的位线BL1、BL2。因为SNOR结构与“均匀沟槽程序设计”(UCP)不依赖于预定的最小单元晶体管长度或沟槽长度，因此以这种方式能够实现半导体电路装置的进一步压缩或者更大规模的集成。
图1B示出根据图1A的SNOR结构的传统布局的简化图。根据图1B，开关元件或存储元件SE1、SE2被形成在具有基本上直带型结构的半导体衬底的有源区内。按列排列的大量带型有源区AA具有以行形式叠置其上的层堆栈或字线堆栈WL1、WL2、…，所述层堆栈和字线堆栈也以带型方式被形成。因此，在这种带型有源区AA和以带型方式形成的字线堆栈WL之间的每一交叉点或重叠区域构成大量开关元件或存储元件SE。
为了使各自的漏极区D和源极区S接触，接触是必要的，上述接触通常在有源区AA内形成，但是它们常常也可以延伸到邻接的隔离区STI(浅沟槽隔离)中。在另一处于其上的、优选地是第一金属化层的层中，现在针对各自的位线BL存在源极线SL1、SL2、…也存在漏极线DL1、DL2…。在这种情况下，漏极线经由相应的接触KD被连接到有源区AA的相关的漏极区D，源极线SL以同样方式经由相应的接触KS被连接到相关的源极区S。
然而这种传统位线结构的缺点是：由于附加的源极线，存在与“公共源极”结构相比密度不止两倍的金属化，这对于更大规模的集成或进一步压缩而言是一个限制因素。
因此，为了增加集成密度，已根据文献DE 100 62 245 A1建议：亚光刻地形成源极线和漏极线作为在隔离片上的间隔片，并且能够通过带有相应开孔的附加的隔离层实现与相关的源极区和漏极区接触。然而，由于在衬底表面上形成的并且平行平放的源极线和漏极线，因此空间要求还是相当高的并且阻碍更大规模的集成。
图2A和2B示出简化等效电路图，并且也示出另一传统位线结构的简化剖视图，如例如根据文献US 6,438,030 B1已知的那样。
根据图2A和2B，在这种情况下漏极线DL1、DL2、…再次作为表面位线被形成在衬底100的表面上，在该衬底中相互隔离的P型阱101、102、…被形成用于在半导体衬底中实现埋藏的源极线SL1、SL3、…。
为了使相应的源极区S或1114、1112与源极线SL或P型阱101、102、…接触连接，所谓的埋藏带BS被形成为在源极区S或1114、1112内的P型掺杂区1113，上述埋藏带被连接到P型阱101或源极线。经由硅化物层1116，开关元件或存储元件SE的每一源极区被电连接到埋藏带BS或1113，并因此被连接到P型阱101或埋藏的源极线。另一方面，根据图2B的漏极区D或掺杂区1111和1115经由接触1118电连接到表面位线DL1。此外，每一P型阱或埋藏的源极线101经由P型扩散区1010和相关的接触电连接到在表面上路由的源极线SL1。
按此方式可以相当大地增加集成密度，因为源极线的至少大部分作为P型阱区以“埋藏”的方式在半导体衬底中被形成，并且相应地放松了对在衬底表面上金属化的要求。
然而，在这种情况下的缺点是：由于所需要的、但并未示出的间隔片，在存储元件SE的字线堆栈上的通常由硅化物组成的连接层1116只有些微的重叠，并因此引起与P型阱101或与源极线的高接触电阻。同样地，P型阱101或埋藏的源极线的导电率也是一个限制因素，因为在P型阱101的低掺杂的情况下导电率相当低，或者在P型阱101的高掺杂的情况下半导体元件的击穿电压相当弱。
此外，文献US 6,008,522公开了在沟槽内形成的埋藏的位线，借助于向外扩散以自动对准的方式在其上边缘形成相应的源极区和漏极区。
与该背景技术相比，本发明基于提供位线结构和相关的制造方法的目标，其中在改善电特性的同时实现集成密度更大程度地增加。
根据本发明，该目标在位线结构方面通过这样一种位线结构的特征来实现，该位线结构包括：
衬底，在该衬底中形成深沟槽；
第一沟槽隔离层，其形成在整个沟槽的表面上；
第一沟槽填充层，其形成在所述第一沟槽隔离层的表面上并填充所述沟槽的下段；
第二沟槽隔离层，其形成在所述第一沟槽填充层的表面上的整个区域上；
用于形成埋藏的位线的第二导电沟槽填充层，其至少部分地形成在所述第二沟槽隔离层的表面上并填充所述沟槽的上段直到衬底表面；
至少一个第一导电型的第一掺杂区，其形成在所述衬底的表面中；
至少一个第一导电连接层，其在所述第一掺杂区、所述第一沟槽隔离层和所述第二沟槽填充层的表面上被形成用于将所述第一掺杂区电连接到所述第二沟槽填充层；
至少一个第一导电型的第二掺杂区，其形成在所述衬底的表面中；
表面电介质，其形成在所述衬底的表面上和所填充的沟槽的表面上；
表面位线，其形成在所述表面电介质的表面上；和
至少一个第二连接层，其在所述表面电介质中被形成用于将所述表面位线连接到至少第二掺杂区。
该目标在方法方面通过这样一种用于制造位线结构的方法的措施来实现，该方法包含以下步骤：
a)制备衬底；
b)在所述衬底内形成沟槽；
c)在整个沟槽的沟槽表面上形成第一沟槽隔离层；
d)在所述沟槽的下段中的沟槽隔离层的表面上形成第一沟槽填充层；
e)在所述第一沟槽填充层的表面上的整个区域上形成第二沟槽隔离层；
f)至少部分地在所速第二沟槽隔离层的表面上形成第二导电沟槽填充层作为埋藏的位线，其中所述第二导电沟槽填充层填充所述沟槽的上段直到衬底表面；
g)在所述衬底表面上形成至少一个字线堆栈；
h)在所述衬底表面中形成至少一个第一和一个第二掺杂区；
i)形成至少一个第一导电连接层，用于将所述至少一个第一掺杂区电连接到所述第二沟槽填充层；
j)在所述衬底表面上形成表面电介质；
k)在所述表面电介质中形成至少一个第二导电连接层；以及
l)以这样的方式在所述表面电介质的表面上形成表面位线，使得其与所述至少一个第二连接层接触。
尤其通过应用在衬底中形成的沟槽；在沟槽表面形成的第一沟槽隔离层；在第一沟槽隔离层表面上形成的并填充沟槽低段的第一沟槽填充层；在第一沟槽填充层表面上形成的第二沟槽隔离层；用于形成埋藏的位线的第二导电沟槽填充层，该第二导电沟槽填充层形成在第二沟槽隔离层的表面上并填充沟槽上段至少部分地直到衬底表面；在衬底表面中形成的第一导电型的第一掺杂区；至少一个被形成用于将第一掺杂区电连接到在第一掺杂区表面上的第二沟槽填充层、第一沟槽隔离层和第二沟槽填充层的第一导电连接层；至少一个在衬底表面中形成的第一导电型的第二掺杂区；在衬底表面和所填充的沟槽的表面上形成的表面电介质；在表面电介质的表面上形成的表面位线；以及至少一个在表面电介质中被形成用于将表面位线连接到至少第二掺杂区的第二连接层，得到位线结构，即使在亚100nm范围中该位线结构也能产生显著地增加的集成密度，并且此外能够实现相邻单元或开关元件或存储单元的改善的隔离特性。此外，线电阻、尤其是埋藏的位线的电阻显著降低，其结果是，可以实现具有提高的速度或降低的电源电压的半导体器件。因为不需要附加的光刻面，所以能够在使用标准方法的情况下实现位线结构。此外可以以自动对准方式形成大量元件，其结果是，进一步降低对于对准精度的要求。
在将非导电材料、例如未掺杂多晶硅或SiO2用于第一沟槽填充层时，在此情况下得到大为改善的隔离特性和简单的可制造性。在将导电材料、例如高掺杂多硅晶或金属用于第一沟槽填充层时，此外可以改善沟槽的屏蔽特性而同时具有优良的隔离特性。
优选地，第二沟槽填充层在沟槽上段中在相对于要连接的第一掺杂区那侧形成，而沟槽的另一侧用第三沟槽隔离层填充，并且优选地用浅沟槽隔离(STI)填充。以这种方式，得到进一步改善的隔离特性，其结果是，要形成的半导体元件或者存储装置的电特性能够得到进一步改善。
优选地，将结晶硅用于衬底，将高掺杂多晶硅用于第二沟槽填充层，并且将硅化物层用于第一连接层，其中至少在第二掺杂区上形成硅化物阻挡层，其结果是，埋藏的位线可以以自动对准方式并且以最小接触电阻连接到相关的掺杂区。
然而，作为一种替代方案，也可以使用虚(dummy)接触以取代硅化物层，其中形成第一和第二电介质层用于表面电介质，只在第一电介质层形成该虚接触。因此，对于在标准过程相应地没有硅化物阻挡层沉积并且没有转化为硅化物的情况下，因此得到掺杂区与埋藏的位线的极其有效的替代接触连接。
优选地，衬底具有多层阱结构，其中沟槽超过最低的阱凸出到衬底中，并且第二沟槽隔离层位于衬底表面和第一阱的下侧之间的水平面上。以此方式可以进一步改善相邻单元之间的隔离特性，其中尤其是通过沟槽下段中的导电沟槽填充层，可以可靠地防止寄生晶体管、闭锁效应和击穿效应，并且可以进一步改善电特性。
关于位线结构的制造方法，尤其是制备衬底；在衬底中形成沟槽；在沟槽的沟槽表面上形成第一沟槽隔离层；在沟槽下段中的沟槽隔离层表面上形成第一导电沟槽填充层；在第一沟槽填充层表面上形成第二沟槽隔离层；在第二沟槽隔离层表面上形成第二导电沟槽填充层作为埋藏的位线，该第二导电沟槽填充层至少局部地填充沟槽上段直到衬底表面；在衬底表面中形成至少一个第一和第二渗杂区；形成至少一个用于将至少一个第一掺杂区电连接到第二沟槽填充层的第一导电连接层；在表面电介质中形成至少一个第二导电连接层；以及在衬底电介质表面上以这种方式形成表面位线，即它与至少一个第二连接层接触。
本发明的其它有利的改进方案在其它从属技术方案中被表征。
下面基于示例性实施例参考附图来更详细地描述本发明。
其中：
图1A和1B示出在SNOR存储电路内的传统位线结构的布局的简化等效电路图和简化平面图；
图2A和2B示出另一传统位线结构的简化等效电路图和相关的剖面图；
图3示出具有根据本发明的位线结构的半导体电路布局的简化平面图；
图4A-4C示出根据图3的半导体电路布置的简化剖面图，用于说明按照第一示例性实施例的位线结构；
图5示出半导体电路布置的简化剖面图，用于说明按照第二示例性实施例的位线结构；
图6A-10C示出半导体电路布置的简化剖面图，用于说明根据第三示例性实施例的位线结构的制造中的基本方法步骤；以及
图11A-11C示出半导体电路布置的简化剖面图，用于说明根据第四示例性实施例的位线结构。
图3示出用于说明根据本发明的位线结构的布局的简化平面图，正如它例如可以用在SNOR半导体存储电路内那样。在这种情况下，相同的附图标记标明与图1和图2中的那些元件或层相同或相应的元件或层。
根据图3，在具有例如半导体衬底并优选地具有结晶硅的衬底中，借助于大量带型沟槽隔离T，在衬底中以列的方式形成大量带型有源区AA。正如在根据图1B的现有技术中那样，字线堆栈WL以行的方式垂直于衬底表面上的上述带型有源区AA而形成，其中，为了实现例如非易失性存储单元SE，上述字线栈堆具有第一隔离层、例如栅极氧化物层或隧道层；电荷存储层、例如浮动栅；第二隔离层，例如ONO层序列；和作为实际的驱动字线的控制层。为了隔离的目的，在字线堆栈WL的侧壁形成侧壁隔离层或间隔片SP。因此，在有源区AA和字线堆栈WL之间的每一交叉点或重叠点上形成开关元件或非易失性存储元件SE，其中为了实现场效晶体管结构，上述元件具有作为在字线堆栈侧的第一和第二掺杂区的漏极区D和源极区S。
然而，为了实现具有改善的电特性的、根据本发明的区域优化的半导体电路，包含源极线和漏极线对SL和DL的位线结构现在并非专有地在衬底表面上的金属化平面中被形成，而是首先作为在衬底之内的沟槽T中的埋藏的位线或源极线SL并且其次作为优选地在衬底表面之上的第一金属化平面中的表面位线或漏极线DL而形成。
更准确地说，埋藏的位线SL被嵌入沟槽隔离或沟槽T的上段中，并且经由局部形成的第一连接层11连接到应接触连接的源极区S。另一方面，例如在第一金属化平面中形成的表面位线或漏极线DL经由接触13连接到开关元件SE的相关的漏极区D。以这种方式得到就区域要求而言最优化的位线结构，并且其中不仅显著降低间距尺寸(结构宽度+结构间距)，而且还显著改善介电性能，并且尤其还显著改善隔离特性。
根据图3，表面位线DL以带型方式形成在有源区AA之上。由于这种直线带状设计，这些可以以相对简单的方式光刻地被确定，为此，它们尤其对于亚100nm结构来说具有重要意义。然而，原则上它们还可以具有不同的形式。
图4A示出根据图3的沿剖面AA的简化剖面图，相同的附图标记再次标明相同的元件或层，并且在下面省略重复的描述。为了简化，尤其是中间电介质以及漏极线的在衬底表面上更加外延地形成的层未被示出。
根据图4A，半导体衬底具有多层结构或者多阱结构，其中在衬底内除了靠近表面的第一P型阱101之外还形成第二深n型阱100。这样一种多阱结构尤其就其屏蔽效应及其隔离特性而言是有利的，因为在衬底的这些区中也可以例如借助于空间电荷区形成足够的隔离层，并且此外可实现复杂的结构。
于是，在半导体衬底内或在有关的层或阱100和101内形成沟槽T，这些沟槽至少突出超过第一阱101，并在其沟槽壁具有沟槽隔离层2。在沟槽T的下段内，随后以这样的方式在沟槽隔离层2的表面上形成第一沟槽填充层3，即第一沟槽填充层3完全填满该沟槽的下段。在这种情况下，优选地使用高掺杂多晶半导体材料，原则上也可使用诸如金属的其它导电材料或诸如未掺杂的半导体材料或绝缘材料(SiO2)等非导电材料。尤其是半导体材料在这种情况下能以特别简单的方式并且在深沟槽内不形成不希望的间隙或空隙的情况下沉积。因此，上述第一沟槽填充层3基本上用于改善相邻单元之间的隔离或屏蔽，并且尤其防止寄生晶体管沿着沟槽在衬底方向上出现或者寄生晶体管沿着沟槽从一个单元阵列到相邻单元阵列出现。由此也以相同方式可靠地防止击穿或闭锁效应。
为了实现高度隔离第一沟槽填充层3，在其表面形成第二沟槽隔离层4，该第一沟槽填充层3的水平面或其相对高度优选地位于衬底表面和第一阱101的下侧之间。因此尤其可以在所述的多阱结构中进一步改善隔离特性。
此外，根据图4A-4C，用于形成实际的埋藏的位线的第二导电沟槽填充层在第二沟槽隔离层4的表面上以这样的方式形成，即填充沟槽T的上段至少部分地直到衬底表面。所使用的第二沟槽填充层5再一次优选地是高掺杂的多晶半导体材料，但是它也可以形成替代的导电材料并且尤其是上段中的金属。
根据图4A和4B，第二沟槽填充层5只在沟槽T的上段的一半内形成，而沟槽的另一半用第三沟槽隔离层6来填充，该第三沟槽隔离层6优选地通过STI法(浅沟槽隔离)由HDP-SiO2(高密度等离子体)组成。沟槽T的上段利用导电的第二沟槽填充材料的仅仅部分填充也使得可以进一步改善该区域中的隔离特性，这尤其对于亚100nm结构来说具有重要性。
此外，根据图4C，所谓的字线堆栈WL在衬底表面上形成，其中在非易失性存储元件的情况下，该字线堆栈具有第一隔离层或隧道层9A、电荷存储层9B、第二隔离层或ONO层序列9C和控制层9D，并且相应地用图案表示。另外，为了实现用于第一导电型n+的漏极区D和源极区S的第一和第二掺杂区8，间隔片SP可以按已知方式在字线堆栈WL的侧壁上被形成。
于是，根据第一示例性实施例，为了形成用于将第一掺杂区S电连接到第二掺杂区D的表面上的第二沟槽填充层5的自动对准第一导电连接层11的目的，形成硅化物阻挡层10，上述硅化物阻挡层可靠地防止未被覆盖的半导体材料或硅转化为硅化物。在整个区域形成可转化为硅化物的材料之后，因此可转化为硅化物的材料转变为硅化物只在半导体材料的未被覆盖的位置处实现，其结果为，以自动对准的方式得到用于第一掺杂区S的第一导电连接层11。因此，尤其对于由多晶硅组成的沟槽填充层5的情况，第一掺杂区S可以以自动对准的方式经由第一连接层11被连接到第二沟槽填充层5或具有凸出的连接接触的埋藏的位线。因此，对于控制层9D也由多晶半导体材料组成的情况，高导电控制层9E也可以额外地在该控制层9D的表面上被形成，从而进一步改善字线堆栈内的导电率。
在这种情况下，第一和第二掺杂区S和D再次以自动对准的方式借助离子植入来形成。
随后在衬底表面上或字线堆栈表面上形成表面电介质12，硅化物阻挡层10和第一连接层11、表面位线或漏极线DL依次在上述表面电介质的表面上形成。为了将表面位线DL连接到第二掺杂区D，优选地以传统的接触的形式在表面电介质上形成第二连接层13。
图5示出半导体电路装置的简化剖面图，用于说明根据第二示例性实施例的位线结构，相同的附图标记标明相同的层或元件或者对应于图1-4中的那些层或元件，并且以下省略重复的描述。
根据图5，取代根据图4A以自动对准的方式形成的第三沟槽隔离层6，也可以优选地借助于浅沟槽隔离(STI)在衬底表面上在深沟槽T的上段中形成非自动对准的第三沟槽隔离层6。
图6A-10C示出沿着根据图3的相应剖面A-A、B-B和C-C的简化剖面图，用于说明根据第三示例性实施例的位线结构的制造中的基本方法步骤，相同的附图标记再次标明与图1-5中的那些元件和层相同或相应的元件或层，并且以下省略重复的描述。
因此，根据图6A-6C，在例如借助于离子植入实现的在半导体衬底1中形成第一P型阱101和第二n型阱100之后，首先利用形成图案的第一硬掩模层HM1和处于其下的衬垫氧化物PO形成深沟槽T。优选地在这种情况下执行在用于形成深沟槽的DRAM制造中所使用的方法，但是，有关的沟槽不是局部被限定的沟槽，而是伸长的隔离沟槽T。
随后，优选地所谓的衬垫氧化物形式的第一沟槽隔离层2例如在沟槽T的沟槽表面上热成形。第一硬掩模HM1具有例如Si3N4，而SiO2优选地被用于第一沟槽隔离层2和衬垫氧化物。
根据图7A-7C，随后第一导电或非导电沟槽填充层3在沟槽T的下段中的沟槽隔离层2的表面上被形成，优选地利用例如高掺杂或未掺杂的多晶硅或某些其它导电或不导电材料来完全填充沟槽T，并且执行随后的回蚀步骤。
随后，第二沟槽隔离层4在第一沟槽填充层3的表面上被形成，其中在将多晶硅用于第一沟槽填充层3的情况下氧化物层优选地借助热处理而生长。为了形成作为第二沟槽隔离层4的表面上的埋藏位线SL的第二导电沟槽填充层5，其中该第二导电沟槽填充层5填充沟槽T的上段至少部分地直到衬底表面，例如执行另外的沉积过程，用于借助多晶硅来填充上段中的第二沟槽填充层5，随后回蚀直到衬底表面，其中由Si3N4组成的第一硬掩模层HM1最后被去除或剥离。
随后，根据图8A-8C，利用第二硬掩模层HM2，例如借助标准STI法，将沟槽填充层的不需要的部分从上沟槽段中去除，其中所述第二硬掩模层HM2也又具有Si3N4，并且尤其是至少部分地覆盖被设置用于埋藏的位线的沟槽填充层5。作为替代方案，在该时间点在未被覆盖的区域中可以进一步形成氧化物层(未示出)，因此在未被覆盖的浅沟槽内形成另外的衬垫氧化物。
根据图9A-9C，现在使第二硬掩模层HM2经受所谓的回蚀，因此该层被部分地回蚀并且边缘呈圆形。随后例如借助HDP法(高密度等离子体)沉积优选地作为浅沟槽隔离层(STI)的第三沟槽隔离层6，其结果是现在沟槽T的未被覆盖的上段再次被填充。为了去除残余的衬垫氧化物层PO并且也去除残余的第二硬掩模层HM2，可以利用随后的HF浸渍来执行化学机械抛光(CMP)。
此外，在该时间点，在未示出的半导体衬底段内，例如可以实现高电压电介质，并且优选地去除图中示出的相关单元区域上该高电压电介质的第一部分。随后根据图9A-9C，第一表面隔离层7优选地可以热生长，在此情况下在高电压区域内形成高电压电介质的第二部分，并且在现有的相关单元区域中、尤其是在有源区AA的表面上可以形成极薄的栅极电介质或隧道隔离层(TOX)，它同时在高掺杂沟槽填充层5的区域内(由于较高的生长速率)具有显著较高的厚度，并因此可靠地防止有源场效应晶体管结构的产生。以此方式，在有源区AA之上通常所要求的极薄的隧道氧化物层只借助于一个方法步骤获得，而在高掺杂多晶硅沟槽填充层5上借助于显著较厚的层来实现可靠的钝化。
最后，根据图10A-10C，借助于传统方法，例如形成具有可选地被附加形成的第一隔离层9A、电荷存储层9B、第二隔离层或ONO层序列9C和控制层9D的字线堆栈WL，并且该字线堆栈WL设置有间隔片或侧壁隔离层SP。
随后在第二掺杂区D的区域中形成硅化物阻挡层10，其中该硅化物阻挡层通常在整个区域上沉积，随后通过光刻形成图案。该硅化物阻挡层10优选地包含Si3N4层。
在形成上述硅化物阻挡层10之前，通常优选地借助离子植入以自动对准的方式利用衬底表面中的字线堆栈WL或有关的间隔片SP来形成掺杂区8作为高掺杂的第一或源极区S和第二或漏极区D。
为了形成用于将第一掺杂区或源极区S电连接到第二沟槽填充层5或埋藏的位线SL的第一导电连接层11，例如首先在整个区域上沉积可转化为硅化物的材料或可转化为硅化物的金属层、例如钴、镍或铂。随后在使用用于形成高导电第一连接区11和字线堆栈WL的高导电控制层9E的可转化为硅化物的材料情况下，实现半导体材料的表面层的转换，其中在不与半导体材料(硅)接触的表面上、也就是说在被硅化物阻挡层10和其它层覆盖的区域上不形成硅化物，而是所沉积的材料(金属)继续存在，因此所沉积的(但没有转化为硅化物的)金属层可以借助于优选地湿化学蚀刻法有选择地被回蚀。以此方式，单个掩模或掩模层可以被用来自动对准地形成第一连接层11和高导电控制层9E。
随后，形成表面电介质12作为衬底表面上的中间电介质，并且在那里产生传统接触形式的第二导电连接层13。接触或连接层13优选地包含通向第二掺杂区D的接触孔或者通道，其中TiN层优选地被形成为阻挡层，该阻挡层具有作为填充层的W层。最后，在表面电介质12的表面上、即在第一金属化平面中，导电层在整个区域上沉积并且以这样一种方式形成图案，使得产生表面位线或漏极线DL，该表面位线或漏极线DL经由接触13与第二掺杂区或漏极区D相接触。
以这种方式得到具有优良的电特性的位线结构，因为埋藏的位线5具有非常高的导电率，并且经由第一连接层11最佳地连接到其有关的掺杂区S，其中利用第一沟槽填充层3填充的沟槽下段能够实现单元区域之间的优良的隔离或屏蔽，尤其是可靠地防止半导体衬底内的寄生效应。
图11A-11C示出用于说明根据第四示例性实施例的位线结构的半导体电路布置的简化剖面图，相同的附图标记标明与图1-10中的那些元件或层相同或相应的元件或层，并在以下省略重复的描述。
根据图11A-11C，除了上述作为高导电第一连接层11的硅化物层之外也可以将所谓的虚接触用作第一连接层13A。因此，如果在标准方法中没有硅化物阻挡层10可供使用，而可以使用可转化为硅化物的材料，则也可以借助所谓的虚接触13来实现第一连接层。
为此，表面电介质只须具有第一电介质层12A和在其上形成的第二电介质层12B，其中虚接触13A借助于用于制造仅处于半导体衬底或电路中这样的位置上的第一电介质层12A中的接触的传统方法来形成，在这些位置上第二沟槽填充层5应当与第一掺杂区S电连接。在这种情况下，在第一电介质层12A内光刻形成接触孔之后，再次可以填充TiN阻挡层以及W填充层，随后为了避免短路，在其上形成第二电介质层12B。在这种情况下，可能存在的隔离层7可以被去除，其结果是，利用标准方法再次得到高导电接触连接。在这种情况下，又借助传统的接触方法通过在应接触连接的第二掺杂区D的位置上的第一和第二电介质层12A和12B内形成接触孔或通道来形成第二连接层13B，并且以已知方式用导电材料来填充。
以上基于非易失性SNOR半导体存储电路描述了本发明。然而本发明并不局限于此，而同样包括具有相应的位线结构的其它半导体电路。此外，本发明不局限于上述硅半导体衬底和有关材料，而是同样包含具有相应的掺杂或隔离可能性的替代的半导体材料。同样地，也可以相应地交换源极区和漏极区以及有关的源极线和漏极线。

Claims (20)

1. 一种位线结构，包括：
衬底(1，100，101)，在该衬底中形成深沟槽(T)；
第一沟槽隔离层(2)，其形成在整个沟槽(T)的表面上；
第一沟槽填充层(3)，其形成在所述第一沟槽隔离层(2)的表面上并填充所述沟槽(T)的下段；
第二沟槽隔离层(4)，其形成在所述第一沟槽填充层(3)的表面上的整个区域上；
用于形成埋藏的位线(SL)的第二导电沟槽填充层(5)，其至少部分地形成在所述第二沟槽隔离层(4)的表面上并填充所述沟槽(T)的上段直到衬底表面；
至少一个第一导电型(n)的第一掺杂区(8，S)，其形成在所述衬底(101)的表面中；
至少一个第一导电连接层(11，13A)，其在所述第一掺杂区(8，S)、所述第一沟槽隔离层(2)和所述第二导电沟槽填充层(5，SL)的表面上被形成用于将所述第一掺杂区(S)电连接到所述第二导电沟槽填充层(5，SL)；
至少一个第一导电型(n)的第二掺杂区(8，D)，其形成在所述衬底(101)的表面中；
表面电介质(7，10，12，12A，12B)，其形成在所述衬底(101)的表面上和所填充的沟槽(T)的表面上；
表面位线(DL)，其形成在所述表面电介质的表面上；和
至少一个第二连接层(13)，其在所述表面电介质中被形成用于将所述表面位线(DL)连接到至少第二掺杂区(8，D)。
2. 根据权利要求1所述的位线结构，其特征在于，所述第一沟槽填充层(3)具有非导电材料或导电材料。
3. 根据权利要求1或2所述的位线结构，其特征在于，
所述第二导电沟槽填充层(5)形成在所述沟槽(T)的相对于要被连接的所述第一掺杂区(S)的一侧的上段中，以及
所述沟槽(T)的另一侧用第三沟槽隔离层(6)来填充。
4. 根据权利要求3所述的位线结构，其特征在于，所述第三沟槽隔离层(6)作为浅沟槽隔离形成在衬底表面上。
5. 根据权利要求1所述的位线结构，其特征在于，
所述衬底(1，100，101)具有结晶硅，
所述第二导电沟槽填充层(5)具有高掺杂多晶硅，以及
所述第一导电连接层(11)具有硅化物，其中至少在所述第二掺杂区(D)上形成硅化物阻挡层(10)。
6. 根据权利要求1所述的位线结构，其特征在于，所述表面电介质具有第一和第二电介质层(12A，12B)，以及
所述第一导电连接层(13A)作为虚接触只形成在所述第一电介质层(12A)中。
7. 根据权利要求1所述的位线结构，其特征在于，所述第一和第二沟槽隔离层(2，4)具有二氧化硅。
8. 根据权利要求1所述的位线结构，其特征在于，
所述衬底具有至少一个第二导电型(p)的第一阱(101)，
所述沟槽(T)凸出至少超过所述第一阱(101)，以及
所述第二沟槽隔离层(4)位于衬底表面和所述第一阱(101)的下侧之间的水平面上。
9. 根据权利要求8所述的位线结构，其特征在于，
所述衬底还具有第一导电型(n)的第二阱(100)，所述至少一个第一阱(101)位于该第二阱内，以及
所述沟槽(T)凸出超过所述第二阱(100)。
10. 根据权利要求1所述的位线结构，其特征在于，所述至少一个第一导电型(n)的第一掺杂区是非易失性半导体存储单元的源极区(S)，而所述至少一个第一导电型(n)的第二掺杂区是非易失性半导体存储单元的漏极区(D)，其中所述非易失性半导体存储单元具有作为字线堆栈(WL)的第一隔离层(9A)、电荷存储层(9B)、第二隔离层(9C)和控制层(9D)。
11. 一种用于制造位线结构的方法，包含以下步骤：
a)制备衬底(1，100，101)；
b)在所述衬底内形成沟槽(T)；
c)在整个沟槽(T)的沟槽表面上形成第一沟槽隔离层(2)；
d)在所述沟槽(T)的下段中的沟槽隔离层(2)的表面上形成第一沟槽填充层(3)；
e)在所述第一沟槽填充层(3)的表面上的整个区域上形成第二沟槽隔离层(4)；
f)至少部分地在所述第二沟槽隔离层(4)的表面上形成第二导电沟槽填充层(5)作为埋藏的位线(SL)，其中所述第二导电沟槽填充层(5)填充所述沟槽(T)的上段直到衬底表面；
g)在所述衬底表面上形成至少一个字线堆栈(WL)；
h)在所述衬底表面中形成至少一个第一掺杂区和一个第二掺杂区(S，D)；
i)形成至少一个第一导电连接层(11)，用于将所述至少一个第一掺杂区(S)电连接到所述第二导电沟槽填充层(5)；
j)在所述衬底表面上形成表面电介质(12)；
k)在所述表面电介质(12)中形成至少一个第二导电连接层(13)；以及
l)以这样的方式在所述表面电介质(12)的表面上形成表面位线(DL)，使得其与所述至少一个第二连接层(13)接触。
12. 根据权利要求11所述的方法，其特征在于，在步骤d)中，沉积非导电或导电材料作为所述沟槽(T)内的第一沟槽填充层(3)，并对其进行回蚀。
13. 根据权利要求11或12所述的方法，其特征在于，在步骤f)中，在所述沟槽(T)的上段中，在一侧去除所述第二导电沟槽填充层(5)直到所述第二沟槽隔离层(4)，并填充第三沟槽隔离层(6)。
14. 根据权利要求13所述的方法，其特征在于，在步骤f)中，所述第三沟槽隔离层(6)借助STI方法来形成。
15. 根据权利要求11所述的方法，其特征在于，
在步骤a)中，将结晶硅用作所述衬底，
在步骤f)中，沉积高掺杂多晶硅作为所述第二导电沟槽填充层(5)，以及
在步骤i)中，从可转化为硅化物的材料转变为硅化物作为所述第一导电连接层(11)，其中已在所述第二掺杂区(D)上形成硅化物阻挡层(10)。
16. 根据权利要求11所述的方法，其特征在于，在步骤j)中，形成第一和第二电介质层(12A，12B)，并且只在所述第一电介质层(12A)内形成第一导电连接层(13A)作为虚接触。
17. 根据权利要求11所述的方法，其特征在于，在步骤c)和步骤e)中，形成SiO2作为所述第一和第二沟槽隔离层(2，4)。
18. 根据权利要求11所述的方法，其特征在于，
在步骤a)中，在所述衬底中形成至少一个第二导电型(P)的第一阱(101)；
在步骤b)中，所述沟槽(T)凸出至少超过所述第一阱(101)，以及
在步骤e)中，在衬底表面和所述第一阱(101)的下侧之间的水平面上形成第二沟槽隔离层(4)。
19. 根据权利要求18所述的方法，其特征在于，
在步骤a)中，此外还在所述衬底中形成第一导电型(n)的第二阱(100)，其中所述至少一个第一阱(101)位于所述第二阱内，以及
在步骤b)中，所述沟槽凸出超过所述第二阱(100)。
20. 根据权利要求11所述的方法，其特征在于，在步骤g)中，形成第一隔离层(9A)、电荷存储层(9B)、第二隔离层(9C)和控制层(9D)，并使其形成图案以便实现所述至少一个字线堆栈(WL)。
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