JPH0262061A

JPH0262061A - トレンチ絶縁式半導体装置

Info

Publication number: JPH0262061A
Application number: JP63213453A
Authority: JP
Inventors: Tatsuro Tezuka; 手塚　達朗
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-08-26
Filing date: 1988-08-26
Publication date: 1990-03-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は素子分離用のトレンチを配線としても利用する
トレンチ絶縁式半導体装置に関する。

［従来の技術］従来の半導体装置においては、各素子が形成された半導
体基板上に配設された複数の配線層によって配線がなさ
れている。この−例としてＰＮＰトランジスタ負荷型の
エミッタ結合型ランダムアクセスメモリについて説明す
る。

第５図はＰＮＰ）ランジメタ負荷エミッタ結合型ランダ
ムアクセスメモリセルの回路図である。

ＷＴ及びＷＢはバイポーラトランジスタＴｒＩＴｒ２　
、Ｔｒ３　、Ｔｒ４に電源を供給する電源線である。ま
た、Ｄ及びＤは情報の読出し及び書込みのための信号線
である。このＰＮＰ）ランジスタ負荷セルにおいては、
トランジスタＴｒｌのベースＢ及びコレクタＣが夫々ト
ランジスタＴｒ　　２のコレクタＣ及びベースＢに接続
されている。また、トランジスタＴｒ３．Ｔｒ４の夫々
エミッタＥ、、Ｅ２はいずれも電源線ＷＢに接続され、
トランジスタＴｒ３．−Ｔｒ４の夫々エミッタＥＩＥ、
は夫々信号線り、Ｄに接続されている。

第６図は上述のメモリセルの配線パターン図である。基
板表面の第１層目配線として信号線り。

Ｄが形成されており、第２層目配線として電源線ＷＴ、
ＷＢが形成されている。また、トレンチ（溝）ＴＲが各
素子を絶縁分離するように形成されている。更に、ＣＢ
、ＣＣ，ＣＥ、、ＣＢ２．ＣＷＴは夫々ベースＢコンタ
クト、コレクタＣコンタクト、エミッタＥ１コンタクト
、エミッタＥ２コンタクト、ＷＴコンタクトであり、各
コンタクトは第１層目配線し１により所定の他のコンタ
クトと接続されている。更にまた、ＴＨ２は第１層目配
線し１と第２層目配線し２とを接続するスルーホールで
ある。

第７図はトレンチＴＲの構造を示す断面図である。Ｎ型
エピタキシャル層１及びＮ型埋込コレクタＭ２がＰ型シ
リコン基板３の表層部に形成されている。そして、基板
３の表面から内部に向かってエピタキシャル層１及び埋
込コレクタ層２を挿通する溝４が形成されており、この
溝４の側面及び底面には絶縁膜であるシリコン酸化膜５
ａが形成されている。また、この溝４は多結晶シリコン
４ａにより埋め込まれている。基板３の表面のエピタキ
シャル層１は、シリコン酸化膜５ｂにより覆われており
、このシリコン酸化膜５ｂの上に第１Ｎ目配線、眉間絶
縁膜及び第２層目配線（いずれも図示せず）が形成され
ている。

［発明が解決しようとする課題］しかしながら、半導体装置は高集積化が促進されており
、このため配線の幅も−ｍａ＋くなる傾向がある。この
ような細い配線を使用した場合は、エレクトロマイグレ
ーション等により配線が劣化しやすいという問題点があ
る。このエレクトロマイグレーションによる配線の劣化
は電流が多く流れる程厳しくなるので、例えば、電源線
ＷＢのように情報保持用の数十μＡ程度の電流が流れる
場合に比して、電源線ＷＴのように情報の読出し書込み
用の約５００乃至６００μＡの電流が流れる場合にエレ
クトロマイグレーションにより配線の劣化が発生しやす
い。

近時、メモリの高集積化に伴ないメモリセルの微細化が
進み、配線が通過可能な領域の面積が小さくなってきた
。このため前述のエレクトロマイグレーションの発生を
回避できる配線幅を確保することが困難となってきてお
り、これが更に一層の高集積化を阻む要因になっている
。特に、従来のメモリは、前記の如く、電源線ＷＴ及び
ＷＢを同一の工程で第２Ｍ目配線として形成しており、
配線幅の制限が厳しいという難点がある。

本発明はかかる問題点に鑑みてなされたものであって、
エレクトロマイグレーション等による配線の劣化を防止
し、高集積化が可能の１〜レンチ絶縁式半導体装置を提
供することを目的とする。

［課題を解決するための手段］本発明に係るトレンチ絶縁式半導体装置は、半導体基板
表面に形成された溝と、この溝の側面及び底面に形成さ
れた絶縁層と、溝の上部を所定深さに亘って充填する導
電性物質からなる層と、を有することを特徴とする。

［作用］本発明においては、半導体基板に溝を設け、この溝の側
面及び底面に絶縁層を形成することにより、半導体基板
に設けられた素子領域を溝絶縁分離すると共に、この溝
の上部を導電性物質で充填して導電性物質からなる層を
形成する。そして、この溝内の導電層を配線として使用
するので、基板上に形成される配線の密度には従来より
も余裕を持たせることができる。例えば、この溝内導電
層をＰＮＰトランジスタ負荷エミッタ結合型ランダムア
クセスメモリの電源線ＷＢとして使用することにより第
２層配線層として設ける配線は電源線ＷＴのみとするこ
とができる。このため、電源線ＷＴは十分な配線幅を確
保することができる。

これにより、エレクトロマイグレーション等による配線
の劣化を防止し、高集積化が可能になる。

［実施例］次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は０本発明の実施例に係る溝絶縁式半導体装置を
示す断面図；第２図は同じくその配線パターン図、第３
図（ａ）乃至（ｄ）は同じくその製造方法を示す断面図
である。

第１図に示すように、本実施例の半導体装置においては
、Ｎ型エピタキシャルＮ１及びＮ型埋込コレクタ層２が
Ｐ型シリコン基板３の表層部に形成されている。この基
板の表面には多数のメモリセル（図示せず）が通常の方
法で形成されている。

各素子間には溝４が形成されており、溝４の側面及び底
面にはシリコン酸化膜５ａが形成されている。また、溝
４の下部は多結晶シリコン４ａにより埋設されており、
この多結晶シリコン４ａの上部はシリコン酸化膜５Ｃに
より覆われている。このシリコン酸化膜５Ｃ上の溝４内
の領域は導電性の白金珪化物７で埋め込まれており、基
板３のエピタキシャル層１上には絶縁膜であるシリコン
酸化膜５ｄが全面に形成されている。このように、溝４
の壁面にシリコン酸化ＦＩＡ　５　ａを形成し、内部を
多結晶シリコン４ａ及び白金珪化物７で埋め込んで構成
されるトレンチにより、各素子形成領域が絶縁分離され
る。

シリコン酸化膜５ｄの適所には素子接続用のコンタクト
ホール（図示せず）及び前記白金珪化物７との接続用の
コンタクトホール１２が設けられている。基板３上に形
成された第１層目配線８はこのコンタクトホール１２を
介して前記白金珪化物７と接続されているが、第１図に
おいて各素子に接続される配線は図示していない。なお
、第１層目配線８上には、眉間絶縁膜及び第２層目配線
（いずれも図示せず）が形成されている。

第２図はこの実施例のメモリセルの配線パターン図であ
る。

基板表面には上述した構造を有する配線トレンチＴＲ，
及び従来の構造を有するトレンチＴＲ（第７図参照）が
形成されており、これらのトレンチが基板表面に形成さ
れている各素子を絶縁分離している。そして、このトレ
ンチＴＲ１の導電部は電源線ＷＢとして使用されている
。

ＣＢ、ＣＣ，ＣＥ、、ＣＢ２．ＣＷＴは夫々ベースＢコ
ンタクト、コレクタＣコンタクト、エミッタＥ、コンタ
クト、エミッタＥ２コンタクト、ＷＴコンタクトであり
、各コンタクトは第１層目配線し１により所定の他のコ
ンタクトと接続されている。またＴＨｌ、ＴＨ２は夫々
溝・第１層目配線間スルーホール、第１層目配線・第２
層目配線間スルーホールである。そして、第２層目配線
し２としては電源線ＷＴのみが形成されている。

次に、第３図＜ａ＞乃至（ｄ）を参照して本実施例の半
導体装置におけるトレンチの形成方法について説明する
。

先ず、第３図（ａ）に示すように、Ｐ型シリコン基板３
の表層部にＮ型エピタキシャル層１及びＮ型埋込コレク
タ層２を形成し、この基板３の表面から内部に向って溝
４を形成する。そして、この溝４の側面及び底面を熱酸
化して、シリコン酸化膜５ａを形成する。次に、この溝
４に多結晶シリコン４ａを埋設する。このとき、多結晶
シリコン４ａはエピタキシャル層１の表面と面一になる
。

次いで、全面にシリコン酸化膜５ｂを２０００人の厚さ
に堆積し、このシリコン酸化膜５ｂ上における多結晶シ
リコン４ａの上方を除く領域に、ホトリソグラフィーに
よりレジストを選択的に形成する。そして、このレジス
トをマスクにして、上記シリコン酸化ＪＩ１５ｂを反応
性イオンエツチングによりエツチングし、溝４内に埋設
した多結晶シリコン４ａの上方のシリコン酸化膜５ｂを
開孔する。

その後、前記レジストを除去して溝４内の多結晶シリコ
ン４ａの上部を５０００人の厚さに亘って反応性イオン
エツチングにより除去する。

次に、第３図（ｂ）に示すように、この多結晶シリコン
４ａの表面を熱酸化させてシリコン酸化膜５ｃを形成す
る。

次に、第３図（ｃ）に示すように、溝４内のシリコン酸
化膜５ｃ上の部分を多結晶シリコン４ｂで２０００人の
厚さに埋設する。その後、全面に白金Ｍ６をスパッタリ
ングにより５００人の厚さに被着する。

次に、第３図（ｄ）に示すように、この基板を５００乃
至６００℃に加熱することにより、多結晶シリコン、４
　ｂと白金膜６を反応させて白金珪化物７を形成する。

そして、未反応白金を熱王水で除去すると、この溝内に
配線として使用できる導電層部分が形成される０次いで
、基板上のシリコン酸化膜５ｂをフッ酸で除去した後、
全面にシリコン酸化膜５ｄを３０００人の厚さに堆積し
て溝に蓋をする。

次に、第１図に示すように、このシリコン酸化膜５ｄを
反応性イオンエツチングで選択的に開孔し、コンタクト
ホール１２を形成した後、通常の方法を使用して第１層
目配線８を形成する。これにより、白金珪化物７からな
る溝内配線層と第１層目配線８とがコンタクトホール１
２を介して接続される。次いで、眉間絶縁膜及び第２Ｍ
目配線を形成する。このようにして、溝内の導電層、第
１層目及び第２層目の配線が形成される。

本実施例においては、電源線ＷＢは基板に形成された溝
４に埋設された導電層（白金珪化物７）を利用しており
、第２層目配線は電源線ＷＴとし、てのみ使用可能にな
る。このため、メモリセルを微細化しても、電流が多く
流れる電源線ＷＴの配線パターンの幅を十分に確保でき
る。従って、本実施例によれば、メモリセルの微細化及
び配線幅の確保の双方が実現される。

次に、本発明の第２の実施例について説明する。

この実施例においては、溝の下部及び上部に埋設する物
質の材質が第１の実施例と異なる。溝の下部にはホウ素
とリンとを高濃度に添加したシリコン酸化物（以下、Ｂ
ＰＳＧという）を埋設し、上部に埋設される導電性物質
としてはタングステンを使用している。

第４図（ａ）、（ｂ）はこの第２の実施例に係る半導体
装置の製造方法を工程順に示す断面図である。

先ず、第４図（ａ）に示すように、溝４の側面及び底面
に熱酸化によりシリコン酸化Ｍ　５　ａを形成する。次
に、この溝４に上記ＢＰＳＧ９を埋設する。次いで、全
面にシリコン窒化Ｍ１１を形成した後、このシリコン窒
化膜１１上にレジストをホトリソグラフィーにより選択
的に形成する。そして、この、レジストをマスクとして
、シリコン窒化膜１１を反応性イオンエツチングにより
エツチングして溝４の上部を開孔する。次に、このレジ
ストを除去した後、残存しているシリコン窒化膜１１を
マスクとして、溝４に埋設されている前記ＢＰＳＧ９の
上部を３０００人の厚さで反応性イオンエツチングによ
り除去する。そして、この溝４を多結晶シリコンで埋め
込んだ後、ＢＰＳＧ層上に薄い多結晶シリコン層が残存
するように前記多結晶シリコンを反応性イオンエツチン
グする。これにより、多結晶シリコン層４Ｃが形成され
る。

次に、第４図（ｂ）に示すように、化学気相堆積（ＣＶ
Ｄ）法を使用して多結晶シリコン層４Ｃ上の溝４内にタ
ングステン１０を選択的に堆積して溝４をほぼ埋め込む
。

次に、熱リン酸により前記シリコン窒化Ｊｌｉｌｌを除
去する。その後、第１の実施例（第１図）と同様の工程
によりシリコン酸化膜５ｄで溝４に蓋をする。その後、
コンタクトホール１２を形成し、通常の方法により第１
層目配線８、層間絶縁膜及び第２層目配線を形成する。

このようにして、溝４内の導電層（タングステン１０）
、第１Ｍ目配線８及び第２層目の配線の形成が完了する
。

上述した工程により形成された配線用トレンチにおいて
は、溝４の下部に埋設する非導電性物質にＢＰＳＧを使
用しているため、トレンチ配線間の絶縁をとるための工
程が第１の実施例に比して少なくなり、トレンチの形成
が容易となる。また、溝４の上部に埋設される導電性物
質として、タングステンをシリサイド化することなく選
択的に成長できるので、この配線トレンチの配線の層抵
抗を小さくできるという利点を有する。

なお、上記各実施例はバイポーラ型メモリについてのも
のであるが、本発明はこれに限定されるものではなく、
トレンチ絶縁式半導体装置全般に適用することができる
。

［発明の効果］以上説明したように、本発明に係る半導体装置は、半導
体基板に設けられた溝に導電性物質を埋設し、この導電
性物質の層を配線として使用している。このため、基板
上に形成される配線層の配線を形成する場所に余裕がで
きるので、配線密度により素子の寸法が制限されること
がなくなり、半導体装置の高集積化が容易となる。また
、配線の幅を十分広くすることができるので、エレクト
ロマイグレーション現象を有効に防止できるという効果
を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るトレンチ絶縁式半
導体装置を示す断面図、第２図は同じくそのパターン図
、第３図（ａ）乃至第３図＜ｄ）は同じくその製造方法
を工程順に示す断面図、第４図（ａ）、（ｂ）は本発明
の第２の実施例に係るトレンチ絶縁式半導体装置の製造
方法を工程順に示す断面図、第５図はバイポーラメモリ
セルの回路図、第６図は従来の半導体装置の配線パター
ン図、第７図は従来の半導体装置の溝の断面図である。１；Ｎ型エピタキシャル層、２；Ｎ型埋込コレクタ層、
３．Ｐ型シリコン基板、４；溝、４ａ。４ｂ、４ｃ；多結晶シリコン、５ａ、５ｂ、５ｃ。５ｄ；シリコン酸化膜、６；白金膜、７；白金珪化物、
８；第１配線、９　；　ＢＰＳＧ、１０；タシグステン
膜、１１；シリコン窒化膜、Ｄ、Ｄ：信号線、ＷＴ、Ｗ
Ｂ　；電源線、ＴＲ；従来のトレンチ、ＴＲ１；本発明
の実施例に係るトレンチ、ＣＷＴ、ＣＢ、ＣＣ，ＣＥｒ
　、ＣＲ２：コンタクト、ＴＨ，；溝・第１層目配線間
スルーホール、ＴＨ２；第１層目配線・第２層目配線間
スルーホール、Ｌｌ；第１層目配線、Ｌ２．第２層目配
線、ＴｒＴｒ２　、Ｔｒ３　、Ｔｒ４　　：　）ランジ
スタｔｏ）第図（１）；／ｖ掌工已０ダｆＣシ沖ル層第図（３）５Ｃ；ミリフン白喧４Ｌ１１便（ｂ）第図（２）（ｄ）第図（４）第図（１）第図１０；り＞７ステン第図（２）第図

Claims

【特許請求の範囲】

（１）半導体基板表面に形成された溝と、この溝の側面
及び底面に形成された絶縁層と、溝の上部を所定深さに
亘って充填する導電性物質からなる層と、を有すること
を特徴、とするトレンチ絶縁式半導体装置。