JP2579211B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、絶縁物による素子分離構造を有する半導
体装置の製造方法に関し、特に半導体基板中に形成され
た溝部に絶縁物を埋込んだ素子分離構造あるいは半導体
基板表面上の導電膜に形成された溝部に絶縁膜を埋込ん
だ素子分離構造の製造方法の改善に関するものである。

［従来の技術］ 半導体装置はチップ上に多数の半導体素子を配列し、
各々の素子間を絶縁分離して構成されている。この素子
間分離構造としては、選択酸化法を用いたLOCOS（Local
Oxidation of Silicon）分離構造や、半導体基板中
に形成した溝の内部に絶縁物を埋込んだ、いわゆるトレ
ンチ分離構造、あるいは半導体基板上の導電層中に形成
した溝の内部に絶縁物を埋込んだ分離構造などが知られ
ている。素子間分離構造は半導体装置の信頼性に大きく
影響し、また、装置の高集積化を図る上で重要な要素で
ある。そして、素子間分離構造は絶縁分離特性に優れ、
かつ分離領域の微細化が可能なものが望まれる。

第７図には、従来のトレンチ分離構造の断面図を示し
ている。図において、シリコン基板１表面に溝部２が形
成されている。溝部２の内部には絶縁物３が埋込まれて
いる。絶縁物３はたとえばCVD（Chemical Vapor Deposi
tion）酸化膜などが用いられ、その表面はシリコン基板
１表面とほぼ同一面になるように形成されている。絶縁
物３によって分離されたシリコン基板１の表面領域の各
々は素子形成領域４、４を構成する。

次に、このトレンチ分離構造の製造方法を第8A図ない
し第8D図を用いて説明する。

まず、第8A図に示すように、シリコン基板１上に素子
形成領域４、４を分離するように溝部２を形成する。

次に、第8B図に示すように、溝部２が形成されたシリ
コン基板１上にCVD酸化膜3aを堆積し、溝部２の内部を
このCVD酸化膜3aで埋込む。さらに、第8C図に示すよう
に、CVD酸化膜3aの表面上にレジスト５をその表面が平
坦化する程度に厚く塗布する。

その後、第8D図に示すように、レジスト５およびCVD
酸化膜3aをエッチバックし、シリコン基板１表面を露出
させる。これによって、溝部２の内部にのみCVD酸化膜3
aが残余したトレンチ分離構造が形成される。

なお、通常の半導体装置においては、この後、多くの
素子形成工程が行なわれる。

［発明が解決しようとする課題］ 上記のように、従来の半導体装置のトレンチ分離構造
は、溝部２に埋込まれた絶縁物３がシリコン基板１の表
面と同一面に形成される。したがって、素子分離領域が
形成された後に行なわれる素子形成工程において、酸化
膜の堆積・パターニング除去工程などによって溝部２の
内部の絶縁物３表面が付随的に除去されて絶縁物３表面
の陥没が生じるという問題があった。

このような状態を第8E図および第8F図に示したMOS（M
etal Oxide Semiconductor）トランジスタの形成工程を
用いて説明する。素子間分離用絶縁膜３、３が形成され
たシリコン基板１表面には、熱酸化法によるゲート酸化
膜６が形成される。さらに、その表面上にはCVD法によ
るポリシリコン層７が堆積される。

次に、第8F図に示すように、フォトリソグラフィ法お
よびエッチング法を用いてポリシリコン層７およびゲー
ト酸化膜６が所定の形状にパターニングされる。このゲ
ート酸化膜６のエッチング工程などにおいては、希釈し
たフッ化水素やフッ化アンモニウムによるエッチング処
理が行なわれる。ところが、溝部２に埋込まれたCVD酸
化膜3aは、熱酸化法で形成されるゲート酸化膜６よりも
エッチング処理液に対するエッチング速度が速い。この
ために、ゲート酸化膜６のエッチング処理が終了した時
点で、CVD酸化膜3aの表面もエッチング除去され、シリ
コン基板１の表面よりも陥没してしまう。しかも、この
ようにして生じた溝部２の段差は急峻なために、後工程
で行なわれる導電層や配線層の形成時に、この溝部２の
段差部に沿って導電材料の残渣（エッチング残渣）15が
生じやすく、隣接配線間で短絡現象を引き起こすなどの
問題が生じた。

したがって、この発明は上記のような問題点を解消す
るためになされたもので、基体間に形成される素子間分
離層の絶縁物表面が陥没することにより導電材料の残渣
が生じ、短絡などの電気的特性を損なうことのない素子
間分離構造を有する半導体装置の製造方法を提供するこ
とを目的とする。

［課題を解決するための手段］ 本発明は、基体に形成された素子分離用の溝部に絶縁
膜を埋込んで素子間を絶縁分離する素子間分離絶縁膜を
備えた半導体装置の製造方法であって以下の工程を備え
る。

a.基体中に溝部を形成する工程。

b.溝部の内部および基体の表面上に第１絶縁膜を形成す
る工程。

c.第１絶縁膜の表面上に第１レジストを塗布し、パター
ニングすることによって溝部の上部に位置する領域に第
１レジストを選択的に残余させる工程。

d.第１絶縁膜および残余した第１レジストの表面上に第
２レジストを塗布する工程。

e.第２レジスト、第１レジストおよび第１絶縁膜をエッ
チバックすることによって基体の表面を露出させ、同時
に溝部の内部に基体表面より突出した表面を有する第１
絶縁膜を残余させる工程。

［作用］ 本発明は、基体の中に形成された溝部に絶縁膜を埋込
む方法として、溝部の内部および基体の表面上に絶縁膜
を形成し、さらにこの表面上にレジストを塗布し、その
表面を平坦化させた後、両者を等しいエッチング速度で
エッチング除去し、溝部の内部に延び絶縁膜を平坦に埋
込むエッチバック法を用いている。そして、基体の溝部
の内部に堆積した絶縁膜の上にのみ２層のレジストを塗
布することによりレジスト表面を溝部の上部に位置する
部分のみ突出させて平面形状に構成している。そして、
この平面形状をエッチバックによって絶縁膜の表面形状
に転写することにより溝部の内部に堆積した絶縁膜の表
面が基体の表面より突出するように形成される。基体の
表面よりも突出した表面を持つ素子分離絶縁膜は、後の
素子工程に用いられるエッチング処理によって絶縁物が
多少エッチングされても絶縁物の表面が基体表面よりも
陥没することがない。しかも、基体表面から突出した絶
縁膜の周縁は、そのようなエッチング処理によって滑ら
かになり、後工程のゲート電極や配線形成工程において
絶縁物の周縁領域にエッチング残渣が生じることがなく
なる。

［実施例］ 本発明の一実施例を図を用いて詳細に説明する。

第１図は、本発明の第１の実施例による素子間分離絶
縁膜の断面構造図である。シリコン基板１の表面には素
子分離領域となる溝部２が形成されている。溝部２の内
部にはCVD酸化膜などからなる絶縁物３が埋込まれてい
る。絶縁物３の表面はシリコン基板１表面よりも突出し
て形成されている。そして、絶縁物３によって絶縁分離
されたシリコン基板１の表面領域が各々素子形成領域
４、４を構成する。このような構成がいわゆるトレンチ
分離構造を構成する。

次に、このトレンチ分離構造の製造方法を第2A図ない
し第2D図を用いて説明する。

まず、第2A図に示すように、シリコン基板１表面に異
方性エッチングなどを用いて溝部２を形成する。

次に、第2B図に示すように、CVD法を用いて溝部２の
内部およびシリコン基板１表面上にCVD酸化膜3aを堆積
する。

さらに、第2C図に示すように、CVD酸化膜3aの表面上
に第１のレジスト5aを塗布し、パターニングすることに
よって溝部２の上部にのみレジストパターンを残余す
る。さらに、CVD酸化膜3aおよび第１レジスト5aの表面
上に第２レジスト5bを厚く塗布する。第２レジスト5b
は、下層の第１レジスト5aの形状を受けてその表面が溝
部２の上部領域のみが突出した平面形状となる。

その後、第2D図に示すように、エッチバック法を用い
て第２のレジスト5b、第１レジスト5aおよびCVD酸化膜3
aをエッチング除去する。エッチングはプラズマエッチ
ングを用いて行なわれる。エッチングガスとしてはCVD
酸化膜3aをエッチングするためのガスに混合されるフォ
トレジストエッチング用の酸素ガス混合比を適宜設定さ
れる。これによってレジスト5b、5aとCVD酸化膜3aとの
エッチング速度がほぼ等しくして行なわれる。このため
に、エッチングは第２レジスト5bの表面形状がほぼ維持
された状態で平坦に進行する。そして、エッチングがシ
リコン基板１表面に達した場合に、一酸化炭素（CO）系
のガスが放出されるのを検出することによってエッチン
グを停止する。そして、このエッチング工程によって溝
部２の内部にのみCVD酸化膜3aが残余する。そして、こ
の残余したCVD酸化膜3aの表面はシリコン基板１表面よ
り突出している。このCVD酸化膜3aの表面の突出領域の
膜厚は、ほぼ第１レジスト5aの膜厚を反映して規定され
る。さらに、CVD酸化膜3aの突出部分の膜厚は、後工程
の素子形成工程によって、このCVD酸化膜3aが付随的に
エッチング除去される量を想定して決定される。

次に、本発明による素子間分離構造の第２の実施例に
ついて説明する。本実施例は、半導体基板上の導電層中
に設けた溝部に絶縁物を埋込んで両導電層間を絶縁分離
する絶縁分離構造の製造方法についてのものである。第
３図は、この導電層間の絶縁分離構造の断面構造図であ
る。シリコン基板１表面には素子の一部を構成する導電
層８、８が形成されている。導電層８、８の間の溝部２
内部には絶縁物３が埋込まれている。また、シリコン基
板１表面と絶縁物３との間には薄い熱酸化膜９が形成さ
れている。また、絶縁膜３の表面は導電層８の表面より
突出して形成されている。

次に、その製造方法を第4A図ないし第4F図を用いて説
明する。まず、第4A図に示すように、シリコン基板１表
面上に膜厚100〜3000Å程度の熱酸化膜９を選択的に形
成する。

次に、第4B図に示すように、シリコン基板１表面およ
び熱酸化膜９表面上に導電膜として膜厚500〜3000Å程
度のポリシリコンの導電層８をCVD法を用いて堆積す
る。さらに、その表面上にCVD法を用いて膜厚500〜3000
Å程度のシリコン酸化膜10（第１絶縁膜）を堆積する。
さらに、その表面上にエッチング時の終点検出層として
ポリシリコン層11を膜厚300〜3000Å程度に堆積する。
次に、フォトリソグラフィ法およびエッチング法を用い
てポリシリコン層11、シリコン酸化膜10および導電層８
を選択的に除去して溝部２を形成する。

さらに、第4C図に示すように、ポリシリコン層11の表
面上および溝部２の内部にCVD酸化膜3aを堆積する。そ
の後、CVD酸化膜3aの表面上に第１レジスト5aを塗布
し、パターニングすることによって溝部２の上部にのみ
第１レジスト5aを残余する。さらに、CVD酸化膜3aおよ
び第１レジスト5aの表面上に第２レジスト5bを塗布しそ
の表面を平坦化する。第２レジスト5bの表面は、第１レ
ジスト5aの表面形状を受けて第１レジスト5aの上部のみ
突出した平面形状となる。

さらに、第4D図に示すように、プラズマエッチングな
どを用いて第２レジスト5b、第１レジスト5aおよびCVD
酸化膜3aの一部をエッチバックする。このエッチング
は、レジストとCVD酸化膜3aのエッチング速度がほぼ等
しく行なわれるので、第２レジスト5bの表面形状をほぼ
維持した状態で平坦に進行する。そして、エッチングが
ポリシリコン層11に到達した時点でエッチングを停止す
る。このエッチングの終点検出は、エッチングがポリシ
リコン層11に到達した際に発生する一酸化炭素（CO）系
ガスを検出することによって行なわれる。そして、この
エッチング工程における被エッチング層の表面形状は第
２レジスト5bの表面形状を反映するため、溝部２の内部
に埋込まれたCVD酸化膜3aの表面がポリシリコン層11の
表面より突出した状態で終了する。

その後、第4E図に示すように、プラズマエッチングを
用いてポリシリコン層11を除去する。

さらに、第4F図に示すように、CVD酸化膜3aとシリコ
ン酸化膜10とを同時にエッチングし、導電層８の表面を
露出させる。このエッチング工程においてCVD酸化膜3a
は導電層８の表面より突出した状態で形成される。CVD
酸化膜3aの突出部分の膜厚は上記第１の実施例と同様
に、後工程における酸化膜エッチング時に付随的にエッ
チング除去される量を想定して設定される。そして、こ
のCVD酸化膜3aの突出部分の存在によって、絶縁物３の
陥没を防止する。

なお、上記実施例では説明を省略したが、第4B図に示
す工程で形成された溝部２の内部にチャネルカット用の
ボロン（Ｂ）やリン（Ｐ）などの不純物を注入したり、
あるいは溝部２の内周面に熱酸化膜を形成したりしても
よい。

さらに、本発明の参考例について説明する。この参考
例は上記第２の実施例の変形例であり、その製造工程を
第5A図ないし第5F図に示す。

まず、第5A図に示すように、シリコン基板１表面に膜
厚100〜3000Å程度の熱酸化膜９を選択的に形成する。

次に、第5B図に示すように、熱酸化膜９表面上および
シリコン基板１表面上に順次CVD法を用いて導電層とな
るポリシリコン層８、第１絶縁膜となるシリコン酸化膜
10およびエッチング工程の終点検出層として働くポリシ
リコン層11を堆積する。その後、フォトリソグラフィ法
およびエッチング法を用いてポリシリコン層11、シリコ
ン酸化膜10および導電層８を選択的にエッチング除去し
溝部２を形成する。

さらに、第5C図にように、溝部２の内部およびポリシ
リコン層11の表面上にCVD法を用いてシリコン酸化膜のC
VD酸化膜3aを堆積する。さらに、CVD酸化膜3aの表面上
にレジスト５を塗布し、その表面を平坦化する。

引き続いて、第5D図に示すように、プラズマエッチン
グを用いてレジスト５およびCVD酸化膜3aの一部を平坦
にエッチング除去する。そして、ポリシリコン層11の表
面が露出した時点でエッチングを停止する。このエッチ
バック工程は、エッチングガスとしてCVD酸化膜3aをエ
ッチングするためのエッチングガスに混合されるレジス
トエッチング用の酸素ガスの混合比を適宜設定すること
によってレジスト５とCVD酸化膜3aのエッチング速度を
ほぼ等しくして行なわれる。また、エッチングの終点検
出は、エッチングがポリシリコン層11に達した場合に一
酸化炭素（CO）系のガスが放出されることを利用して、
このCO系ガスを検知することによって行なわれる。

次に、第5E図に示すように、ポリシリコン層11をプラ
ズマエッチングなどによって除去する。これによって、
シリコン酸化膜10とCVD酸化膜3aとが同材料で、かつそ
の表面が溝部２の領域のみ突出した表面形状で形成され
る。

その後、第5F図に示すように、シリコン酸化膜10およ
びCVD酸化膜3aをエッチング除去し、導電層８表面を露
出させる。このエッチング工程は、シリコン酸化膜10と
CVD酸化膜3aとが等しいエッチング速度で進行するた
め、導電層８表面が露出した時点で、溝部２の内部に残
余するCVD酸化膜3aの表面はこの導電層８表面より突出
した状態で形成される。そして、CVD酸化膜3aの突出し
た部分が、後工程の付随的なエッチング除去に対する余
裕分となる。

なお、上記参考例では説明を省略したが、第5B図に示
す工程で形成された溝部２の内部にチャネルカット用の
ボロン（Ｂ）やリン（Ｐ）などの不純物を注入したり、
あるいは溝部２の内周面に熱酸化膜を形成したりしても
よい。

また、上記参考例においては、レジストおよびCVD酸
化膜3aのエッチバック処理のエッチング終点検出のため
にポリシリコン層11を用いたが、終点検出層の材質とし
ては、CVD酸化膜3aとエッチングの選択比のある物質で
あれば他のものであっても構わない。また、このエッチ
バック工程のエッチングはプラズマエッチングを使用し
たが、エッチングの代わりに研摩法などによってレジス
ト５およびCVD酸化膜3aを平坦に除去しても構わない。

また、上記第２の実施例および参考例に示した素子間
分離構造は、導電層中に形成した溝部に絶縁膜を埋込ん
で絶縁分離構造を構成したため、トレンチ分離構造にお
いてトレンチ内に埋込まれる絶縁膜と基板との熱膨張差
に起因する熱応力によりトレンチの周囲にストレスが発
生する現象をなくし、優れた絶縁分離特性を発揮する。

次に上記第２の実施例および参考例に示す素子間分離
構造の製造方法をDRAM（Dynamic Random Access Memor
y）に適用した場合の実施例について説明する。第６図
は、DRAMのメモリセル部分および周辺回路の断面構造を
模式的に示した断面構造図である。まず第６図の左半分
に示されたメモリセルアレイ部分の構造を説明する。シ
リコン基板１表面上には平行に延びた複数ワード線20と
ワード線に直交する方向に延びた複数のビット数21とを
備えている。ワード線20とビット線21との交差部近傍に
はメモリセル22が形成されている。各メモリセル22は、
電荷を蓄える電荷蓄積領域23と、アクセストランジスタ
領域24とから構成される。電荷蓄積領域23は、ｐ型シリ
コン基板１の主表面に形成された溝部25と、溝部25の底
面および側面において基板１中に形成された対向電極と
して機能するp⁺領域26と、このp⁺領域26の表面を酸化す
るなどして形成された第１のキャパシタ絶縁膜27と、そ
の上に形成されたメモリキャパシタの記憶端子として機
能する第１のポリシリコン電極28と、さらに第１のポリ
シリコン電極28の表面を酸化するなどしてその上に形成
された第２のキャパシタ絶縁膜29と、さらにその上に形
成された、セルプレート電極として機能する第２のポリ
シリコン電極30、30aとから構成されている。アクセス
トランジスタ24のドレインに該当するn⁺不純物領域31
は、コンタクトホールを介して第１のポリシリコン電極
28に接続されている。

アクセストランジスタ24はシリコン基板１表面に形成
されたソース・ドレイン領域を構成するn⁺不純物領域3
1、31と、このn⁺不純物領域31表面上に形成された導電
層32を、ｐ型シリコン基板１表面上にゲート酸化膜36を
介して形成されたワード線20の一部を構成するゲート電
極20とを備えている。アクセストランジスタ24のソース
領域31にはビット線21が接続されている。

そして、各メモリセル22、22間はポリシリコン電極層
28、30中に形成された溝部にシリコン酸化膜を埋込んだ
素子分離絶縁膜33によって絶縁分離されている。

また、第６図の右半分の部分を参照してDRAMの周辺回
路を構成するMOSトランジスタ34、34の断面構造を説明
する。ｐ型シリコン基板１表面上には複数のMOSトラン
ジスタ34が配列され、相互に電気的に接続されることに
よって所定の電気回路を構成している。MOSトランジス
タはｐ型シリコン基板１表面に形成されたソース・ドレ
イン領域となるn⁺不純物領域31、31を備える。n⁺不純物
領域31、31の表面上にはポリシリコンなどからなる導電
層32が形成されている。n⁺不純物領域31、31の間に位置
するｐ型シリコン基板１表面上にはゲート酸化膜36を介
してポリシリコンなどからなるゲート電極35が形成され
ている。MOSトランジスタ34、34の間の絶縁分離は、導
電層32、32の間の溝部に埋込まれたシリコン酸化膜から
なる素子分離絶縁膜33によって分離されている。

上記のような構造を有するDRAMにおいて、本発明の第
２の実施例および参考例を用いて各々素子分離絶縁膜33
が形成されている。すなわち、メモリセル22領域におい
ては、素子分離絶縁膜33が形成された後、すぐにその上
部を覆うポリシリコン電極30aが形成される。したがっ
て、素子分離絶縁膜33の上部の突出領域はその形状を留
め、素子分離絶縁膜33の膜厚が厚く形成される。そし
て、このような厚い素子分離絶縁膜33は素子間分離領域
に構成される寄生トランジスタのしきい値電圧を大きく
することにより、素子間の絶縁分離特性を向上させる。

また、周辺領域においては、上記実施例の効果で述べ
たように、素子分離絶縁膜33が形成された後のゲート酸
化膜形成工程などによって、膜厚の余裕分として予め形
成しておいた素子分離絶縁膜33の突出領域が除去され、
MOSトランジスタ34の導電層32の表面とほぼ同一の表面
に削られ、所定の素子分離絶縁膜33厚さに形成される。
これによって、たとえばゲート電極33の形成工程などに
よって、素子分離絶縁膜33の領域にポリシリコン層の残
渣などが生じ、素子形成後に電気的な短絡を生じるとい
う問題を解消することができる。

なお、本発明の具体的実施例としてDRAMの場合につい
て説明したが、これはほんの一例にすぎず、半導体装置
の素子間分離構造に広く適用することができる。

［発明の効果］ このように、本発明による半導体装置の製造方法は、
素子分離用の溝部に埋込まれる絶縁物を半導体基板ある
いは半導体基板上に形成された導電膜表面よりも突出さ
せて形成しており、素子分離領域が形成された後の素子
形成工程において施されるエッチング処理に対して、絶
縁物が多少エッチングされてもこの絶縁物領域が周囲の
半導体基板表面あるいは導電膜表面よりも陥没すること
がない。しかも、このようなエッチング処理によって突
出した絶縁物の縁は滑らかになるので、素子形成工程に
おけるゲート電極や配線層を形成するエッチングの際
に、これらの導電材料が絶縁物の周縁に残余することに
より生じる電気的短絡を防止し、半導体装置の製造歩留
りや信頼性の向上を図ることができる。

【図面の簡単な説明】

第１図は、本発明による半導体装置製造方法の第１の実
施例によるトレンチ分離構造の断面構造図である。第2A
図、第2B図、第2C図および第2D図は第１図のトレンチ分
離構造の製造方法を順に示した製造工程断面図である。 第３図は、本発明の第２の実施例による半導体基板上の
導電膜中に形成された絶縁物を用いた素子分離構造の製
造方法によって製造された素子分離構造の断面構造図で
ある。第4A図、第4B図、第4C図、第4D図、第4E図および
第4F図は、第３図の素子分離構造の製造方法を順に示し
た製造工程断面図である。第5A図、第5B図、第5C図、第
5D図、第5E図および第5F図は、第３図に示した素子分離
構造の参考例による製造方法を示す製造工程断面図であ
る。 第６図は、本発明の第２の実施例および参考例による素
子間分離構造の製造方法を用いて製造されたDRAMのメモ
リセルおよび周辺回路部分の断面構造図である。 第７図は、従来のトレンチ分離構造の断面構造図であ
る。第8A図、第8B図、第8C図、第8D図、第8E図および第
8F図は、第７図のトレンチ分離構造の製造方法を順に示
した製造工程断面図であり、第8E図および第8F図は、特
にトレンチ分離構造により絶縁分離されるMOSトランジ
スタの製造工程の一部を示した製造工程断面図である。 図において、１はシリコン基板、２は溝部、３および3a
は絶縁物（CVD酸化膜）、５はレジスト、８は導電層、
９は熱酸化膜、10はシリコン酸化膜、11はポリシリコン
層（終点検出層）を示している。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基体に形成された素子分離用の溝部に絶縁
   膜を埋込んで素子間を絶縁分離する素子間分離絶縁膜を
   備えた半導体装置の製造方法であって、 前記基体中に溝部を形成する工程と、 前記溝部の内部および前記基体の表面上に第１絶縁膜を
   形成する工程と、 前記第１絶縁膜の表面上に第１レジストを塗布し、パタ
   ーニングすることによって前記溝部の上部に位置する領
   域に前記第１レジストを選択的に残余させる工程と、 前記第１絶縁膜および前記残余した第１レジストの表面
   上に第２レジストを塗布する工程と、 前記第２レジスト、前記第１レジストおよび前記第１絶
   縁膜をエッチバックすることによって前記基体の表面を
   露出させ、同時に前記溝部の内部に前記基体表面より突
   出した表面を有する前記第１絶縁膜を残余させる工程と
   を備えた、半導体装置の製造方法。