JP3510923B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 107
- 238000000034 method Methods 0.000 title claims description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000000758 substrate Substances 0.000 claims description 74
- 239000003990 capacitor Substances 0.000 claims description 59
- 239000012535 impurity Substances 0.000 claims description 50
- 238000002955 isolation Methods 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 17
- 125000006850 spacer group Chemical group 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 238000003860 storage Methods 0.000 description 18
- 239000011810 insulating material Substances 0.000 description 15
- 238000001459 lithography Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005498 polishing Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
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- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H—ELECTRICITY
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り、特に、貼合せＳＯＩ構造等、集積度を増
加させうる半導体装置およびその製造方法に関する。
造方法に係り、特に、貼合せＳＯＩ構造等、集積度を増
加させうる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体メモリセル、特にＤＲＡＭ（Dyna
mic Random Access Memory）セルの集積度を増加するた
めには、最小の面積に最も多い数のデバイスを集積させ
ることが重要である。次世代素子である１Ｇiga ビット
級ＤＲＡＭは一つのトランジスタと一つのキャパシタよ
りなされるメモリセルの面積が０．３μm2以下であっ
て、これはメガビット級ＤＲＡＭセルで相互接続（Inte
rconnection ）のためのコンタクトホール一つの面積に
過ぎない。このように小さい面積に単位セル構成のため
にトランジスタ、キャパシタおよび相互接続のためのコ
ンクタトホールをそれぞれ一つずつ共に形成させること
は現在の技術ではほぼ不可能である。
mic Random Access Memory）セルの集積度を増加するた
めには、最小の面積に最も多い数のデバイスを集積させ
ることが重要である。次世代素子である１Ｇiga ビット
級ＤＲＡＭは一つのトランジスタと一つのキャパシタよ
りなされるメモリセルの面積が０．３μm2以下であっ
て、これはメガビット級ＤＲＡＭセルで相互接続（Inte
rconnection ）のためのコンタクトホール一つの面積に
過ぎない。このように小さい面積に単位セル構成のため
にトランジスタ、キャパシタおよび相互接続のためのコ
ンクタトホールをそれぞれ一つずつ共に形成させること
は現在の技術ではほぼ不可能である。
【０００３】特に、今まで使われて来たレイアウト（la
yout）方法では面積の限界が障害（Bottleneck）になる
ので、新たな構成（Scheme）の技術が必要になった。今
まで使われて来た大部分のメモリセルは、トランジス
タ、キャパシタおよびコンタクトホールが平面レイアウ
ト上、ラテラル（lateral ）よりなっており、前記それ
ぞれの面積の和がメモリセルの面積を決定する要素とし
て作用した。したがって、１Ｇiga ビット級のメモリセ
ルを構成しようとすれば約０．３μm2以下の面積内にト
ランジスタ、キャパシタおよびソース、ドレイン領域の
接続のためのコンタクトホールが全部形成されるべきな
ので、面積の限界を克服するためには３次元的なセル構
造が必要になり、ラテラルレイアウトからバーチカル
（vertical）レイアウト構造にセル構造を変更しなけれ
ばならない。
yout）方法では面積の限界が障害（Bottleneck）になる
ので、新たな構成（Scheme）の技術が必要になった。今
まで使われて来た大部分のメモリセルは、トランジス
タ、キャパシタおよびコンタクトホールが平面レイアウ
ト上、ラテラル（lateral ）よりなっており、前記それ
ぞれの面積の和がメモリセルの面積を決定する要素とし
て作用した。したがって、１Ｇiga ビット級のメモリセ
ルを構成しようとすれば約０．３μm2以下の面積内にト
ランジスタ、キャパシタおよびソース、ドレイン領域の
接続のためのコンタクトホールが全部形成されるべきな
ので、面積の限界を克服するためには３次元的なセル構
造が必要になり、ラテラルレイアウトからバーチカル
（vertical）レイアウト構造にセル構造を変更しなけれ
ばならない。
【０００４】このような３次元的なセル構造の代表的な
例としてはトレンチ構造またはスタック構造を挙げるこ
とができるが、これらの構造ではＧiga ビット級以上の
次世代デバイスにおいて必要とするキャパシタンスを満
たせない。ティ．オザキ（T.Ozaki ）などは分離領域の
面積を最小化させながらキャパシタの面積を増加させう
るＳＩＭＰＬＥセル構造を提案した（参照文献：IEDM
1991 "A Surrounding Isolation- Merged Plate Electr
ode（SIMPLE） Cell withcheckered layout for 256Mbi
t DRAMs and beyond" ）。しかし、前記ＳＩＭＰＬＥセ
ルはトランジスタのソース領域とキャパシタストレージ
ノードとの接続工程がラテラル構成なので前記接続のた
めのコンタクトホール面積が必要である。また、ドレイ
ン領域とビットラインとの接続時にもコンタクトホール
面積が必要になる。したがって、前記ＳＩＭＰＬＥ構造
によると、０．１μm のデザインルール（Design rule
）工程でも０．３μm2程度のセル面積にＤＲＡＭの単
位素子を形成させることができないので、Ｇiga ビット
級以上のメモリセルを形成することは不可能である。
例としてはトレンチ構造またはスタック構造を挙げるこ
とができるが、これらの構造ではＧiga ビット級以上の
次世代デバイスにおいて必要とするキャパシタンスを満
たせない。ティ．オザキ（T.Ozaki ）などは分離領域の
面積を最小化させながらキャパシタの面積を増加させう
るＳＩＭＰＬＥセル構造を提案した（参照文献：IEDM
1991 "A Surrounding Isolation- Merged Plate Electr
ode（SIMPLE） Cell withcheckered layout for 256Mbi
t DRAMs and beyond" ）。しかし、前記ＳＩＭＰＬＥセ
ルはトランジスタのソース領域とキャパシタストレージ
ノードとの接続工程がラテラル構成なので前記接続のた
めのコンタクトホール面積が必要である。また、ドレイ
ン領域とビットラインとの接続時にもコンタクトホール
面積が必要になる。したがって、前記ＳＩＭＰＬＥ構造
によると、０．１μm のデザインルール（Design rule
）工程でも０．３μm2程度のセル面積にＤＲＡＭの単
位素子を形成させることができないので、Ｇiga ビット
級以上のメモリセルを形成することは不可能である。
【０００５】また、ケイ．スノウチ（K.Sunouchi）等は
単位メモリセルを構成する全てのデバイスがマトリック
ス式のトレンチによって分離されたシリコンピラー内に
形成されるＳＧＴセルを提案した（参照文献：IDEM 198
9, "A Surrounding Gate Transistor (ＳＧＴ）cell fo
r 64/256Mbt DRAMs" ）。しかし、前記ＳＧＴセルは、
ワードラインを連結させる工程が追加され、シリコンピ
ラーを形成する工程が複雑で、キャパシタを形成する工
程が難しい。また、メモリセル間の分離特性が脆弱で、
ゲート電極の形成時キャパシタプレートノードとゲート
電極間にショートが発生する場合がある。
単位メモリセルを構成する全てのデバイスがマトリック
ス式のトレンチによって分離されたシリコンピラー内に
形成されるＳＧＴセルを提案した（参照文献：IDEM 198
9, "A Surrounding Gate Transistor (ＳＧＴ）cell fo
r 64/256Mbt DRAMs" ）。しかし、前記ＳＧＴセルは、
ワードラインを連結させる工程が追加され、シリコンピ
ラーを形成する工程が複雑で、キャパシタを形成する工
程が難しい。また、メモリセル間の分離特性が脆弱で、
ゲート電極の形成時キャパシタプレートノードとゲート
電極間にショートが発生する場合がある。
【０００６】アメリカ特許第４，８３３，５１６号に開
示されているバーチカル構造のトランジスタおよびキャ
パシタを有するメモリセルは、セル面積の効率性が落ち
る短所を有する。ニシハラトシユキ（Toshiyuki Nishih
ara ）等はキャパシタがシリコン層の下部に完全に埋没
されメモリセルの面積を最大化しうるＳＯＩ（Sillicon
On Insulator ）構造のセルを提案した（参照文献：ID
EM 1992, "A Buried Capacitor DRAM Cell with Bonded
SOI for 256M and 1Gbit DRAMs") 。しかし、前記Ｓ
ＯＩ構造のセルは、ＳＯＩ構造を形成するためにシリコ
ン基板をポリシング（polishing ) する工程時、残留厚
さのコントロールがとても難しく、トランジスタのドレ
イン領域とビットラインを接続させるためのビットライ
ンコンタクトホールの面積が必要になる。
示されているバーチカル構造のトランジスタおよびキャ
パシタを有するメモリセルは、セル面積の効率性が落ち
る短所を有する。ニシハラトシユキ（Toshiyuki Nishih
ara ）等はキャパシタがシリコン層の下部に完全に埋没
されメモリセルの面積を最大化しうるＳＯＩ（Sillicon
On Insulator ）構造のセルを提案した（参照文献：ID
EM 1992, "A Buried Capacitor DRAM Cell with Bonded
SOI for 256M and 1Gbit DRAMs") 。しかし、前記Ｓ
ＯＩ構造のセルは、ＳＯＩ構造を形成するためにシリコ
ン基板をポリシング（polishing ) する工程時、残留厚
さのコントロールがとても難しく、トランジスタのドレ
イン領域とビットラインを接続させるためのビットライ
ンコンタクトホールの面積が必要になる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、前述
した従来の問題点を解決しながら集積度を増加させうる
半導体装置を提供することである。本発明の他の目的
は、前記半導体装置を達成するに特に適した半導体装置
の製造方法を提供することである。
した従来の問題点を解決しながら集積度を増加させうる
半導体装置を提供することである。本発明の他の目的
は、前記半導体装置を達成するに特に適した半導体装置
の製造方法を提供することである。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に本発明は、正面と背面を有する第１導電型の第１半導
体基板と、前記第１半導体基板内部の正面に近い所と背
面に近い所に、各々第２導電型として互いに離隔して形
成された第１不純物領域および第２不純物領域と、前記
第１不純物領域および前記第２不純物領域を接続する第
１導電型の柱状体即ちピラーと、前記第１不純物領域と
電気的に接続されたキャパシタの構成要素である第１電
極と誘電体膜と第２電極と、前記第１不純物領域と前記
第１電極と接続する導体と、前記第２不純物領域の背面
側に接続されたビットラインと、前記ピラーの側壁面に
配置されたゲート誘電膜と、前記ゲート誘電膜面に配置
された電界効果トランジスタ用ゲート電極を備えた半導
体装置を提供する。
に本発明は、正面と背面を有する第１導電型の第１半導
体基板と、前記第１半導体基板内部の正面に近い所と背
面に近い所に、各々第２導電型として互いに離隔して形
成された第１不純物領域および第２不純物領域と、前記
第１不純物領域および前記第２不純物領域を接続する第
１導電型の柱状体即ちピラーと、前記第１不純物領域と
電気的に接続されたキャパシタの構成要素である第１電
極と誘電体膜と第２電極と、前記第１不純物領域と前記
第１電極と接続する導体と、前記第２不純物領域の背面
側に接続されたビットラインと、前記ピラーの側壁面に
配置されたゲート誘電膜と、前記ゲート誘電膜面に配置
された電界効果トランジスタ用ゲート電極を備えた半導
体装置を提供する。
【０００９】前記キャパシタの前記第１電極は前記トラ
ンジスタの前記第１不純物領域と正面側に接続され、前
記第１電極と前記ピラーの側壁面および前記第１不純物
領域および前記第２不純物領域の主要部は一直線上に形
成される。前記キャパシタの前記第２電極は基板内部に
合体された（merged) 構造で形成され、前記トランジス
タのチャネル領域は前記キャパシタ上に垂直に位置し前
記第１半導体基板の背面上に形成される。
ンジスタの前記第１不純物領域と正面側に接続され、前
記第１電極と前記ピラーの側壁面および前記第１不純物
領域および前記第２不純物領域の主要部は一直線上に形
成される。前記キャパシタの前記第２電極は基板内部に
合体された（merged) 構造で形成され、前記トランジス
タのチャネル領域は前記キャパシタ上に垂直に位置し前
記第１半導体基板の背面上に形成される。
【００１０】本発明の望ましい実施例によると、前記キ
ャパシタは少なくとも一つ以上のトレンチを使用して形
成されたトレンチキャパシタであることができ、円筒形
のスタックキャパシタであることもできる。また、前記
トランジスタの前記ゲート電極は前記第１半導体基板の
背面上に形成された前記ピラーを取り囲むリング（rin
g) 構造で形成されうる。
ャパシタは少なくとも一つ以上のトレンチを使用して形
成されたトレンチキャパシタであることができ、円筒形
のスタックキャパシタであることもできる。また、前記
トランジスタの前記ゲート電極は前記第１半導体基板の
背面上に形成された前記ピラーを取り囲むリング（rin
g) 構造で形成されうる。
【００１１】複数のピラーが、リング状の第１不純物領
域の中央部にある第１導電型部分と基板部（第１導電
型）を介して接続され、基板部の電位を調節して、ピラ
ー型トランンジスタのゲートしきい値電圧（ＶTH）を制
御できることが望ましい。前記他の目的を達成するため
に本発明は、第１半導体基板に活性領域を限定するため
にトレンチ分離領域を形成する段階と、前記第１半導体
基板の前記活性領域に第１電極、誘電体膜および第２電
極よりなされたキャパシタを形成する段階と、前記キャ
パシタが形成された前記第１半導体基板の背面を食刻す
る段階と、前記第１半導体基板の背面を選択的に食刻し
て多数のピラーを形成する段階と、前記ピラーを取り囲
むトランジスタのゲート電極を形成する段階を具備する
ことを特徴とする半導体装置の製造方法を提供する。
域の中央部にある第１導電型部分と基板部（第１導電
型）を介して接続され、基板部の電位を調節して、ピラ
ー型トランンジスタのゲートしきい値電圧（ＶTH）を制
御できることが望ましい。前記他の目的を達成するため
に本発明は、第１半導体基板に活性領域を限定するため
にトレンチ分離領域を形成する段階と、前記第１半導体
基板の前記活性領域に第１電極、誘電体膜および第２電
極よりなされたキャパシタを形成する段階と、前記キャ
パシタが形成された前記第１半導体基板の背面を食刻す
る段階と、前記第１半導体基板の背面を選択的に食刻し
て多数のピラーを形成する段階と、前記ピラーを取り囲
むトランジスタのゲート電極を形成する段階を具備する
ことを特徴とする半導体装置の製造方法を提供する。
【００１２】本発明の望ましい実施例によると、前記第
１半導体基板の背面を食刻する段階前に、前記キャパシ
タの前記第２電極上に絶縁層を介して第２半導体基板を
接着する段階をさらに具備する。前記トランジスタにビ
ットラインを接続するためのビットラインコンタクトホ
ールは、前記ゲート電極の形成と同時に形成される。
１半導体基板の背面を食刻する段階前に、前記キャパシ
タの前記第２電極上に絶縁層を介して第２半導体基板を
接着する段階をさらに具備する。前記トランジスタにビ
ットラインを接続するためのビットラインコンタクトホ
ールは、前記ゲート電極の形成と同時に形成される。
【００１３】
【作用】本発明は、前記キャパシタ、トランジスタのチ
ャネル領域およびビットラインコンタクトホールが相互
垂直に位置するので、Ｇiga ビット級以上のメモリ装置
で要求されるセル面積を達成しながらキャパシタ面積を
容易に増加させることができる。
ャネル領域およびビットラインコンタクトホールが相互
垂直に位置するので、Ｇiga ビット級以上のメモリ装置
で要求されるセル面積を達成しながらキャパシタ面積を
容易に増加させることができる。
【００１４】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図１は本発明の第１実施例による貼合せＳＯ
Ｉ構造半導体装置のレイアウト図貼合せＳＯＩの製作
は、一般には、通常の加工済ウェハ（基板）の上面に平
坦化絶縁膜を介して第２基板を貼合せ、一方、加工済ウ
ェハの下面を研磨して、上面加工部分の底部を露出さ
せ、この露出部分に次の加工を施す。ここで、１６はト
レンチ分離領域を示し、３４はゲート絶縁膜、そして３
６はワードラインとして提供されるゲート電極を示す。
４２はスペーサを示し、４４はビットライン、そしてｈ
はビットラインコンタクトホールを示す。 図１に示し
たように、本発明による半導体装置ではスペーサ４２に
よって取り囲まれたゲート電極３６上に垂直にビットラ
インコンタクトホールｈが形成されることが分かる。ま
た、示してはいないが、前記ゲート電極３６はキャパシ
タのストレージノード上に垂直に形成される。したがっ
て、キャパシタ、トランジスタおよびコンタクトホール
が順次に垂直積層されるので、約０．１５μm 以下水準
のデザインルール工程で０．３μm2以下のＧiga ビット
級セル面積を確保することができる。
説明する。図１は本発明の第１実施例による貼合せＳＯ
Ｉ構造半導体装置のレイアウト図貼合せＳＯＩの製作
は、一般には、通常の加工済ウェハ（基板）の上面に平
坦化絶縁膜を介して第２基板を貼合せ、一方、加工済ウ
ェハの下面を研磨して、上面加工部分の底部を露出さ
せ、この露出部分に次の加工を施す。ここで、１６はト
レンチ分離領域を示し、３４はゲート絶縁膜、そして３
６はワードラインとして提供されるゲート電極を示す。
４２はスペーサを示し、４４はビットライン、そしてｈ
はビットラインコンタクトホールを示す。 図１に示し
たように、本発明による半導体装置ではスペーサ４２に
よって取り囲まれたゲート電極３６上に垂直にビットラ
インコンタクトホールｈが形成されることが分かる。ま
た、示してはいないが、前記ゲート電極３６はキャパシ
タのストレージノード上に垂直に形成される。したがっ
て、キャパシタ、トランジスタおよびコンタクトホール
が順次に垂直積層されるので、約０．１５μm 以下水準
のデザインルール工程で０．３μm2以下のＧiga ビット
級セル面積を確保することができる。
【００１５】図２は、本発明の第１実施例により製造さ
れた半導体装置の図１のＡＡ’線断面図であり、第１半
導体基板１０が裏返された半導体装置を示したもので、
基板１０の上面（正面）は図の下側、下面（背面）が図
の上側である。図２を参照すれば、絶縁物質からなるト
レンチ分離領域１６によって活性領域および分離領域が
区分された第１半導体基板１０の前記活性領域に多数の
トレンチより構成されたトレンチキャパシタが形成され
る。前記トレンチキャパシタは、前記トレンチの外壁を
取り囲む基板領域がストレージノード１８になり、前記
トレンチの内壁上に誘電体膜２０が形成され、前記トレ
ンチの内部がプレートノード２２で埋立てられる。前記
プレートノード２２は前記トレンチ分離領域１６上に拡
張され、単位メモリセルが前記トレンチ分離領域１６と
プレートノード２２で完全に取り囲まれる。
れた半導体装置の図１のＡＡ’線断面図であり、第１半
導体基板１０が裏返された半導体装置を示したもので、
基板１０の上面（正面）は図の下側、下面（背面）が図
の上側である。図２を参照すれば、絶縁物質からなるト
レンチ分離領域１６によって活性領域および分離領域が
区分された第１半導体基板１０の前記活性領域に多数の
トレンチより構成されたトレンチキャパシタが形成され
る。前記トレンチキャパシタは、前記トレンチの外壁を
取り囲む基板領域がストレージノード１８になり、前記
トレンチの内壁上に誘電体膜２０が形成され、前記トレ
ンチの内部がプレートノード２２で埋立てられる。前記
プレートノード２２は前記トレンチ分離領域１６上に拡
張され、単位メモリセルが前記トレンチ分離領域１６と
プレートノード２２で完全に取り囲まれる。
【００１６】前記プレートノード２２上には（図面には
プレートノード２２の下部となる）絶縁層２４を介して
新たな第２半導体基板２６が接着されＳＯＩ構造をなし
ている。前記第２半導体基板２６は第１半導体基板１０
に形成される全ての素子の支持台の役割をする。前記キ
ャパシタが形成された第１半導体基板１０の背面上に
は、前記第１半導体基板１０を背面（図の上方）より食
刻して形成された多数のピラーＰが位置し、前記ピラー
の間にトレンチ分離領域１６の一部分が露出される。ト
ランジスタのゲート電極３６が前記ピラー上にゲート絶
縁膜３４を介して前記ピラーを取り囲むリング形態で形
成される。前記ピラーの間に露出された第１半導体基板
１０の表面にはトランジスタのソース領域として使用さ
れる第１不純物領域３２がゲート電極形成前に、背面か
らのイオン打込等により形成され、前記ピラーの上部表
面にはドレイン領域として使用される第２不純物領域４
０が形成される。この第２不純物領域４０は、基板１０
の背面研磨直後に、全面或いは選択的ドープ法で作って
もよい。前記第１不純物領域３２は前述したようにトラ
ンジスタのソース領域として使用されることもでき、キ
ャパシタのストレードノードとソース領域とのコンタク
ト抵抗を減少させる役割をすることもできる。
プレートノード２２の下部となる）絶縁層２４を介して
新たな第２半導体基板２６が接着されＳＯＩ構造をなし
ている。前記第２半導体基板２６は第１半導体基板１０
に形成される全ての素子の支持台の役割をする。前記キ
ャパシタが形成された第１半導体基板１０の背面上に
は、前記第１半導体基板１０を背面（図の上方）より食
刻して形成された多数のピラーＰが位置し、前記ピラー
の間にトレンチ分離領域１６の一部分が露出される。ト
ランジスタのゲート電極３６が前記ピラー上にゲート絶
縁膜３４を介して前記ピラーを取り囲むリング形態で形
成される。前記ピラーの間に露出された第１半導体基板
１０の表面にはトランジスタのソース領域として使用さ
れる第１不純物領域３２がゲート電極形成前に、背面か
らのイオン打込等により形成され、前記ピラーの上部表
面にはドレイン領域として使用される第２不純物領域４
０が形成される。この第２不純物領域４０は、基板１０
の背面研磨直後に、全面或いは選択的ドープ法で作って
もよい。前記第１不純物領域３２は前述したようにトラ
ンジスタのソース領域として使用されることもでき、キ
ャパシタのストレードノードとソース領域とのコンタク
ト抵抗を減少させる役割をすることもできる。
【００１７】前記ゲート電極３６の側面部には絶縁物質
よりなったスペーサ４２が形成される。前記第２不純物
領域４０を露出させるビットラインコンタクトホールｈ
を通じてビットライン４４が前記第２不純物領域４０に
接続される。前記スペーサ４２はビットライン４４から
ゲート電極３６を絶縁させる役割をする。前記図２に示
したように、本発明による半導体装置はトランジスタの
ソース領域として使用される第１不純物領域３２、ドレ
イン領域として使用される第２不純物領域４０およびチ
ャネル領域（図示せず）とキャパシタのストレージノー
ド２０が同一な第１半導体基板１０に相互垂直に形成さ
れるので、デザインルールマージンに影響を受けない。
よりなったスペーサ４２が形成される。前記第２不純物
領域４０を露出させるビットラインコンタクトホールｈ
を通じてビットライン４４が前記第２不純物領域４０に
接続される。前記スペーサ４２はビットライン４４から
ゲート電極３６を絶縁させる役割をする。前記図２に示
したように、本発明による半導体装置はトランジスタの
ソース領域として使用される第１不純物領域３２、ドレ
イン領域として使用される第２不純物領域４０およびチ
ャネル領域（図示せず）とキャパシタのストレージノー
ド２０が同一な第１半導体基板１０に相互垂直に形成さ
れるので、デザインルールマージンに影響を受けない。
【００１８】図３〜図１３は本発明の第１実施例による
半導体装置の製造方法を説明するための断面図である。
図３は第１トレンチＴ１を形成する段階を示す。Ｐ型の
第１半導体基板１０上に絶縁物質、例えばＣＶＤ酸化物
や高温酸化物を２０００〜１００００Å程度の厚さで沈
積して第１マスク層１２を形成した後、前記第１マスク
層１２をリソグラフィ工程でパタニングして分離領域が
形成される部位をオープンさせる。続けて、前記パタニ
ングされた第１マスク層１２を食刻マスクとして使用し
て第１半導体基板１０を所定深さで食刻することにより
第１トレンチＴ１を形成する。前記第１トレンチＴ１は
０．１〜０．１５μm 程度の幅ｗと１〜１５μm 程度の
深さｄで形成し、望むキャパシタンスにより前記幅ｗと
深さｄを変更することができる。
半導体装置の製造方法を説明するための断面図である。
図３は第１トレンチＴ１を形成する段階を示す。Ｐ型の
第１半導体基板１０上に絶縁物質、例えばＣＶＤ酸化物
や高温酸化物を２０００〜１００００Å程度の厚さで沈
積して第１マスク層１２を形成した後、前記第１マスク
層１２をリソグラフィ工程でパタニングして分離領域が
形成される部位をオープンさせる。続けて、前記パタニ
ングされた第１マスク層１２を食刻マスクとして使用し
て第１半導体基板１０を所定深さで食刻することにより
第１トレンチＴ１を形成する。前記第１トレンチＴ１は
０．１〜０．１５μm 程度の幅ｗと１〜１５μm 程度の
深さｄで形成し、望むキャパシタンスにより前記幅ｗと
深さｄを変更することができる。
【００１９】図４はトレンチ分離領域１６を形成する段
階を示し、図５は前記トレンチ分離領域１６を示した斜
視図である。前記第１マスク層１２を除去した後、前記
第１トレンチＴ１が形成された第１半導体基板１０の全
面に絶縁物質１４、例えば酸化物を沈積する。次いで、
エッチバック（etch-back ）またはポリシング（polish
ing ）工程によって前記絶縁物質１４を食刻して、前記
第１トレンチＴ１の内部を絶縁物質１４で埋立てること
により、トレンチ分離領域１６を形成する。
階を示し、図５は前記トレンチ分離領域１６を示した斜
視図である。前記第１マスク層１２を除去した後、前記
第１トレンチＴ１が形成された第１半導体基板１０の全
面に絶縁物質１４、例えば酸化物を沈積する。次いで、
エッチバック（etch-back ）またはポリシング（polish
ing ）工程によって前記絶縁物質１４を食刻して、前記
第１トレンチＴ１の内部を絶縁物質１４で埋立てること
により、トレンチ分離領域１６を形成する。
【００２０】図６Ａは第２トレンチＴ２およびストレー
ジノード１８を形成する段階を示し、図６Ｂおよび図６
Ｃは確保しようとするキャパシタンスにより形成されう
るさらに他の第２トレンチＴ２′，Ｔ２″を示した平面
図である。リソグラフィ工程によって、前記トレンチ分
離領域１６で取り囲まれた第１半導体基板１０を０．５
〜１０μm 程度の深さで食刻して少なくとも一つの第２
トレンチＴ２を形成する。この際、キャパシタンスおよ
びセル面積に従い前記第２トレンチＴ２の深さを調節す
ることができ、トレンチ間の間隔Ｓを考慮してその個数
を調節することもできる。また、前記図６Ｂおよび図６
Ｃに示したように、前記第２トレンチの形態を多数のリ
ング構造Ｔ２′または単一リング構造Ｔ″で形成しう
る。次いで、前記第２トレンチＴ２を取り囲む第１半導
体基板部位をｎ+ 型の不純物でドーピングさせることに
より、キャパシタのストレージノード１８を形成する。
ジノード１８を形成する段階を示し、図６Ｂおよび図６
Ｃは確保しようとするキャパシタンスにより形成されう
るさらに他の第２トレンチＴ２′，Ｔ２″を示した平面
図である。リソグラフィ工程によって、前記トレンチ分
離領域１６で取り囲まれた第１半導体基板１０を０．５
〜１０μm 程度の深さで食刻して少なくとも一つの第２
トレンチＴ２を形成する。この際、キャパシタンスおよ
びセル面積に従い前記第２トレンチＴ２の深さを調節す
ることができ、トレンチ間の間隔Ｓを考慮してその個数
を調節することもできる。また、前記図６Ｂおよび図６
Ｃに示したように、前記第２トレンチの形態を多数のリ
ング構造Ｔ２′または単一リング構造Ｔ″で形成しう
る。次いで、前記第２トレンチＴ２を取り囲む第１半導
体基板部位をｎ+ 型の不純物でドーピングさせることに
より、キャパシタのストレージノード１８を形成する。
【００２１】図７は誘電体膜２０およびプレートノード
２２を形成する段階を示す。前記第２トレンチＴ２の内
壁上に、例えば Tａ2O5 、または PbTiO3 、 Pb(Zr,Ti)
O3のようなＰＺＴ化合物、またはＯＮＯ（Oxide/Nitrid
e/Oxide ）のような高誘電物質を沈積してキャパシタの
誘電体膜２０を形成する。ここで、前記誘電体膜２０を
形成する前に、前記第２トレンチＴ２の壁面を洗浄（cl
eaning）するために熱酸化工程で酸化膜を数十〜数百Å
程度の厚さで成長させた後、これをストリップ（strip
）することにより、誘電体膜２０の特性を改善させう
る。この際、前記酸化膜による洗浄なしに湿式洗浄（we
t cleaning）のみを施すこともできる。次いで、前記第
２トレンチＴ２の内部を完全に埋立て前記トレンチ分離
領域１６を基準として一定な厚さを有するように導電物
質を沈積することにより、キャパシタのプレートノード
２２を形成する。従って、ストレージノード１８、誘電
体膜２０およびプレートノード２２よりなされたトレン
チキャパシタＣが完成される。
２２を形成する段階を示す。前記第２トレンチＴ２の内
壁上に、例えば Tａ2O5 、または PbTiO3 、 Pb(Zr,Ti)
O3のようなＰＺＴ化合物、またはＯＮＯ（Oxide/Nitrid
e/Oxide ）のような高誘電物質を沈積してキャパシタの
誘電体膜２０を形成する。ここで、前記誘電体膜２０を
形成する前に、前記第２トレンチＴ２の壁面を洗浄（cl
eaning）するために熱酸化工程で酸化膜を数十〜数百Å
程度の厚さで成長させた後、これをストリップ（strip
）することにより、誘電体膜２０の特性を改善させう
る。この際、前記酸化膜による洗浄なしに湿式洗浄（we
t cleaning）のみを施すこともできる。次いで、前記第
２トレンチＴ２の内部を完全に埋立て前記トレンチ分離
領域１６を基準として一定な厚さを有するように導電物
質を沈積することにより、キャパシタのプレートノード
２２を形成する。従って、ストレージノード１８、誘電
体膜２０およびプレートノード２２よりなされたトレン
チキャパシタＣが完成される。
【００２２】図８は絶縁層２４および第２半導体基板２
６を形成する段階を示す。前記トレンチキャパシタのプ
レートノード２２上に絶縁物質、例えば SiO2 またはＢ
ＰＳＧを化学気相蒸着（Chemical Vapor Deposition ;
以下ＣＶＤという）方法によって数千Å〜数十μm 程度
の厚さで沈積して絶縁層２４を形成した後、ポリシング
またはエッチバック方法によって前記絶縁層２４の表面
を平坦化させる。次いで、通常のＳＯＩ技術によって前
記平坦化された絶縁層２４上に新たなウェハーを接着さ
せて第２半導体基板２６を形成する。前記第２半導体基
板２６は前記第１半導体基板１０に形成される全ての素
子の支持台の役割をする。
６を形成する段階を示す。前記トレンチキャパシタのプ
レートノード２２上に絶縁物質、例えば SiO2 またはＢ
ＰＳＧを化学気相蒸着（Chemical Vapor Deposition ;
以下ＣＶＤという）方法によって数千Å〜数十μm 程度
の厚さで沈積して絶縁層２４を形成した後、ポリシング
またはエッチバック方法によって前記絶縁層２４の表面
を平坦化させる。次いで、通常のＳＯＩ技術によって前
記平坦化された絶縁層２４上に新たなウェハーを接着さ
せて第２半導体基板２６を形成する。前記第２半導体基
板２６は前記第１半導体基板１０に形成される全ての素
子の支持台の役割をする。
【００２３】図９は第１半導体基板１０の背面を食刻す
る段階を示す。前記トレンチキャパシタが形成された側
の第１半導体基板１０表面が上側に向かうように前記第
１半導体基板１０を裏返す。続けて、ポリシングまたは
エッチバック方法によって第１半導体基板１０の背面を
食刻する。前記食刻工程はトレンチ分離領域１６が露出
されるまで進行する（図９の点線表示領域参照）。前述
した図８および図９の工程によってＳＯＩ構造が形成さ
れる。
る段階を示す。前記トレンチキャパシタが形成された側
の第１半導体基板１０表面が上側に向かうように前記第
１半導体基板１０を裏返す。続けて、ポリシングまたは
エッチバック方法によって第１半導体基板１０の背面を
食刻する。前記食刻工程はトレンチ分離領域１６が露出
されるまで進行する（図９の点線表示領域参照）。前述
した図８および図９の工程によってＳＯＩ構造が形成さ
れる。
【００２４】図１０はピラーＰおよび第１不純物領域３
２を形成する段階を示す。前記食刻された第１半導体基
板１０の背面上に絶縁物質、例えばＣＶＤ酸化物または
高温酸化物を沈積して第２マスク層２８を形成した後、
リソグラフィ工程で前記第２マスク層２８をパタニング
して、トレンチ分離領域１６とトランジスタのチャネル
領域が形成される領域を除いた部位をオープンさせる。
次いで、前記パタニングされた第２マスク層２８を食刻
マスクとして使用して前記第１半導体基板１０の背面を
１０００Å〜２μm 程度の深さで食刻することにより、
多数のピラーＰ（番号１１）を形成する。このピラーの
側面は、各基板面に対して厳密に垂直とは言えないが、
一般には、プラス、マイナス１５度位の誤差を持ち垂直
と表現できる。続けて、結果物上にｎ+ 型の不純物をイ
オン注入３０して、前記ピラーＰとトレンチ分離領域１
６の間の露出された第１半導体基板１０の表面にｎ+ 型
の第１不純物領域３２を形成する。次に、前記第２マス
ク層２８を除去する。ここで、前記第１不純物領域３２
はキャパシタのストレージノード１９と接続されトラン
ジスタのソース領域として使用される。また、前記スト
レージノード１８がキャパシタを構成する第２トレンチ
の間に十分に拡散される場合は、前記ストレードノード
が直ぐソース領域として使用されるので、前記第１不純
物領域３２はストレージノードとソース領域とのコンタ
クト抵抗を減少させる役割をする。このような場合、前
記第１不純物領域を形成する工程を省略することができ
る。
２を形成する段階を示す。前記食刻された第１半導体基
板１０の背面上に絶縁物質、例えばＣＶＤ酸化物または
高温酸化物を沈積して第２マスク層２８を形成した後、
リソグラフィ工程で前記第２マスク層２８をパタニング
して、トレンチ分離領域１６とトランジスタのチャネル
領域が形成される領域を除いた部位をオープンさせる。
次いで、前記パタニングされた第２マスク層２８を食刻
マスクとして使用して前記第１半導体基板１０の背面を
１０００Å〜２μm 程度の深さで食刻することにより、
多数のピラーＰ（番号１１）を形成する。このピラーの
側面は、各基板面に対して厳密に垂直とは言えないが、
一般には、プラス、マイナス１５度位の誤差を持ち垂直
と表現できる。続けて、結果物上にｎ+ 型の不純物をイ
オン注入３０して、前記ピラーＰとトレンチ分離領域１
６の間の露出された第１半導体基板１０の表面にｎ+ 型
の第１不純物領域３２を形成する。次に、前記第２マス
ク層２８を除去する。ここで、前記第１不純物領域３２
はキャパシタのストレージノード１９と接続されトラン
ジスタのソース領域として使用される。また、前記スト
レージノード１８がキャパシタを構成する第２トレンチ
の間に十分に拡散される場合は、前記ストレードノード
が直ぐソース領域として使用されるので、前記第１不純
物領域３２はストレージノードとソース領域とのコンタ
クト抵抗を減少させる役割をする。このような場合、前
記第１不純物領域を形成する工程を省略することができ
る。
【００２５】図１１Ａはゲート絶縁膜３４、ゲート電極
３６、第２不純物領域４０およびビットラインコンタク
トホールｈを形成する段階を示し、図１１Ｂはゲート電
極３８のレイアウトを示す。前記ピラーＰの表面を洗浄
した後、前記ピラーＰの外壁上にゲート絶縁膜３４とし
て、例えば酸化膜または高誘電体膜または窒化膜の複合
層を等価酸化膜厚さが３０〜２００Å程度になるように
形成する。次いで、前記ゲート絶縁膜３４が形成された
結果物全面に、例えば不純物がドープされたポリシリコ
ンのような導電物質およびＣＶＤ酸化物のような絶縁物
質を順に沈積し、これをリソグラフィ工程でパタニング
することにより、絶縁膜パターン３８および前記ピラー
を取り囲むリング形態のゲート電極３６を形成する。こ
の際、前記ピラーＰの上部表面も共にオープンされてビ
ットラインコンタクトホールｈが形成される。次いで、
結果物上にｎ+ 型の不純物をイオン注入して、前記ピラ
ーＰの上部表面にトランジスタのドレイン領域として使
用される第２不純物領域４０を形成する。ここで、前記
ゲート電極３６がピラーＰを取り囲みながら形成される
ので、チャネル領域は前記ピラーＰの表面に沿って垂直
に形成される。従って、キャパシタ、トランジスタのチ
ャネル領域およびビットラインコンタクトホールが順次
に垂直に積層される。
３６、第２不純物領域４０およびビットラインコンタク
トホールｈを形成する段階を示し、図１１Ｂはゲート電
極３８のレイアウトを示す。前記ピラーＰの表面を洗浄
した後、前記ピラーＰの外壁上にゲート絶縁膜３４とし
て、例えば酸化膜または高誘電体膜または窒化膜の複合
層を等価酸化膜厚さが３０〜２００Å程度になるように
形成する。次いで、前記ゲート絶縁膜３４が形成された
結果物全面に、例えば不純物がドープされたポリシリコ
ンのような導電物質およびＣＶＤ酸化物のような絶縁物
質を順に沈積し、これをリソグラフィ工程でパタニング
することにより、絶縁膜パターン３８および前記ピラー
を取り囲むリング形態のゲート電極３６を形成する。こ
の際、前記ピラーＰの上部表面も共にオープンされてビ
ットラインコンタクトホールｈが形成される。次いで、
結果物上にｎ+ 型の不純物をイオン注入して、前記ピラ
ーＰの上部表面にトランジスタのドレイン領域として使
用される第２不純物領域４０を形成する。ここで、前記
ゲート電極３６がピラーＰを取り囲みながら形成される
ので、チャネル領域は前記ピラーＰの表面に沿って垂直
に形成される。従って、キャパシタ、トランジスタのチ
ャネル領域およびビットラインコンタクトホールが順次
に垂直に積層される。
【００２６】図１２はスペーサ４２を形成する段階を示
す。前記ゲート電極３６およびビットラインコンタクト
ホールｈが形成された結果物全面に絶縁物質を沈積しこ
れを異方性食刻することにより、前記ゲート電極３６の
側壁にスペーサ４２を形成する。前記スペーサ４２は前
記ゲート電極３６を以後に形成されるビットラインと絶
縁させる役割をする。ここで、前記スペーサ４２を形成
した後、結果物上にｎ + 型の不純物を追加にイオン注入
して前記ピラー上部表面を高濃度でドーピングさせるこ
とにより、ビットラインコンタクトの抵抗を減少させる
こともできる。
す。前記ゲート電極３６およびビットラインコンタクト
ホールｈが形成された結果物全面に絶縁物質を沈積しこ
れを異方性食刻することにより、前記ゲート電極３６の
側壁にスペーサ４２を形成する。前記スペーサ４２は前
記ゲート電極３６を以後に形成されるビットラインと絶
縁させる役割をする。ここで、前記スペーサ４２を形成
した後、結果物上にｎ + 型の不純物を追加にイオン注入
して前記ピラー上部表面を高濃度でドーピングさせるこ
とにより、ビットラインコンタクトの抵抗を減少させる
こともできる。
【００２７】図１３はビットライン４４を形成する段階
を示す。前記スペーサ４２が形成された結果物全面に導
電物質を沈積し、これをリソグラフィ工程でパタニング
することにより、前記ビットラインコンタクトホールを
通じてトランジスタのドレイン領域として用いられる前
記第２不純物領域４０と接続されるビットライン４４を
形成する。
を示す。前記スペーサ４２が形成された結果物全面に導
電物質を沈積し、これをリソグラフィ工程でパタニング
することにより、前記ビットラインコンタクトホールを
通じてトランジスタのドレイン領域として用いられる前
記第２不純物領域４０と接続されるビットライン４４を
形成する。
【００２８】前述した本発明の第１実施例によると、ゲ
ート電極とビットラインコンタクトホールが同時に形成
されるので、前記ビットラインコンタクトホールを形成
するためのマスク工程が省略される。また、キャパシタ
およびトランジスタより構成される単位メモリセルがト
レンチ分離領域とキャパシタのプレートノードで完全に
取り囲まれるので、基板から発生されるノイズ（noise)
電流を遮断することができてデバイスの信頼性を向上さ
せうる。また、前記キャパシタを多数または多様な深さ
のトレンチより構成されたトレンチキャパシタで形成し
うるので、キャパシタンスを容易に増加させうる。
ート電極とビットラインコンタクトホールが同時に形成
されるので、前記ビットラインコンタクトホールを形成
するためのマスク工程が省略される。また、キャパシタ
およびトランジスタより構成される単位メモリセルがト
レンチ分離領域とキャパシタのプレートノードで完全に
取り囲まれるので、基板から発生されるノイズ（noise)
電流を遮断することができてデバイスの信頼性を向上さ
せうる。また、前記キャパシタを多数または多様な深さ
のトレンチより構成されたトレンチキャパシタで形成し
うるので、キャパシタンスを容易に増加させうる。
【００２９】図１４は本発明の第２実施例によって製造
された半導体装置のレイアウト図である。ここで、５２
はトレンチ分離領域を示し、６８はゲート絶縁膜、７０
はワードラインとして提供されるゲート電極を示す。７
６はビットラインコンタクトホール壁面のスペーサを示
し、ｈはビットラインコンタクトホールを示す。前記図
１４と図１にそれぞれ示した半導体装置のレイアウト図
を比べると、前記図１に示したゲート電極３６はピラー
を完全に取り囲む構造で形成され、前記図１４に示した
ゲート電極７０はその一部のみがピラーを取り囲む構造
で形成される。
された半導体装置のレイアウト図である。ここで、５２
はトレンチ分離領域を示し、６８はゲート絶縁膜、７０
はワードラインとして提供されるゲート電極を示す。７
６はビットラインコンタクトホール壁面のスペーサを示
し、ｈはビットラインコンタクトホールを示す。前記図
１４と図１にそれぞれ示した半導体装置のレイアウト図
を比べると、前記図１に示したゲート電極３６はピラー
を完全に取り囲む構造で形成され、前記図１４に示した
ゲート電極７０はその一部のみがピラーを取り囲む構造
で形成される。
【００３０】図１５〜図２１は本発明の第３実施例によ
る半導体装置の製造方法を説明するための断面図であ
る。図１５はトレンチ分離領域５２を形成する段階を示
す。Ｐ型の第１半導体基板５０に前記図３を参照して説
明した方法によってトレンチＴを形成する。前記トレン
チＴは０．１〜０．１５μm 程度の幅ｗと３０００Å〜
１．５μm 程度の深さｄで形成し、前記深さｄはトラン
ジスタのチャネル長さに従い決定される。次いで、前記
トレンチＴを完全に埋立てながら前記第１半導体基板５
０を基準として一定な厚さを有するように絶縁物質を沈
積し、これをリソグラフィ工程でパタニングすることに
より、トレンチ分離領域５２を形成する。前記トレンチ
Ｔの内部を埋立てる絶縁物質はトレンチに接する第１半
導体基板５０の上部に所定部分ほど拡張されるようにパ
タニングされる。
る半導体装置の製造方法を説明するための断面図であ
る。図１５はトレンチ分離領域５２を形成する段階を示
す。Ｐ型の第１半導体基板５０に前記図３を参照して説
明した方法によってトレンチＴを形成する。前記トレン
チＴは０．１〜０．１５μm 程度の幅ｗと３０００Å〜
１．５μm 程度の深さｄで形成し、前記深さｄはトラン
ジスタのチャネル長さに従い決定される。次いで、前記
トレンチＴを完全に埋立てながら前記第１半導体基板５
０を基準として一定な厚さを有するように絶縁物質を沈
積し、これをリソグラフィ工程でパタニングすることに
より、トレンチ分離領域５２を形成する。前記トレンチ
Ｔの内部を埋立てる絶縁物質はトレンチに接する第１半
導体基板５０の上部に所定部分ほど拡張されるようにパ
タニングされる。
【００３１】図１６は不純物領域５４および導電層パタ
ーン５６′を形成する段階を示す。前記トレンチ分離領
域５２が形成された第１半導体基板５０全面にｎ+ 型の
不純物をイオン注入して、以後に形成されるキャパシタ
ストレージノードとトランジスタのソース領域とのコン
タクト抵抗を減少させるための不純物領域５４を形成す
る。ここで、前記不純物領域５４は前記図１５の絶縁物
質をパタニングする段階前に第１半導体基板５０の全面
にイオン注入を施して形成されることもできる。
ーン５６′を形成する段階を示す。前記トレンチ分離領
域５２が形成された第１半導体基板５０全面にｎ+ 型の
不純物をイオン注入して、以後に形成されるキャパシタ
ストレージノードとトランジスタのソース領域とのコン
タクト抵抗を減少させるための不純物領域５４を形成す
る。ここで、前記不純物領域５４は前記図１５の絶縁物
質をパタニングする段階前に第１半導体基板５０の全面
にイオン注入を施して形成されることもできる。
【００３２】次いで、前記第１半導体基板５０の全面に
導電物質、例えばｎ+ 型でドープされたポリシリコンを
沈積し、これをリソグラフィ工程でパタニングして導電
層パターン５６′を形成する。図１７は円筒形スタック
キャパシタＣを形成する段階を示す。通常の円筒形スト
レージノードを形成する方法によって前記導電層パター
ン５６′をパタニングすることにより、多数の円筒形ス
トレージノード５６を形成する。前記ストレージノード
は、望むキャパシタンスによって単一円筒形または多数
の円筒形電極を有する構造で形成されることができ、ま
た単純なボックス（box)構造で形成されることもでき
る。続けて、前記円筒形ストレージノード５６の全面に
高誘電物質を沈積して誘電体膜５８を形成した後、前記
誘電体膜５８上に導電物質を沈積してプレートノード６
０を形成する。したがって、ストレージノード５６、誘
電体膜５８およびプレートノード６０よりなされた円筒
形スタックキャパシタＣが完成される。
導電物質、例えばｎ+ 型でドープされたポリシリコンを
沈積し、これをリソグラフィ工程でパタニングして導電
層パターン５６′を形成する。図１７は円筒形スタック
キャパシタＣを形成する段階を示す。通常の円筒形スト
レージノードを形成する方法によって前記導電層パター
ン５６′をパタニングすることにより、多数の円筒形ス
トレージノード５６を形成する。前記ストレージノード
は、望むキャパシタンスによって単一円筒形または多数
の円筒形電極を有する構造で形成されることができ、ま
た単純なボックス（box)構造で形成されることもでき
る。続けて、前記円筒形ストレージノード５６の全面に
高誘電物質を沈積して誘電体膜５８を形成した後、前記
誘電体膜５８上に導電物質を沈積してプレートノード６
０を形成する。したがって、ストレージノード５６、誘
電体膜５８およびプレートノード６０よりなされた円筒
形スタックキャパシタＣが完成される。
【００３３】図１８は絶縁層６２および第２半導体基板
６４を形成する段階を示す。前記図７を参照して説明し
た方法によって、前記円筒形キャパシタのプレートノー
ド６０上に絶縁層６２を形成した後、前記絶縁層６２の
表面を平坦化させる。次いで、通常のＳＯＩ技術によっ
て前記平坦化された絶縁層６２上に新たなウェハーを接
着させて第２半導体基板６４を形成する。
６４を形成する段階を示す。前記図７を参照して説明し
た方法によって、前記円筒形キャパシタのプレートノー
ド６０上に絶縁層６２を形成した後、前記絶縁層６２の
表面を平坦化させる。次いで、通常のＳＯＩ技術によっ
て前記平坦化された絶縁層６２上に新たなウェハーを接
着させて第２半導体基板６４を形成する。
【００３４】図１９は第１半導体基板５０の背面を食刻
する段階を示す。前記図９を参照して説明した方法によ
って、前記第１半導体基板５０の背面を前記トレンチ分
離領域５２が露出されるまで食刻する。図２０はピラー
Ｐ′および第１不純物領域６６を形成する段階を示す。
前記図１０を参照して説明した方法によって、前記第１
半導体基板５０の背面を所定深さで食刻して多数のピラ
ーＰ′を形成し、前記ピラーＰ′の間の露出された第１
半導体基板５０にトランジスタのソース領域として使用
される第１不純物領域６６を形成する。
する段階を示す。前記図９を参照して説明した方法によ
って、前記第１半導体基板５０の背面を前記トレンチ分
離領域５２が露出されるまで食刻する。図２０はピラー
Ｐ′および第１不純物領域６６を形成する段階を示す。
前記図１０を参照して説明した方法によって、前記第１
半導体基板５０の背面を所定深さで食刻して多数のピラ
ーＰ′を形成し、前記ピラーＰ′の間の露出された第１
半導体基板５０にトランジスタのソース領域として使用
される第１不純物領域６６を形成する。
【００３５】図２１はゲート電極７０、第２不純物領域
７４、スペーサ７６およびビットライン７８を形成する
段階を示す。前記図１１Ａを参照して説明した方法によ
って、前記ピラーＰ′の外壁上にゲート絶縁膜７０を３
０〜２００Å程度の厚さで形成した後、不純物がドープ
されたポリシリコンやシリサイド（silicide) または金
属伝導体等のような導電物質および絶縁物質を順に沈積
し、これをリソグラフィ工程でパタニングすることによ
り、絶縁膜パターン７２および前記ピラーＰ′を取り囲
むリング形態のゲート電極７０を形成する。この際、前
記ピラーＰ′の上部表面も共にオープンされビットライ
ンコンタクトホール（図示せず）が形成される。次い
で、結果物上にｎ+ 型の不純物をイオン注入して前記ピ
ラーＰ′の上部表面にトランジスタのドレイン領域とし
て使用される第２不純物領域７４を形成した後、前記図
１２を参照して説明した方法によって前記ゲート電極７
０の側壁にスペーサ７６を形成する。次に、前記スペー
サ７６が形成された結果物上に導電物質を沈積し、これ
をリソグラフィ工程でパタニングすることにより、前記
ビットラインコンタクトホールを通じて第２不純物領域
７４と接続されるビットライン７８を形成する。ここ
で、前記ビットライン７９を形成する前に、前記スペー
サ７６が形成された結果物全面にｎ+ 型の不純物を追加
にイオン注入して前記ピラー上部表面を高濃度でドーピ
ングさせることにより、ビットラインコンタクトの抵抗
を減少させることもできる。
７４、スペーサ７６およびビットライン７８を形成する
段階を示す。前記図１１Ａを参照して説明した方法によ
って、前記ピラーＰ′の外壁上にゲート絶縁膜７０を３
０〜２００Å程度の厚さで形成した後、不純物がドープ
されたポリシリコンやシリサイド（silicide) または金
属伝導体等のような導電物質および絶縁物質を順に沈積
し、これをリソグラフィ工程でパタニングすることによ
り、絶縁膜パターン７２および前記ピラーＰ′を取り囲
むリング形態のゲート電極７０を形成する。この際、前
記ピラーＰ′の上部表面も共にオープンされビットライ
ンコンタクトホール（図示せず）が形成される。次い
で、結果物上にｎ+ 型の不純物をイオン注入して前記ピ
ラーＰ′の上部表面にトランジスタのドレイン領域とし
て使用される第２不純物領域７４を形成した後、前記図
１２を参照して説明した方法によって前記ゲート電極７
０の側壁にスペーサ７６を形成する。次に、前記スペー
サ７６が形成された結果物上に導電物質を沈積し、これ
をリソグラフィ工程でパタニングすることにより、前記
ビットラインコンタクトホールを通じて第２不純物領域
７４と接続されるビットライン７８を形成する。ここ
で、前記ビットライン７９を形成する前に、前記スペー
サ７６が形成された結果物全面にｎ+ 型の不純物を追加
にイオン注入して前記ピラー上部表面を高濃度でドーピ
ングさせることにより、ビットラインコンタクトの抵抗
を減少させることもできる。
【００３６】前述した本発明の第３実施例によれば、第
１半導体基板上に円筒形キャパシタを形成するのでトレ
ンチ分離領域の深さを前記第１実施例より浅く形成する
ことができる。前記第１実施例のように狭くて深いトレ
ンチ分離領域を形成する場合、前記トレンチ分離領域の
深さの均一性（uniformity）不良のため第１半導体基板
の背面を食刻する時、食刻終了点を探しにくい。前述し
た第３実施例ではトレンチ分離領域を浅く形成するの
で、深さの均一性が改善されて第１半導体基板の背面を
正確に食刻することができる。
１半導体基板上に円筒形キャパシタを形成するのでトレ
ンチ分離領域の深さを前記第１実施例より浅く形成する
ことができる。前記第１実施例のように狭くて深いトレ
ンチ分離領域を形成する場合、前記トレンチ分離領域の
深さの均一性（uniformity）不良のため第１半導体基板
の背面を食刻する時、食刻終了点を探しにくい。前述し
た第３実施例ではトレンチ分離領域を浅く形成するの
で、深さの均一性が改善されて第１半導体基板の背面を
正確に食刻することができる。
【００３７】
【発明の効果】前述したように本発明によると、キャパ
シタ、トランジスタのチャネル領域およびビットライン
コンタクトホールが相互垂直に位置するので、Ｇiga ビ
ット級以上のメモリ素子で要求されるセル面積を達成し
ながらキャパシタ面積を容易に増加させうる。また、単
位メモリセルガ隣接するメモリセルとトレンチ分離領域
によって完全に分離されることにより、ソフトエラー率
（Soft-Error-Rate ）およびリフレッシュ（refresh ）
特性を改善させる。また、ゲート電極の形成時ビットラ
インコンタクトホールが同時に形成されるので、工程マ
ージンの増加および工程単純化を実現することができ
る。
シタ、トランジスタのチャネル領域およびビットライン
コンタクトホールが相互垂直に位置するので、Ｇiga ビ
ット級以上のメモリ素子で要求されるセル面積を達成し
ながらキャパシタ面積を容易に増加させうる。また、単
位メモリセルガ隣接するメモリセルとトレンチ分離領域
によって完全に分離されることにより、ソフトエラー率
（Soft-Error-Rate ）およびリフレッシュ（refresh ）
特性を改善させる。また、ゲート電極の形成時ビットラ
インコンタクトホールが同時に形成されるので、工程マ
ージンの増加および工程単純化を実現することができ
る。
【００３８】本発明は前記実施例に限定されず本発明の
技術的な思想を一脱しない範囲内で当分野の通常の知識
を持つ者による多様な変形が可能なことは無論である。
技術的な思想を一脱しない範囲内で当分野の通常の知識
を持つ者による多様な変形が可能なことは無論である。
【図１】本発明の第１実施例による半導体装置のレイア
ウト図である。
ウト図である。
【図２】図１のＡＡ′線断面図である。
【図３】本発明の第１実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図４】本発明の第１実施例による半導体装置の製造方
法を示す説明図であり、トレンチ分離領域の形成を示す
断面図である。
法を示す説明図であり、トレンチ分離領域の形成を示す
断面図である。
【図５】本発明の第１実施例による半導体装置の製造方
法を示す説明図であり、トレンチ分離領域の形成を示す
斜視図である。
法を示す説明図であり、トレンチ分離領域の形成を示す
斜視図である。
【図６】本発明の第１実施例による半導体装置の製造方
法を示す説明図であり、Ａは第２トレンチおよびストレ
ージノードの形成を示す断面図であり、ＢおよびＣはさ
らに他の第２トレンチを示す平面図である。
法を示す説明図であり、Ａは第２トレンチおよびストレ
ージノードの形成を示す断面図であり、ＢおよびＣはさ
らに他の第２トレンチを示す平面図である。
【図７】本発明の第１実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図８】本発明の第１実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図９】本発明の第１実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１０】本発明の第１実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１１】本発明の第１実施例による半導体装置の製造
方法を示す説明図であり、Ａはゲート電極およびビット
ラインコンタクトホールの形成を示す断面図であり、Ｂ
はゲート電極のレイアウトを示す平面図である。
方法を示す説明図であり、Ａはゲート電極およびビット
ラインコンタクトホールの形成を示す断面図であり、Ｂ
はゲート電極のレイアウトを示す平面図である。
【図１２】本発明の第１実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１３】本発明の第１実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１４】本発明の第２実施例による半導体装置のレイ
アウト図である。
アウト図である。
【図１５】本発明の第３実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１６】本発明の第３実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１７】本発明の第３実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１８】本発明の第３実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１９】本発明の第３実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２０】本発明の第３実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２１】本発明の第３実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
１０ 第１半導体基板
１６ トレンチ分離領域
１８ ストレージノード
２０ 誘電体膜
２２ プレートノード
２４ 絶縁層
２６ 第２半導体基板
３２ 第１不純物領域
３４ ゲート絶縁膜
３６ ゲート電極
４０ 第２不純物領域
４２ スペーサ
４４ ビットライン
Ｐ ピラー
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 27/04 Ｃ
29/786 29/78 ６１３Ｂ
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 21/76
H01L 21/822
H01L 27/04
H01L 27/108
H01L 27/12
H01L 29/786
Claims (7)
- 【請求項１】 第１半導体基板に活性領域を限定するた
めのトレンチ分離領域を形成する段階と、 前記第１半導体基板の前記活性領域に第１電極、誘電体
膜および第２電極よりなされたキャパシタを形成する段
階と、 前記キャパシタが形成された前記第１半導体基板の背面
を食刻する段階と、 前記第１半導体基板の背面を選択的に食刻してピラーを
形成する段階と、 前記ピラーを取り囲むトランジスタのゲート電極を形成
する段階を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第１半導体基板の背面を食刻する段
階の前に、 前記キャパシタの前記第２電極上に絶縁層を形成する段
階と、 前記絶縁層の表面を平坦化させる段階と、 平坦化された前記絶縁層上に第２半導体基板を接着する
ことによりＳＯＩ構造を形成する段階をさらに含むこと
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１半導体基板の背面を食刻する段
階は、前記トレンチ分離領域が露出されるまで遂行する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 前記キャパシタを形成する段階は、 前記活性領域に少なくとも一つのトレンチを形成する段
階と、 前記トレンチの外壁を取り囲む前記第１半導体基板領域
に不純物をドーピングしてキャパシタの第１電極を形成
する段階と、 前記トレンチの内壁上に誘電体膜を形成する段階と、 前記トレンチの内部を導電物質で埋立て前記キャパシタ
の第２電極を形成する段階よりなされたことを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記キャパシタを形成する段階は、 前記活性領域上に導電層を沈積しこれをパタニングし
て、前記キャパシタの前記第１電極を形成する段階と、 前記第１電極の全面に誘電体膜を形成する段階と、 前記誘電体膜上に導電物質を沈積し、前記キャパシタの
前記第２電極を形成する段階よりなされたことを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項６】 前記ゲート電極を形成する段階は、 前記第１半導体基板の背面を食刻して、前記トレンチ分
離領域から離れて前記第１半導体基板に開口部を作るピ
ラーを形成する段階と、 前記開口部に不純物を注入して前記第１半導体基板の背
面に第１不純物領域を形成する段階と、 前記ピラーの表面上に第１絶縁層を形成する段階と、 前記第１絶縁層上に導電物質を沈積して前記ピラーを取
り囲む導電層を形成する段階と、 前 記導電層、および前記第１絶縁層をパタニングして、
前記ゲート電極および前記ピラーの上部表面を露出させ
るコンタクトホールを同時に形成する段階よりなること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項７】 前記ピラーの上部表面を露出させるコン
タクトホールの形成後、前記ピラーに不純物を注入して
第２不純物領域を形成する段階と、 前記コンタクトホールの側壁にスペーサを形成する段階
をさらに具備したことを特徴とする請求項６記載の半導
体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P20723 | 1993-10-07 | ||
| KR1019930020723A KR0123751B1 (ko) | 1993-10-07 | 1993-10-07 | 반도체장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122653A JPH07122653A (ja) | 1995-05-12 |
| JP3510923B2 true JP3510923B2 (ja) | 2004-03-29 |
Family
ID=19365393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18151394A Expired - Fee Related JP3510923B2 (ja) | 1993-10-07 | 1994-08-02 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5959322A (ja) |
| JP (1) | JP3510923B2 (ja) |
| KR (1) | KR0123751B1 (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3614993B2 (ja) * | 1996-09-03 | 2005-01-26 | 株式会社ルネサステクノロジ | テスト回路 |
| DE19640215C1 (de) * | 1996-09-30 | 1998-02-19 | Siemens Ag | Integrierte Halbleiterspeicheranordnung mit "Buried-Plate-Elektrode" |
| KR100209212B1 (ko) * | 1996-10-22 | 1999-07-15 | 김영환 | 반도체메모리장치및그제조방법 |
| KR100268421B1 (ko) * | 1998-04-18 | 2000-10-16 | 윤종용 | 커패시터 및 그의 제조 방법 |
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| US6330181B1 (en) | 1998-09-29 | 2001-12-11 | Texas Instruments Incorporated | Method of forming a gate device with raised channel |
| US6423596B1 (en) | 1998-09-29 | 2002-07-23 | Texas Instruments Incorporated | Method for two-sided fabrication of a memory array |
| JP2000133700A (ja) * | 1998-10-22 | 2000-05-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6309054B1 (en) * | 1998-10-23 | 2001-10-30 | Hewlett-Packard Company | Pillars in a printhead |
| DE19914496A1 (de) * | 1999-03-30 | 2000-10-05 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| KR100307673B1 (ko) * | 1999-06-28 | 2001-09-24 | 윤종용 | 신디오탁틱 스티렌계 공중합체 |
| US6355520B1 (en) * | 1999-08-16 | 2002-03-12 | Infineon Technologies Ag | Method for fabricating 4F2 memory cells with improved gate conductor structure |
| US6300179B1 (en) * | 1999-09-24 | 2001-10-09 | Texas Instruments Incorporated | Gate device with access channel formed in discrete post and method |
| KR100487852B1 (ko) * | 1999-11-15 | 2005-05-03 | 인피네온 테크놀로지스 아게 | 하나 이상의 커패시터 및 이것에 접속된 하나 이상의트랜지스터를 구비한 회로 장치 |
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| DE10028424C2 (de) * | 2000-06-06 | 2002-09-19 | Infineon Technologies Ag | Herstellungsverfahren für DRAM-Speicherzellen |
| KR100537552B1 (ko) * | 2000-07-31 | 2005-12-16 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그의 제조 방법 |
| US6465331B1 (en) * | 2000-08-31 | 2002-10-15 | Micron Technology, Inc. | DRAM fabricated on a silicon-on-insulator (SOI) substrate having bi-level digit lines |
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-
1993
- 1993-10-07 KR KR1019930020723A patent/KR0123751B1/ko not_active IP Right Cessation
-
1994
- 1994-08-02 JP JP18151394A patent/JP3510923B2/ja not_active Expired - Fee Related
- 1994-08-31 US US08/299,018 patent/US5959322A/en not_active Expired - Fee Related
-
1999
- 1999-05-24 US US09/317,225 patent/US6306719B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012723A (ko) | 1995-05-16 |
| US5959322A (en) | 1999-09-28 |
| US6306719B1 (en) | 2001-10-23 |
| KR0123751B1 (ko) | 1997-11-25 |
| JPH07122653A (ja) | 1995-05-12 |
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