JP2518147B2 - 半導体メモリ装置とその製造方法 - Google Patents
半導体メモリ装置とその製造方法Info
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- JP2518147B2 JP2518147B2 JP5077224A JP7722493A JP2518147B2 JP 2518147 B2 JP2518147 B2 JP 2518147B2 JP 5077224 A JP5077224 A JP 5077224A JP 7722493 A JP7722493 A JP 7722493A JP 2518147 B2 JP2518147 B2 JP 2518147B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置および
その製造方法に係わり、特に１つのトランジスタと１つ
のキャパシタによって構成される半導体メモリセルの構
造およびその製造方法に関する。
その製造方法に係わり、特に１つのトランジスタと１つ
のキャパシタによって構成される半導体メモリセルの構
造およびその製造方法に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）の記憶容量は、３年に４倍の割合で増
加しており、今後も向上が期待される。ＤＲＡＭの記憶
容量の増大は、微細加工技術の進歩およびセル構造の改
良による集積度の向上によってはかられてきた。
モリ（ＤＲＡＭ）の記憶容量は、３年に４倍の割合で増
加しており、今後も向上が期待される。ＤＲＡＭの記憶
容量の増大は、微細加工技術の進歩およびセル構造の改
良による集積度の向上によってはかられてきた。
【０００３】後者のセル構造の改良の技術動向の一つ
は、トランジスタとキャパシタとを半導体基板の表面に
対して上下に隣り合わせて形成して３次元的に配置する
方法である。その結果、１つのメモリセルの占める面積
を小さくすることができ高集積化を可能とする。その例
として特開平４−２５１７１号公報において開示された
半導体メモリ装置を図９に示す。図９（ａ）は平面図で
あり図９（ｂ）は図９（ａ）のＢ−Ｂ部の断面図であ
る。
は、トランジスタとキャパシタとを半導体基板の表面に
対して上下に隣り合わせて形成して３次元的に配置する
方法である。その結果、１つのメモリセルの占める面積
を小さくすることができ高集積化を可能とする。その例
として特開平４−２５１７１号公報において開示された
半導体メモリ装置を図９に示す。図９（ａ）は平面図で
あり図９（ｂ）は図９（ａ）のＢ−Ｂ部の断面図であ
る。
【０００４】Ｐ型シリコン基板１０１に形成された溝１
０２により囲まれたシリコンの島領域１０３の上面に第
１のＮ型拡散層１０７がスイッチングトランジスタのソ
ースおよびドレイン領域のうちの一方の領域として形成
され、島領域１０３の側壁下部を取り囲んで第２のＮ型
拡散層１０４（平面図（Ａ）において右上りのハッチン
グで示す）がソースおよびドレイン領域のうちの他方の
領域として形成され、第１のＮ型拡散層１０７と第２の
Ｎ型拡散層１０４との間のチャンネル領域１１６（平面
図（Ａ）において点線で示す）が島領域１０３の側壁上
部を取り囲んで位置し、その上にゲート絶縁膜１０５お
よびＸ方向を延在するワード線１０６のゲート電極とな
る部分が島領域１０３の側壁上部を取り囲んで形成して
リング状のゲート構造となっている。また、溝１０２の
底部には、絶縁膜１２２により基板と絶縁され絶縁膜１
２４によりゲート電極１０６と絶縁されたビット線１２
３がＹ方向を延在して形成され、その片側で第２のＮ型
拡散層１０４と接続している。また、基板上に溝を充填
する絶縁膜１１３が形成され、この絶縁膜１１３の開口
を通して第２のＮ型拡散層１０７に接続した蓄積電極１
０８が形成され、その上の容量誘電体膜１０９およびプ
レート電極１１０とともにＭＯＳ型容量素子を構成して
いる。また、プレート電極１１０上に層間絶縁膜１１５
が形成され、溝１０２の底面の周囲にＰ+ 型領域１１１
が左右のメモリセルのトランジスタを分離する為に形成
されている。
０２により囲まれたシリコンの島領域１０３の上面に第
１のＮ型拡散層１０７がスイッチングトランジスタのソ
ースおよびドレイン領域のうちの一方の領域として形成
され、島領域１０３の側壁下部を取り囲んで第２のＮ型
拡散層１０４（平面図（Ａ）において右上りのハッチン
グで示す）がソースおよびドレイン領域のうちの他方の
領域として形成され、第１のＮ型拡散層１０７と第２の
Ｎ型拡散層１０４との間のチャンネル領域１１６（平面
図（Ａ）において点線で示す）が島領域１０３の側壁上
部を取り囲んで位置し、その上にゲート絶縁膜１０５お
よびＸ方向を延在するワード線１０６のゲート電極とな
る部分が島領域１０３の側壁上部を取り囲んで形成して
リング状のゲート構造となっている。また、溝１０２の
底部には、絶縁膜１２２により基板と絶縁され絶縁膜１
２４によりゲート電極１０６と絶縁されたビット線１２
３がＹ方向を延在して形成され、その片側で第２のＮ型
拡散層１０４と接続している。また、基板上に溝を充填
する絶縁膜１１３が形成され、この絶縁膜１１３の開口
を通して第２のＮ型拡散層１０７に接続した蓄積電極１
０８が形成され、その上の容量誘電体膜１０９およびプ
レート電極１１０とともにＭＯＳ型容量素子を構成して
いる。また、プレート電極１１０上に層間絶縁膜１１５
が形成され、溝１０２の底面の周囲にＰ+ 型領域１１１
が左右のメモリセルのトランジスタを分離する為に形成
されている。
【０００５】
【発明が解決しようとする課題】上記図９に示した従来
技術の半導体メモリ装置では、第２のＮ型拡散層１０４
が島領域１０３の下部の周囲に形成されているために、
素子が微細化すると隣のビット線に接続する第２のＮ型
拡散層との間隔が狭くなるからＰ+ 型領域１１１が形成
されてあっても、空乏層の広がりによるリーク電流が発
生するという欠点がある。また、島領域１０３の側壁が
全周にわたってスイッチングトランジスタのチャンネル
領域１１６となるために、ワード線容量が大きくなると
いう欠点がある。さらに、島領域１０３は必然的に１回
のリソグラフィ−工程で形成するために、素子が微細化
されると島領域１０３は円筒形となり、スイッチングト
ランジスタのチャンネル領域１１６となる側壁は、半導
体基板１０１の半導体結晶の様々な面方位を有すること
となり、その結果、ゲート絶縁膜１０５の膜厚が変化し
スイッチングトランジスタの特性を制御することが困難
となる。また、島領域１０３による凹凸表面が存在する
状態でビット線１２３やワード線１０６を形成するリソ
グラフィ−工程を行わなければならず、製造上の困難性
を発生する。
技術の半導体メモリ装置では、第２のＮ型拡散層１０４
が島領域１０３の下部の周囲に形成されているために、
素子が微細化すると隣のビット線に接続する第２のＮ型
拡散層との間隔が狭くなるからＰ+ 型領域１１１が形成
されてあっても、空乏層の広がりによるリーク電流が発
生するという欠点がある。また、島領域１０３の側壁が
全周にわたってスイッチングトランジスタのチャンネル
領域１１６となるために、ワード線容量が大きくなると
いう欠点がある。さらに、島領域１０３は必然的に１回
のリソグラフィ−工程で形成するために、素子が微細化
されると島領域１０３は円筒形となり、スイッチングト
ランジスタのチャンネル領域１１６となる側壁は、半導
体基板１０１の半導体結晶の様々な面方位を有すること
となり、その結果、ゲート絶縁膜１０５の膜厚が変化し
スイッチングトランジスタの特性を制御することが困難
となる。また、島領域１０３による凹凸表面が存在する
状態でビット線１２３やワード線１０６を形成するリソ
グラフィ−工程を行わなければならず、製造上の困難性
を発生する。
【０００６】
【課題を解決するための手段】本発明の特徴は、半導体
基板の第１導電型領域の主面より内部に形成され、第１
の方向に延在する第１の溝と、前記主面より内部に前記
第１の溝より浅く形成され、前記第１の方向と直角の第
２の方向に延在する第２の溝と、絶縁膜によって前記半
導体基板と絶縁分離して前記第１の溝の底部に形成さ
れ、前記第１の方向に延在するビット線と、前記第１お
よび第２の溝によって得られた前記半導体基板の凸部の
上面に形成され、トランジスタのソースおよびドレイン
の一方の領域となる第１の第２導電型拡散層と、前記第
２の溝の底面に形成され、前記トランジスタのソースお
よびドレインの他方の領域となる第２の第２導電型拡散
層と、前記第２の溝の側面の前記トランジスタのチャン
ネル領域上に形成されたゲート絶縁膜と、前記ゲート絶
縁膜上の部分をゲート電極として前記第２の方向に延在
するワード線と、前記半導体基板の主面上に形成された
層間絶縁層と、前記層間絶縁層上に形成された容量素子
と、前記層間絶縁層の開口を通して前記容量素子と前記
第１の第２導電型拡散層とを結合する第１の接続部と、
前記ビット線と前記第２の第２導電型拡散層とを接続す
る第２の接続部とを有する半導体メモリ装置にある。
基板の第１導電型領域の主面より内部に形成され、第１
の方向に延在する第１の溝と、前記主面より内部に前記
第１の溝より浅く形成され、前記第１の方向と直角の第
２の方向に延在する第２の溝と、絶縁膜によって前記半
導体基板と絶縁分離して前記第１の溝の底部に形成さ
れ、前記第１の方向に延在するビット線と、前記第１お
よび第２の溝によって得られた前記半導体基板の凸部の
上面に形成され、トランジスタのソースおよびドレイン
の一方の領域となる第１の第２導電型拡散層と、前記第
２の溝の底面に形成され、前記トランジスタのソースお
よびドレインの他方の領域となる第２の第２導電型拡散
層と、前記第２の溝の側面の前記トランジスタのチャン
ネル領域上に形成されたゲート絶縁膜と、前記ゲート絶
縁膜上の部分をゲート電極として前記第２の方向に延在
するワード線と、前記半導体基板の主面上に形成された
層間絶縁層と、前記層間絶縁層上に形成された容量素子
と、前記層間絶縁層の開口を通して前記容量素子と前記
第１の第２導電型拡散層とを結合する第１の接続部と、
前記ビット線と前記第２の第２導電型拡散層とを接続す
る第２の接続部とを有する半導体メモリ装置にある。
【０００７】本発明の他の特徴は、半導体基板の第１導
電型領域の主面に第１導電型とは逆の導電型の第１の第
２導電型拡散層をトランジスタのソースおよびドレイン
の一方の領域として形成する工程と、前記主面より前記
第１の第２導電型拡散層を貫通して第１の方向に伸びる
第１の溝を形成する工程と、前記第１の溝の内壁上に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜によっ
て前記半導体基板と絶縁分離して前記第１の方向に伸び
るビット線を前記第１の溝の底部に形成する工程と、前
記ビット線上に第２の絶縁膜を形成して前記第１の溝を
充填する工程と、前記第２の絶縁膜を選択的に除去して
第２の第２導電型拡散層と前記ビット線とを接続する接
続部を形成する工程と、前記主面より内部に前記第１の
溝より浅く前記第１の方向と直角の第２の方向に延在す
る第２の溝を形成する工程と、前記第２の溝の側面上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の
前記第２の溝内に前記トランジスタのゲート電極となる
ワード線を形成する工程と、前記第２の溝の底部に前記
第２の第２導電型拡散層を前記トランジスタのソースお
よびドレインの他方の領域として形成する工程と、前記
半導体基板の主面上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に開口を形成する工程と、前記開口を
通して前記第１の第２導電型拡散層に接続する容量素子
を形成する工程とを有する半導体メモリ装置の製造方法
にある。
電型領域の主面に第１導電型とは逆の導電型の第１の第
２導電型拡散層をトランジスタのソースおよびドレイン
の一方の領域として形成する工程と、前記主面より前記
第１の第２導電型拡散層を貫通して第１の方向に伸びる
第１の溝を形成する工程と、前記第１の溝の内壁上に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜によっ
て前記半導体基板と絶縁分離して前記第１の方向に伸び
るビット線を前記第１の溝の底部に形成する工程と、前
記ビット線上に第２の絶縁膜を形成して前記第１の溝を
充填する工程と、前記第２の絶縁膜を選択的に除去して
第２の第２導電型拡散層と前記ビット線とを接続する接
続部を形成する工程と、前記主面より内部に前記第１の
溝より浅く前記第１の方向と直角の第２の方向に延在す
る第２の溝を形成する工程と、前記第２の溝の側面上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の
前記第２の溝内に前記トランジスタのゲート電極となる
ワード線を形成する工程と、前記第２の溝の底部に前記
第２の第２導電型拡散層を前記トランジスタのソースお
よびドレインの他方の領域として形成する工程と、前記
半導体基板の主面上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に開口を形成する工程と、前記開口を
通して前記第１の第２導電型拡散層に接続する容量素子
を形成する工程とを有する半導体メモリ装置の製造方法
にある。
【０００８】このような本発明によれば、スイッチング
トランジスタのドレインもしくはソース領域となる第２
の第２導電型拡散層と他のメモリセルのトランジスタの
第２の第２導電型拡散層との位置を接近することなく形
成することが出来る。また、トランジスタのチャンネル
領域は第２の溝の一定方向の側面のみを用いることが出
来る。
トランジスタのドレインもしくはソース領域となる第２
の第２導電型拡散層と他のメモリセルのトランジスタの
第２の第２導電型拡散層との位置を接近することなく形
成することが出来る。また、トランジスタのチャンネル
領域は第２の溝の一定方向の側面のみを用いることが出
来る。
【０００９】さらに半導体基板の凸部である柱の形状は
長方体となり、トランジスタのチャンネル領域の面方位
を固定することが出来る。また、ビット線を第１の溝で
形状形成することができ、ワード線を第２の溝で形状形
成することができるために基板表面が平坦状態でリソグ
ラフィ−工程を行うことが出来る。
長方体となり、トランジスタのチャンネル領域の面方位
を固定することが出来る。また、ビット線を第１の溝で
形状形成することができ、ワード線を第２の溝で形状形
成することができるために基板表面が平坦状態でリソグ
ラフィ−工程を行うことが出来る。
【００１０】
【実施例】次に図面を参照して本発明を説明する。
【００１１】図１は本発明の実施例の半導体メモリ装置
におけるメモリ部の回路図である。カラムデコーダ（図
示せず）に接続された複数のビット線１３（ＢＬ１−Ｂ
Ｌ４）がＹ方向を延在し、ロウデコーダ（図示せず）に
接続された複数のワード線１４（ＷＬ１−ＷＬ３）がそ
れぞれメモリ部において２本に分岐してＸ方向を延在し
ている。また、１つの絶縁ゲート型電界効果トランジス
タＴｒとこのＴｒのソース（もしくはドレイン）１に接
続した１つのＭＯＳ型容量素子Ｃからなるメモリセルが
マトリックス状に配置され、Ｔｒのドレイン（もしくは
ソース）２は接続部６を通してビット線１３に接続し、
ワード線１４の部分がそれぞれのＴｒのゲート電極を構
成している。
におけるメモリ部の回路図である。カラムデコーダ（図
示せず）に接続された複数のビット線１３（ＢＬ１−Ｂ
Ｌ４）がＹ方向を延在し、ロウデコーダ（図示せず）に
接続された複数のワード線１４（ＷＬ１−ＷＬ３）がそ
れぞれメモリ部において２本に分岐してＸ方向を延在し
ている。また、１つの絶縁ゲート型電界効果トランジス
タＴｒとこのＴｒのソース（もしくはドレイン）１に接
続した１つのＭＯＳ型容量素子Ｃからなるメモリセルが
マトリックス状に配置され、Ｔｒのドレイン（もしくは
ソース）２は接続部６を通してビット線１３に接続し、
ワード線１４の部分がそれぞれのＴｒのゲート電極を構
成している。
【００１２】Ｔｒ１−１とＴｒ１−３とはワード線ＷＬ
１の一方の分岐線に結合し、Ｔｒ１−２はワード線ＷＬ
１の他方の分岐線に結合し、Ｔｒ２−２はワード線ＷＬ
２の一方の分岐線に結合し、Ｔｒ２−１とＴｒ２−３と
はワード線ＷＬ２の他方の分岐線に結合し、Ｔｒ３−１
とＴｒ３−３とはワード線ＷＬ３の一方の分岐線に結合
し、Ｔｒ３−２はワード線ＷＬ３の他方の分岐線に結合
している。ワード線ＷＬ１の他方の分岐線とワード線Ｗ
Ｌ２の一方の分岐線とは構造レイアウトにおいても対向
配置され、それらに結合するＴｒ１−２のチャンネル領
域とＴｒ２−２のチャンネル領域とは対面して配置さ
れ、同様にワード線ＷＬ２の他方の分岐線とワード線Ｗ
Ｌ３の一方の分岐線とは構造レイアウトにおいても対向
配置され、それらに結合するＴｒ２−１のチャンネル領
域とＴｒ３−１のチャンネル領域とは対面して配置さ
れ、Ｔｒ２−３のチャンネル領域とＴｒ３−３のチャン
ネル領域とは対面して配置されている。
１の一方の分岐線に結合し、Ｔｒ１−２はワード線ＷＬ
１の他方の分岐線に結合し、Ｔｒ２−２はワード線ＷＬ
２の一方の分岐線に結合し、Ｔｒ２−１とＴｒ２−３と
はワード線ＷＬ２の他方の分岐線に結合し、Ｔｒ３−１
とＴｒ３−３とはワード線ＷＬ３の一方の分岐線に結合
し、Ｔｒ３−２はワード線ＷＬ３の他方の分岐線に結合
している。ワード線ＷＬ１の他方の分岐線とワード線Ｗ
Ｌ２の一方の分岐線とは構造レイアウトにおいても対向
配置され、それらに結合するＴｒ１−２のチャンネル領
域とＴｒ２−２のチャンネル領域とは対面して配置さ
れ、同様にワード線ＷＬ２の他方の分岐線とワード線Ｗ
Ｌ３の一方の分岐線とは構造レイアウトにおいても対向
配置され、それらに結合するＴｒ２−１のチャンネル領
域とＴｒ３−１のチャンネル領域とは対面して配置さ
れ、Ｔｒ２−３のチャンネル領域とＴｒ３−３のチャン
ネル領域とは対面して配置されている。
【００１３】また、Ｔｒ２−１とＴｒ３−１は共通のド
レイン（もしくはソース）領域２を有し共通の接続部６
を通してビット線ＢＬ１に接続し、Ｔｒ１−２とＴｒ２
−２は共通のドレイン（もしくはソース）領域２を有し
共通の接続部６を通してビット線ＢＬ２に接続し、Ｔｒ
２−３とＴｒ３−３は共通のドレイン（もしくはソー
ス）領域２を有し共通の接続部６を通してビット線ＢＬ
３に接続している。
レイン（もしくはソース）領域２を有し共通の接続部６
を通してビット線ＢＬ１に接続し、Ｔｒ１−２とＴｒ２
−２は共通のドレイン（もしくはソース）領域２を有し
共通の接続部６を通してビット線ＢＬ２に接続し、Ｔｒ
２−３とＴｒ３−３は共通のドレイン（もしくはソー
ス）領域２を有し共通の接続部６を通してビット線ＢＬ
３に接続している。
【００１４】図２はメモリセルのトランジスタの各領域
およびビット線の配置のみを示す斜視図である。Ｐ型シ
リコン基板１０に複数の第１の溝１１がＹ方向に延在し
て形成され、第１の溝より浅い複数の第２の溝１２がＸ
方向（Ｙ方向と直角方向）に延在している。第１の溝１
１の底面に素子分離用の第１のＰ+型拡散層４が形成さ
れ、またこの第１の溝１１の低部に絶縁膜により基板と
絶縁分離されたビット線１３がＹ方向に延在して形成し
ている。また、第１の溝１１と第２の溝１２とによって
形成されたシリコン基板の柱（凸部）のそれぞれの上面
にＴｒのソースおよびドレイン領域の一方の領域となる
第１のＮ型拡散層１が形成され、Ｙ方向に連立するシリ
コン基板の柱間の第２の溝１２の底面には、Ｔｒのソー
スおよびドレイン領域の他方の領域となる第２のＮ型拡
散層２と素子分離用の第２のＰ+型拡散層３とが交互に
形成されている。そしてシリコン基板の柱のＸ方向の側
面すなわち第２の溝１２の側壁に第１および第２のＮ型
拡散層１，２間のＴｒチャンネル領域５が位置される。
そして上記したようにＹ方向に隣接するメモリセルのＴ
ｒは一対ごとにそのチャンネル領域５が第２のＮ型拡散
層２の上方で、対面配置されている。
およびビット線の配置のみを示す斜視図である。Ｐ型シ
リコン基板１０に複数の第１の溝１１がＹ方向に延在し
て形成され、第１の溝より浅い複数の第２の溝１２がＸ
方向（Ｙ方向と直角方向）に延在している。第１の溝１
１の底面に素子分離用の第１のＰ+型拡散層４が形成さ
れ、またこの第１の溝１１の低部に絶縁膜により基板と
絶縁分離されたビット線１３がＹ方向に延在して形成し
ている。また、第１の溝１１と第２の溝１２とによって
形成されたシリコン基板の柱（凸部）のそれぞれの上面
にＴｒのソースおよびドレイン領域の一方の領域となる
第１のＮ型拡散層１が形成され、Ｙ方向に連立するシリ
コン基板の柱間の第２の溝１２の底面には、Ｔｒのソー
スおよびドレイン領域の他方の領域となる第２のＮ型拡
散層２と素子分離用の第２のＰ+型拡散層３とが交互に
形成されている。そしてシリコン基板の柱のＸ方向の側
面すなわち第２の溝１２の側壁に第１および第２のＮ型
拡散層１，２間のＴｒチャンネル領域５が位置される。
そして上記したようにＹ方向に隣接するメモリセルのＴ
ｒは一対ごとにそのチャンネル領域５が第２のＮ型拡散
層２の上方で、対面配置されている。
【００１５】図３は実施例の平面図である。同図でＴｒ
のドレイン（もしくはソース）領域となる第２のＮ型拡
散層２を右下りの斜線で示し、これとビット線１３とを
接続する接続部６を右上りの斜線で示してある。また各
Ｔｒのソース（もしくはドレイン）領域となる第１のＮ
型拡散層１にはそれぞれ容量素子の下部電極となる蓄積
電極２１が絶縁膜の開口部２６を通して接続形成されて
いる。
のドレイン（もしくはソース）領域となる第２のＮ型拡
散層２を右下りの斜線で示し、これとビット線１３とを
接続する接続部６を右上りの斜線で示してある。また各
Ｔｒのソース（もしくはドレイン）領域となる第１のＮ
型拡散層１にはそれぞれ容量素子の下部電極となる蓄積
電極２１が絶縁膜の開口部２６を通して接続形成されて
いる。
【００１６】図４（Ａ）は図３のＸ方向に沿ったＡ−Ａ
部の断面を示す。深い第１の溝１１の底面に素子分離用
の第１のＰ+ 型拡散層４が形成され、その上の溝底部に
絶縁膜２７により第１のＰ+ 型拡散層４を含む基板と絶
縁分離されてビット線１３が形成され、ビット線と第２
のＮ型拡散層２とがＮ型の多結晶シリコンから成る接続
部６により電気的に接続され、また第１の溝１１の他の
部分は絶縁膜２９で充填されている。また第２のＮ型拡
散層２および接続部６上に絶縁膜２８が形成され、その
上の第２の溝１２内をゲート電極となるワード線１４が
形成されている。また、第１および第２の溝１１，１２
上に絶縁膜２５が形成され、その上に各Ｔｒに接続され
たＭＯＳ型の容量素子を形成してＴｒとともにそれぞれ
メモリセルを構成する。すなわちこの容量素子は各Ｔｒ
にそれぞれ個別に接続された下部電極となる蓄積電極２
１とその上に披着された容量誘電体膜２２とその上に形
成され各容量素子に共通の上部電極であるプレート電極
２３から構成されている。そして全体的に層間絶縁膜２
４により被覆する。
部の断面を示す。深い第１の溝１１の底面に素子分離用
の第１のＰ+ 型拡散層４が形成され、その上の溝底部に
絶縁膜２７により第１のＰ+ 型拡散層４を含む基板と絶
縁分離されてビット線１３が形成され、ビット線と第２
のＮ型拡散層２とがＮ型の多結晶シリコンから成る接続
部６により電気的に接続され、また第１の溝１１の他の
部分は絶縁膜２９で充填されている。また第２のＮ型拡
散層２および接続部６上に絶縁膜２８が形成され、その
上の第２の溝１２内をゲート電極となるワード線１４が
形成されている。また、第１および第２の溝１１，１２
上に絶縁膜２５が形成され、その上に各Ｔｒに接続され
たＭＯＳ型の容量素子を形成してＴｒとともにそれぞれ
メモリセルを構成する。すなわちこの容量素子は各Ｔｒ
にそれぞれ個別に接続された下部電極となる蓄積電極２
１とその上に披着された容量誘電体膜２２とその上に形
成され各容量素子に共通の上部電極であるプレート電極
２３から構成されている。そして全体的に層間絶縁膜２
４により被覆する。
【００１７】図４（Ｂ）は図３のＸ方向に沿ったＢ−Ｂ
部の断面を示す。底面にＴｒのドレイン（もしくはソー
ス）領域となる第２のＮ型拡散層２が形成された第２の
溝１２の対向する、左右（図における左右）の両側壁は
それぞれのＴｒのチャンネル領域５となり、その上にゲ
ート絶縁膜７が形成され、その上のワ−ド線１４がゲー
ト電極となりそれぞれのＴｒのゲート構造を構成する。
そしてこの第２のＮ型拡散層２が左右のＴｒの共通のド
レイン（もしくはソース）領域となる。一方、底面に第
２のＰ+ 型拡散層３が形成された第２の溝１２の対向す
る両側壁はゲート構造とならずその上のワ−ド線１４の
部分は配線層としての機能となる。
部の断面を示す。底面にＴｒのドレイン（もしくはソー
ス）領域となる第２のＮ型拡散層２が形成された第２の
溝１２の対向する、左右（図における左右）の両側壁は
それぞれのＴｒのチャンネル領域５となり、その上にゲ
ート絶縁膜７が形成され、その上のワ−ド線１４がゲー
ト電極となりそれぞれのＴｒのゲート構造を構成する。
そしてこの第２のＮ型拡散層２が左右のＴｒの共通のド
レイン（もしくはソース）領域となる。一方、底面に第
２のＰ+ 型拡散層３が形成された第２の溝１２の対向す
る両側壁はゲート構造とならずその上のワ−ド線１４の
部分は配線層としての機能となる。
【００１８】また各Ｔｒのソース（もしくはドレイン）
領域となる第１のＮ型拡散層１に絶縁膜２５に設けられ
た開口部２６を通して電気的に接続した蓄積電極２１が
形成されている。
領域となる第１のＮ型拡散層１に絶縁膜２５に設けられ
た開口部２６を通して電気的に接続した蓄積電極２１が
形成されている。
【００１９】次に図５乃至図８を参照して本発明の実施
例の製造方法を説明する。図５（Ａ）乃至図６（Ｂ）
は、図３のＡ−Ａ部に対応する方向の断面図であり、図
６（Ｃ）乃至図８（Ｂ）は、図３のＢ−Ｂ部に対応する
方向の断面図である。
例の製造方法を説明する。図５（Ａ）乃至図６（Ｂ）
は、図３のＡ−Ａ部に対応する方向の断面図であり、図
６（Ｃ）乃至図８（Ｂ）は、図３のＢ−Ｂ部に対応する
方向の断面図である。
【００２０】まず、Ｐ型シリコン基板１０の主面１０’
上にシリコン酸化膜３１を堆積した後、主面にイオン注
入法で第１のＮ型拡散層１を形成し、リソグラフィ−に
より形成されたレジストパターン３２をマスクとしてシ
リコン酸化膜３１およびＰ型シリコン基板１０をエッチ
ングして第１の溝１１を形成する（図５（Ａ））。次
に、レジストパターン３２を剥離し、第１の溝１１の内
面にシリコン酸化膜２７を形成し、イオン注入法で第１
のＰ+ 型拡散層４を形成した後、Ｎ型の多結晶シリコン
１３’を堆積して第１の溝１１を埋め込む（図５
（Ｂ））。次に、Ｎ型の多結晶シリコン１３’をエッチ
バックしてビット線１３を形成した後、第１の溝をシリ
コン酸化膜２９で埋め込む（図５（Ｃ））。次に、レジ
ストパターン３３をマスクとしてシリコン酸化膜２９，
２７，３１をエッチングしてコンタクト孔３４を開口す
る（図６（Ａ））。次に、レジストパターン３３を剥離
した後、Ｎ型の多結晶シリコン６を堆積し、エッチバッ
クしてコンタクト孔３４を埋め込んだＮ型の多結晶シリ
コンによる接続部６を形成する（図６（Ｂ））。
上にシリコン酸化膜３１を堆積した後、主面にイオン注
入法で第１のＮ型拡散層１を形成し、リソグラフィ−に
より形成されたレジストパターン３２をマスクとしてシ
リコン酸化膜３１およびＰ型シリコン基板１０をエッチ
ングして第１の溝１１を形成する（図５（Ａ））。次
に、レジストパターン３２を剥離し、第１の溝１１の内
面にシリコン酸化膜２７を形成し、イオン注入法で第１
のＰ+ 型拡散層４を形成した後、Ｎ型の多結晶シリコン
１３’を堆積して第１の溝１１を埋め込む（図５
（Ｂ））。次に、Ｎ型の多結晶シリコン１３’をエッチ
バックしてビット線１３を形成した後、第１の溝をシリ
コン酸化膜２９で埋め込む（図５（Ｃ））。次に、レジ
ストパターン３３をマスクとしてシリコン酸化膜２９，
２７，３１をエッチングしてコンタクト孔３４を開口す
る（図６（Ａ））。次に、レジストパターン３３を剥離
した後、Ｎ型の多結晶シリコン６を堆積し、エッチバッ
クしてコンタクト孔３４を埋め込んだＮ型の多結晶シリ
コンによる接続部６を形成する（図６（Ｂ））。
【００２１】次に、レジストパターン３５をマスクとし
てシリコン酸化膜２９，２７，３１、第１のＮ型拡散層
１、Ｐ型シリコン基板１０、接続部６を選択的にエッチ
ングして第１の溝１１より浅い第２の溝１２を、第１の
溝と直角方向に形成する（図６（Ｃ））。次に、レジス
ト（図示省略）をマスクとして１つおきの第２の溝１２
の底面にＰ型不純物をイオン注入し全てのレジストを除
去した後の熱処理で第２のＰ+ 型拡散層３を形成し、第
２の溝１２の側面にゲート絶縁膜を形成しその底面にシ
リコン酸化膜２８を形成する。その後、Ｎ型の多結晶シ
リコン１４’を堆積する（図７（Ａ））。次に、多結晶
シリコン１４’をエッチバックして第２の溝１２の側壁
にゲート電極を構成するワード線１４を形成する。その
後、レジスト（図示省略）をマスクとして第２のＰ+ 型
拡散層３１が形成されていない１つおきの第２の溝１２
の底面にＮ型不純物をイオン注入しレジストを除去した
後の熱処理で第２のＮ+ 型拡散層２を形成する。その
後、第２の溝１２を埋め込むシリコン酸化膜２５を形成
する（図７（Ｂ））。その後、シリコン酸化膜２５に開
口部２６を形成し、Ｎ型の多結晶シリコン、ＢＰＳＧを
積層し、レジストパターン３７をマスクとしてエッチン
グして、ＢＰＳＧ膜３６および多結晶シリコン膜２１’
を形状形成する（図７（Ｃ））。次に、レジストパター
ン３７を除去した後、Ｎ型の多結晶シリコンを堆積し、
これをエッチバックしてＢＰＳＧ膜３６の側壁に多結晶
シリコン膜２１’’を残余させる。これらのＮ型の多結
晶シリコン膜２１’と２１’’とから容量素子の蓄積電
極２１を構成する。あるいは、Ｎ型の多結晶シリコン膜
２１’’によって容量素子の蓄積電極２１を構成し、こ
の蓄積電極２１がＮ型の多結晶シリコン膜２１’を接続
部として第１のＮ型拡散層１に電気的に接続されている
とみることもできる（図８（Ａ））。次に、ＢＰＳＧ膜
３６を除去した後、蓄積電極２１の表面にシリコン酸化
膜とシリコン窒化膜の積層膜からなる容量誘電体膜２２
を形成し、その表面にＮ型の多結晶シリコンを堆積して
プレート電極２３としてＭＯＳ型の容量素子を構成す
る。その後、全面に層間絶縁膜としてシリコン酸化膜２
４を堆積する（図８（Ｂ））。
てシリコン酸化膜２９，２７，３１、第１のＮ型拡散層
１、Ｐ型シリコン基板１０、接続部６を選択的にエッチ
ングして第１の溝１１より浅い第２の溝１２を、第１の
溝と直角方向に形成する（図６（Ｃ））。次に、レジス
ト（図示省略）をマスクとして１つおきの第２の溝１２
の底面にＰ型不純物をイオン注入し全てのレジストを除
去した後の熱処理で第２のＰ+ 型拡散層３を形成し、第
２の溝１２の側面にゲート絶縁膜を形成しその底面にシ
リコン酸化膜２８を形成する。その後、Ｎ型の多結晶シ
リコン１４’を堆積する（図７（Ａ））。次に、多結晶
シリコン１４’をエッチバックして第２の溝１２の側壁
にゲート電極を構成するワード線１４を形成する。その
後、レジスト（図示省略）をマスクとして第２のＰ+ 型
拡散層３１が形成されていない１つおきの第２の溝１２
の底面にＮ型不純物をイオン注入しレジストを除去した
後の熱処理で第２のＮ+ 型拡散層２を形成する。その
後、第２の溝１２を埋め込むシリコン酸化膜２５を形成
する（図７（Ｂ））。その後、シリコン酸化膜２５に開
口部２６を形成し、Ｎ型の多結晶シリコン、ＢＰＳＧを
積層し、レジストパターン３７をマスクとしてエッチン
グして、ＢＰＳＧ膜３６および多結晶シリコン膜２１’
を形状形成する（図７（Ｃ））。次に、レジストパター
ン３７を除去した後、Ｎ型の多結晶シリコンを堆積し、
これをエッチバックしてＢＰＳＧ膜３６の側壁に多結晶
シリコン膜２１’’を残余させる。これらのＮ型の多結
晶シリコン膜２１’と２１’’とから容量素子の蓄積電
極２１を構成する。あるいは、Ｎ型の多結晶シリコン膜
２１’’によって容量素子の蓄積電極２１を構成し、こ
の蓄積電極２１がＮ型の多結晶シリコン膜２１’を接続
部として第１のＮ型拡散層１に電気的に接続されている
とみることもできる（図８（Ａ））。次に、ＢＰＳＧ膜
３６を除去した後、蓄積電極２１の表面にシリコン酸化
膜とシリコン窒化膜の積層膜からなる容量誘電体膜２２
を形成し、その表面にＮ型の多結晶シリコンを堆積して
プレート電極２３としてＭＯＳ型の容量素子を構成す
る。その後、全面に層間絶縁膜としてシリコン酸化膜２
４を堆積する（図８（Ｂ））。
【００２２】上記実施例において、ビット線としてＮ型
の多結晶シリコンを用いたが、配線抵抗を低くすること
ができるタングステンシリサイドなどの高融点金属シリ
サイド膜を用いることもできる。また、容量誘電体膜と
してシリコン酸化膜とシリコン窒化膜の積層膜を用い、
プレート電極としてＮ型の多結晶シリコンを用いたが、
容量誘電体膜としてタンタルオキサイド高誘電体膜を、
プレート電極としてタングステンを用いることもでき
る。なお上記の実施例では容量素子の一方の電極を接地
しているが、よく知られているようにＶｃｃ／２（Ｖｃ
ｃはセル内の電源電圧）に接続してもよい。
の多結晶シリコンを用いたが、配線抵抗を低くすること
ができるタングステンシリサイドなどの高融点金属シリ
サイド膜を用いることもできる。また、容量誘電体膜と
してシリコン酸化膜とシリコン窒化膜の積層膜を用い、
プレート電極としてＮ型の多結晶シリコンを用いたが、
容量誘電体膜としてタンタルオキサイド高誘電体膜を、
プレート電極としてタングステンを用いることもでき
る。なお上記の実施例では容量素子の一方の電極を接地
しているが、よく知られているようにＶｃｃ／２（Ｖｃ
ｃはセル内の電源電圧）に接続してもよい。
【００２３】
【発明の効果】本発明の構造により、メモリセルサイズ
を縮小してもビット線間のリーク電流を低減でき、信頼
性が向上する。またワード線の寄生容量が従来技術より
半減し、ワード線配線遅延が低減される。さらに、本発
明の製造方法により、スイッチングトランジスタのしき
い値電圧のばらつきが少なくなり、歩留りが向上され
る。また、リソグラフィ工程を簡素化することができ
る。
を縮小してもビット線間のリーク電流を低減でき、信頼
性が向上する。またワード線の寄生容量が従来技術より
半減し、ワード線配線遅延が低減される。さらに、本発
明の製造方法により、スイッチングトランジスタのしき
い値電圧のばらつきが少なくなり、歩留りが向上され
る。また、リソグラフィ工程を簡素化することができ
る。
【図１】本発明の実施例の回路図である。
【図２】本発明の実施例のうちトランジスタにおける立
体的レイアウトの概略を示す斜視図である。
体的レイアウトの概略を示す斜視図である。
【図３】本発明の実施例を示す平面図である。
【図４】本発明の実施例を示す断面図であり、（Ａ）は
図３を切断線Ａ−Ａで切断し矢印の方向を視た断面、
（Ｂ）は図３を切断線Ｂ−Ｂで切断し矢印の方向を視た
断面である。
図３を切断線Ａ−Ａで切断し矢印の方向を視た断面、
（Ｂ）は図３を切断線Ｂ−Ｂで切断し矢印の方向を視た
断面である。
【図５】本発明の実施例の製造方法を工程順に示す断面
図である。
図である。
【図６】図５の続きの工程を順に示す断面図である。
【図７】図６の続きの工程を順に示す断面図である。
【図８】図７の続きの工程を順に示す断面図である。
【図９】従来技術を示す図であり、（Ａ）は平面図、
（Ｂ）は（Ａ）を切断線Ｂ−Ｂで切断し矢印の方向を視
た断面図である。
（Ｂ）は（Ａ）を切断線Ｂ−Ｂで切断し矢印の方向を視
た断面図である。
１ 第１のＮ型拡散層 ２ 第２のＮ型拡散層 ３ 第２のＰ+型拡散層 ４ 第１のＰ+型拡散層 ５ チャンネル領域 ６ 接続部 ７ ゲート絶縁膜 １０ Ｐ型シリコン基板 １０’シリコン基板の主面 １１ 第１の溝 １２ 第２の溝 １３ ビット線 １４ ワード線（ゲート電極） ２１ 蓄積電極 ２１’，２１’’ 多結晶シリコン膜 ２２ 容量誘電体膜 ２３ ブレート電極 ２４，２５，２７，２８，２９，３１ 絶縁膜（シリコ
ン酸化膜） ２６ 開口部 ３２，３３，３５，３７ レジストパターン ３４ コンタクト孔 ３６ ＢＰＳＧ膜 １０１ Ｐ型シリコン基板 １０２ 溝 １０３ シリコンの島領域 １０４ 第２のＮ型拡散層 １０５ ゲート絶縁膜 １０６ ワード線 １０７ 第１のＮ型拡散層 １０８ 蓄積電極 １０９ 容量誘電体膜 １１０ プレート電極 １１１ Ｐ+型領域 １１３，１２２，１２４ 絶縁膜 １１５ 層間絶縁膜 １１６ チャンネル領域 １２３ ビット線
ン酸化膜） ２６ 開口部 ３２，３３，３５，３７ レジストパターン ３４ コンタクト孔 ３６ ＢＰＳＧ膜 １０１ Ｐ型シリコン基板 １０２ 溝 １０３ シリコンの島領域 １０４ 第２のＮ型拡散層 １０５ ゲート絶縁膜 １０６ ワード線 １０７ 第１のＮ型拡散層 １０８ 蓄積電極 １０９ 容量誘電体膜 １１０ プレート電極 １１１ Ｐ+型領域 １１３，１２２，１２４ 絶縁膜 １１５ 層間絶縁膜 １１６ チャンネル領域 １２３ ビット線
Claims (4)
- 【請求項１】 半導体基板の第１導電型領域の主面より
内部に形成され、第１の方向に延在する第１の溝と、前
記主面より内部に前記第１の溝より浅く形成され、前記
第１の方向と直角の第２の方向に延在する第２の溝と、
絶縁膜によって前記半導体基板と絶縁分離して前記第１
の溝の底部に形成され、前記第１の方向に延在するビッ
ト線と、前記第１および第２の溝によって得られた前記
半導体基板の凸部の上面に形成され、トランジスタのソ
ースおよびドレインの一方の領域となる第１の第２導電
型拡散層と、前記第２の溝の底面に形成され、前記トラ
ンジスタのソースおよびドレインの他方の領域となる第
２の第２導電型拡散層と、前記第２の溝の側面の前記ト
ランジスタのチャンネル領域上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜上の部分をゲート電極として前
記第２の方向に延在するワード線と、前記半導体基板の
主面上に形成された層間絶縁層と、前記層間絶縁層上に
形成された容量素子と、前記層間絶縁層の開口を通して
前記容量素子と前記第１の第２導電型拡散層とを結合す
る第１の接続部と、前記ビット線と前記第２の第２導電
型拡散層とを接続する第２の接続部とを有することを特
徴とする半導体メモリ装置。 - 【請求項２】 前記容量素子は蓄積電極と、前記蓄積電
極表面に被着された容量誘電体膜と、前記容量誘電体膜
上のプレート電極とを有し、前記第１の接続部は前記蓄
積電極に接続していることを特徴とする請求項１に記載
の半導体メモリ装置。 - 【請求項３】 前記第２の接続部は第２導電型の多結晶
シリコン膜から成ることを特徴とする請求項１に記載の
半導体メモリ装置。 - 【請求項４】 半導体基板の第１導電型領域の主面に第
１導電型とは逆の導電型の第１の第２導電型拡散層をト
ランジスタのソースおよびドレインの一方の領域として
形成する工程と、前記主面より前記第１の第２導電型拡
散層を貫通して第１の方向に伸びる第１の溝を形成する
工程と、前記第１の溝の内壁上に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜によって前記半導体基板と
絶縁分離して前記第１の方向に伸びるビット線を前記第
１の溝の底部に形成する工程と、前記ビット線上に第２
の絶縁膜を形成して前記第１の溝を充填する工程と、前
記第２の絶縁膜を選択的に除去して第２の第２導電型拡
散層と前記ビット線とを接続する接続部を形成する工程
と、前記主面より内部に前記第１の溝より浅く前記第１
の方向と直角の第２の方向に延在する第２の溝を形成す
る工程と、前記第２の溝の側面上にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上の前記第２の溝内に前
記トランジスタのゲート電極となるワード線を形成する
工程と、前記第２の溝の底部に前記第２の第２導電型拡
散層を前記トランジスタのソースおよびドレインの他方
の領域として形成する工程と、前記半導体基板の主面上
に第３の絶縁膜を形成する工程と、前記第３の絶縁膜に
開口を形成する工程と、前記開口を通して前記第１の第
２導電型拡散層に接続する容量素子を形成する工程とを
有することを特徴とする半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077224A JP2518147B2 (ja) | 1993-04-02 | 1993-04-02 | 半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077224A JP2518147B2 (ja) | 1993-04-02 | 1993-04-02 | 半導体メモリ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291277A JPH06291277A (ja) | 1994-10-18 |
| JP2518147B2 true JP2518147B2 (ja) | 1996-07-24 |
Family
ID=13627890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5077224A Expired - Lifetime JP2518147B2 (ja) | 1993-04-02 | 1993-04-02 | 半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518147B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929477A (en) * | 1997-01-22 | 1999-07-27 | International Business Machines Corporation | Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array |
| DE19914490C1 (de) * | 1999-03-30 | 2000-07-06 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| JP5522622B2 (ja) * | 2009-03-18 | 2014-06-18 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及びその製造方法 |
| JP5748195B2 (ja) * | 2010-11-05 | 2015-07-15 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法 |
| JP2012174790A (ja) * | 2011-02-18 | 2012-09-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2021150592A (ja) * | 2020-03-23 | 2021-09-27 | キオクシア株式会社 | 半導体記憶装置 |
-
1993
- 1993-04-02 JP JP5077224A patent/JP2518147B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06291277A (ja) | 1994-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960319 |