JPH07273221A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07273221A JPH07273221A JP6112985A JP11298594A JPH07273221A JP H07273221 A JPH07273221 A JP H07273221A JP 6112985 A JP6112985 A JP 6112985A JP 11298594 A JP11298594 A JP 11298594A JP H07273221 A JPH07273221 A JP H07273221A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
Abstract
(57)【要約】
【目的】 埋没ビットライン構造とシリコンピラーを取
り囲む垂直ゲート構造とを形成して、有効活性領域の面
積を最大限に活用しうる高集積半導体装置及びその製造
方法を提供する。 【構成】 半導体基板１０にトレンチ分離領域１２を形
成し、このトレンチ分離領域１２の形成された半導体基
板１０上にビットライン１８を形成する。そして、この
ビットライン１８上に、下から順にトランジスタのドレ
イン２３、チャネル２４及びソース領域２５を形成して
なるシリコンピラーを形成し、このシリコンピラーを取
り囲んでその上に順にゲート絶縁膜２６及びゲートライ
ン２８を形成する。隣接するゲートライン２８の間には
平坦化層３０を形成する。そして、ゲートライン２８上
に、トランジスタのソース領域２５を露出させるコンタ
クトホールを有する絶縁層３２、３４、３６を形成し、
この絶縁層３２、３４、３６上に、コンタクトホールを
通じてトランジスタのソース領域２５に接続されるキャ
パシターのストレージノード４６を形成する。
り囲む垂直ゲート構造とを形成して、有効活性領域の面
積を最大限に活用しうる高集積半導体装置及びその製造
方法を提供する。 【構成】 半導体基板１０にトレンチ分離領域１２を形
成し、このトレンチ分離領域１２の形成された半導体基
板１０上にビットライン１８を形成する。そして、この
ビットライン１８上に、下から順にトランジスタのドレ
イン２３、チャネル２４及びソース領域２５を形成して
なるシリコンピラーを形成し、このシリコンピラーを取
り囲んでその上に順にゲート絶縁膜２６及びゲートライ
ン２８を形成する。隣接するゲートライン２８の間には
平坦化層３０を形成する。そして、ゲートライン２８上
に、トランジスタのソース領域２５を露出させるコンタ
クトホールを有する絶縁層３２、３４、３６を形成し、
この絶縁層３２、３４、３６上に、コンタクトホールを
通じてトランジスタのソース領域２５に接続されるキャ
パシターのストレージノード４６を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に埋没ビットラインとシリンダー形のゲ
ートセルとを有する半導体装置及びその製造方法に関す
る。
方法に係り、特に埋没ビットラインとシリンダー形のゲ
ートセルとを有する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体メモリセル、特にＤＲＡＭセルの
集積度を上げるためには、できるだけ小さい面積にでき
るだけ多い数の素子を集積させることが重要である。
集積度を上げるためには、できるだけ小さい面積にでき
るだけ多い数の素子を集積させることが重要である。
【０００３】次世代素子のギガビット級ＤＲＡＭセルは
一つのトランジスタと一つのキャパシターとからなるメ
モリセルの面積が０．３μｍ2 以下の水準であり、これ
はメガビット級ＤＲＡＭセルにおいて相互接続用のコン
タクトホール一つの面積に過ぎない。このように小さい
面積に単位セル構成のためトランジスタ、キャパシター
及び相互接続用のコンタクトホールをそれぞれ一つずつ
共に形成することはほとんど不可能である。
一つのトランジスタと一つのキャパシターとからなるメ
モリセルの面積が０．３μｍ2 以下の水準であり、これ
はメガビット級ＤＲＡＭセルにおいて相互接続用のコン
タクトホール一つの面積に過ぎない。このように小さい
面積に単位セル構成のためトランジスタ、キャパシター
及び相互接続用のコンタクトホールをそれぞれ一つずつ
共に形成することはほとんど不可能である。
【０００４】今まで用いられてきた大部分のメモリセル
はトランジスタ、キャパシター及びコンタクトホールが
平面レイアウト上、互いに横に並べられており、それぞ
れそれら面積の和がメモリセルの面積を決定する要素と
して作用した。従って、ギガビット級のメモリセルを構
成しようとすれば、約０．３μｍ2 以下の面積中にトラ
ンジスタ、キャパシター、及びソースとドレイン領域を
接続するためのコンタクトホールをすべて形成しなけれ
ばならないので、面積の限界を克服するためには３次元
的なセル構造が必要となり、ラテラルレイアウトから垂
直レイアウト構造にセル構造を変更すべきである。
はトランジスタ、キャパシター及びコンタクトホールが
平面レイアウト上、互いに横に並べられており、それぞ
れそれら面積の和がメモリセルの面積を決定する要素と
して作用した。従って、ギガビット級のメモリセルを構
成しようとすれば、約０．３μｍ2 以下の面積中にトラ
ンジスタ、キャパシター、及びソースとドレイン領域を
接続するためのコンタクトホールをすべて形成しなけれ
ばならないので、面積の限界を克服するためには３次元
的なセル構造が必要となり、ラテラルレイアウトから垂
直レイアウト構造にセル構造を変更すべきである。
【０００５】また、分離領域間の間隔を縮小して活性領
域の面積を最大化し、追加的な活性領域の損失を招かな
い垂直構造のコンタクトホールを形成することによって
有効活性領域の面積を最大に活用することが必須であ
る。
域の面積を最大化し、追加的な活性領域の損失を招かな
い垂直構造のコンタクトホールを形成することによって
有効活性領域の面積を最大に活用することが必須であ
る。
【０００６】ケイ．スノウチ（K. Sunouchi ）等は、単
位メモリセルを構成するすべての素子が、マトリックス
状のトレンチによって分離されたシリコンピラー内に形
成されるＳＧＴセルを提案している（参照文献、IDEM′
89, “ A Surrounding GateTransistor(SGT) Cell for
64/256Mbit DRAMs" )。
位メモリセルを構成するすべての素子が、マトリックス
状のトレンチによって分離されたシリコンピラー内に形
成されるＳＧＴセルを提案している（参照文献、IDEM′
89, “ A Surrounding GateTransistor(SGT) Cell for
64/256Mbit DRAMs" )。
【０００７】
【発明が解決しようとする課題】しかしながら、前記Ｓ
ＧＴセルの製造方法には次のような問題点がある。第１
に、シリコンピラーとキャパシターを形成する工程が複
雑である。第２に、トレンチキャパシターを形成するた
め、ストレージノードとして用いられるｎ- ドーピング
領域が高濃度に形成された場合、基板内でトレンチ間に
タッキング(tacking) 現象が生じる場合があるので、メ
モリセル間の分離特性が脆弱である。第３に、ゲート電
極を形成するための蝕刻工程時にキャパシターのプレー
トノードを絶縁する絶縁層が蝕刻されるので、ゲート電
極形成時にキャパシタープレートノードとゲート電極間
にショートが発生する可能性が大きい。
ＧＴセルの製造方法には次のような問題点がある。第１
に、シリコンピラーとキャパシターを形成する工程が複
雑である。第２に、トレンチキャパシターを形成するた
め、ストレージノードとして用いられるｎ- ドーピング
領域が高濃度に形成された場合、基板内でトレンチ間に
タッキング(tacking) 現象が生じる場合があるので、メ
モリセル間の分離特性が脆弱である。第３に、ゲート電
極を形成するための蝕刻工程時にキャパシターのプレー
トノードを絶縁する絶縁層が蝕刻されるので、ゲート電
極形成時にキャパシタープレートノードとゲート電極間
にショートが発生する可能性が大きい。
【０００８】本発明の目的は、上記した従来方法の問題
点を解決できる高集積半導体装置を提供することであ
る。
点を解決できる高集積半導体装置を提供することであ
る。
【０００９】本発明の他の目的は、上記半導体装置を製
造するのに特に適した高集積半導体装置の製造方法を提
供することである。
造するのに特に適した高集積半導体装置の製造方法を提
供することである。
【００１０】
【課題を達成するための手段】上記目的を達成するた
め、本発明の半導体装置は、半導体基板と、前記半導体
基板に活性領域を限定するために形成されたトレンチ分
離領域と、前記トレンチ分離領域の形成された前記半導
体基板上に形成されたビットラインと、前記ビットライ
ン上に形成され、下から順にトランジスタのドレイン、
チャネル及びソース領域を形成してなるシリコンピラー
と、前記シリコンピラーを取り囲んでその上に順に形成
されたゲート絶縁膜及びゲートラインと、隣接する前記
ゲートラインの間に形成された平坦化層と、前記ゲート
ライン上に形成され、前記トランジスタのソース領域を
露出させるコンタクトホールを有する絶縁層と、前記絶
縁層上に形成され、前記コンタクトホールを通じて前記
トランジスタのソース領域に接続されるキャパシターの
ストレージノードとを具備して構成されている。
め、本発明の半導体装置は、半導体基板と、前記半導体
基板に活性領域を限定するために形成されたトレンチ分
離領域と、前記トレンチ分離領域の形成された前記半導
体基板上に形成されたビットラインと、前記ビットライ
ン上に形成され、下から順にトランジスタのドレイン、
チャネル及びソース領域を形成してなるシリコンピラー
と、前記シリコンピラーを取り囲んでその上に順に形成
されたゲート絶縁膜及びゲートラインと、隣接する前記
ゲートラインの間に形成された平坦化層と、前記ゲート
ライン上に形成され、前記トランジスタのソース領域を
露出させるコンタクトホールを有する絶縁層と、前記絶
縁層上に形成され、前記コンタクトホールを通じて前記
トランジスタのソース領域に接続されるキャパシターの
ストレージノードとを具備して構成されている。
【００１１】エピタキシャル半導体層により形成された
ビットラインを活性領域として用いるために、前記ビッ
トラインはエピタキシャル半導体層からなっている。
ビットラインを活性領域として用いるために、前記ビッ
トラインはエピタキシャル半導体層からなっている。
【００１２】また、ビットラインとトレンチ分離領域を
同時に形成して写真蝕刻工程の回数を減らすために、前
記ビットラインは前記活性領域と同一のパターンで形成
されている。
同時に形成して写真蝕刻工程の回数を減らすために、前
記ビットラインは前記活性領域と同一のパターンで形成
されている。
【００１３】さらに、活性領域上にのみ選択的にトラン
ジスタのドレイン、チャネル及びソース領域からなるシ
リコンピラーを形成するために、前記シリコンピラーは
エピタキシャル半導体層からなっている。
ジスタのドレイン、チャネル及びソース領域からなるシ
リコンピラーを形成するために、前記シリコンピラーは
エピタキシャル半導体層からなっている。
【００１４】本発明の他の半導体装置は、半導体基板
と、前記半導体基板に活性領域を限定するために形成さ
れた第１トレンチ分離領域と、前記第１トレンチ分離領
域の間に形成され、前記半導体基板の表面部分から下へ
順にトランジスタのソース、チャネル及びドレイン領域
を形成してなるシリコンピラーと、前記シリコンピラー
の上面から前記シリコンピラーのドレイン領域まで形成
された第２トレンチと、前記第２トレンチの底部に形成
されたビットラインと、前記第２トレンチの内部を埋め
立てる絶縁膜と、前記シリコンピラーを取り囲んでその
上に順に形成されたゲート絶縁膜及びゲートラインと、
隣接する前記ゲートラインの間に形成された平坦化層
と、前記ゲートライン上に形成され、前記トランジスタ
のソース領域を露出させるコンタクトホールを有する絶
縁層と、前記絶縁層上に形成され、前記コンタクトホー
ルを通じて前記トランジスタのソース領域に接続される
キャパシターのストレージノードとを具備して構成され
ている。
と、前記半導体基板に活性領域を限定するために形成さ
れた第１トレンチ分離領域と、前記第１トレンチ分離領
域の間に形成され、前記半導体基板の表面部分から下へ
順にトランジスタのソース、チャネル及びドレイン領域
を形成してなるシリコンピラーと、前記シリコンピラー
の上面から前記シリコンピラーのドレイン領域まで形成
された第２トレンチと、前記第２トレンチの底部に形成
されたビットラインと、前記第２トレンチの内部を埋め
立てる絶縁膜と、前記シリコンピラーを取り囲んでその
上に順に形成されたゲート絶縁膜及びゲートラインと、
隣接する前記ゲートラインの間に形成された平坦化層
と、前記ゲートライン上に形成され、前記トランジスタ
のソース領域を露出させるコンタクトホールを有する絶
縁層と、前記絶縁層上に形成され、前記コンタクトホー
ルを通じて前記トランジスタのソース領域に接続される
キャパシターのストレージノードとを具備して構成され
ている。
【００１５】そして、上記半導体装置の製造方法として
は、第１導電型の半導体基板に活性領域を限定するため
のトレンチ分離領域を形成する段階と、前記トレンチ分
離領域の形成された前記半導体基板上にビットラインを
形成する段階と、前記トレンチ分離領域上に第１絶縁膜
とこの第１絶縁膜に積層された第２絶縁膜とからなる絶
縁膜柱を形成する段階と、前記絶縁膜柱から露出された
前記半導体基板上に、下から順にトランジスタのドレイ
ン、チャネル及びソース領域を形成してなるシリコンピ
ラーを形成する段階と、前記第２絶縁膜を取り除く段階
と、前記シリコンピラーを取り囲むようにゲート絶縁膜
及びゲートラインを順に形成する段階と、前記ゲートラ
インの形成された結果物上に絶縁物質を沈積し、これを
エッチバックして平坦化層を形成する段階と、前記平坦
化層の形成された結果物上に絶縁層を形成する段階と、
前記絶縁層を部分的に蝕刻して前記シリコンピラーのソ
ース領域を露出させるコンタクトホールを形成する段階
と、前記コンタクトホールの形成された結果物上に、前
記コンタクトホールを通じて前記ソース領域に接続され
るキャパシターのストレージノードを形成する段階とを
具備して構成されている。
は、第１導電型の半導体基板に活性領域を限定するため
のトレンチ分離領域を形成する段階と、前記トレンチ分
離領域の形成された前記半導体基板上にビットラインを
形成する段階と、前記トレンチ分離領域上に第１絶縁膜
とこの第１絶縁膜に積層された第２絶縁膜とからなる絶
縁膜柱を形成する段階と、前記絶縁膜柱から露出された
前記半導体基板上に、下から順にトランジスタのドレイ
ン、チャネル及びソース領域を形成してなるシリコンピ
ラーを形成する段階と、前記第２絶縁膜を取り除く段階
と、前記シリコンピラーを取り囲むようにゲート絶縁膜
及びゲートラインを順に形成する段階と、前記ゲートラ
インの形成された結果物上に絶縁物質を沈積し、これを
エッチバックして平坦化層を形成する段階と、前記平坦
化層の形成された結果物上に絶縁層を形成する段階と、
前記絶縁層を部分的に蝕刻して前記シリコンピラーのソ
ース領域を露出させるコンタクトホールを形成する段階
と、前記コンタクトホールの形成された結果物上に、前
記コンタクトホールを通じて前記ソース領域に接続され
るキャパシターのストレージノードを形成する段階とを
具備して構成されている。
【００１６】ビットラインを通常の蒸着方法で容易に形
成するために、前記ビットラインは不純物のドープされ
たポリシリコン層からなっている。
成するために、前記ビットラインは不純物のドープされ
たポリシリコン層からなっている。
【００１７】また、選択的エピタキシャル工程により活
性領域上にのみシリコンピラーを形成し、また、相異な
る導電型のエピタキシャル半導体層を連続的に順次成長
させてトランジスタのドレイン、チャネル及びソース領
域を形成するために、前記シリコンピラーを形成する段
階は、前記絶縁膜柱から露出された前記半導体基板上
に、トランジスタのドレイン領域として利用される第２
導電型の第１エピタキシャル半導体層を形成する段階
と、前記第１エピタキシャル半導体層上に、トランジス
タのチャネル領域として利用される第１導電型の第２エ
ピタキシャル半導体層を形成する段階と、前記第２エピ
タキシャル半導体層上に、トランジスタのソース領域と
して用いられる第２導電型の第３エピタキシャル半導体
層を形成する段階とからなっている。
性領域上にのみシリコンピラーを形成し、また、相異な
る導電型のエピタキシャル半導体層を連続的に順次成長
させてトランジスタのドレイン、チャネル及びソース領
域を形成するために、前記シリコンピラーを形成する段
階は、前記絶縁膜柱から露出された前記半導体基板上
に、トランジスタのドレイン領域として利用される第２
導電型の第１エピタキシャル半導体層を形成する段階
と、前記第１エピタキシャル半導体層上に、トランジス
タのチャネル領域として利用される第１導電型の第２エ
ピタキシャル半導体層を形成する段階と、前記第２エピ
タキシャル半導体層上に、トランジスタのソース領域と
して用いられる第２導電型の第３エピタキシャル半導体
層を形成する段階とからなっている。
【００１８】あるいは、１回のエピタキシャル工程と２
回のイオン注入工程によりトランジスタのドレイン、チ
ャネル及びソース領域を形成するために、前記シリコン
ピラーを形成する段階は、前記絶縁膜柱から露出された
前記半導体基板上に第１導電型のエピタキシャル半導体
層を形成する段階と、前記エピタキシャル半導体層の形
成された結果物上に第２導電型の第１不純物イオンを第
１エネルギーで注入することにより、前記エピタキシャ
ル半導体層の下部にトランジスタのドレイン領域を形成
する段階と、前記ドレイン領域の形成された結果物上に
第２導電型の第２不純物イオンを前記第１エネルギーよ
りも低い第２エネルギーで注入することにより、前記エ
ピタキシャル半導体層の上部にトランジスタのソース領
域を形成する段階とからなっている。
回のイオン注入工程によりトランジスタのドレイン、チ
ャネル及びソース領域を形成するために、前記シリコン
ピラーを形成する段階は、前記絶縁膜柱から露出された
前記半導体基板上に第１導電型のエピタキシャル半導体
層を形成する段階と、前記エピタキシャル半導体層の形
成された結果物上に第２導電型の第１不純物イオンを第
１エネルギーで注入することにより、前記エピタキシャ
ル半導体層の下部にトランジスタのドレイン領域を形成
する段階と、前記ドレイン領域の形成された結果物上に
第２導電型の第２不純物イオンを前記第１エネルギーよ
りも低い第２エネルギーで注入することにより、前記エ
ピタキシャル半導体層の上部にトランジスタのソース領
域を形成する段階とからなっている。
【００１９】さらに、二重円筒形のストレージノードを
形成するために、前記キャパシターのストレージノード
を形成する段階は、前記コンタクトホールの形成された
結果物上に第１導電層を形成する段階と、前記第１導電
層上に物質パターンを形成する段階と、前記物質パター
ンの形成された結果物上に第２導電層を形成する段階
と、前記第２導電層及び前記第１導電層をエッチバック
する段階と、前記物質パターンを取り除く段階とからな
っている。
形成するために、前記キャパシターのストレージノード
を形成する段階は、前記コンタクトホールの形成された
結果物上に第１導電層を形成する段階と、前記第１導電
層上に物質パターンを形成する段階と、前記物質パター
ンの形成された結果物上に第２導電層を形成する段階
と、前記第２導電層及び前記第１導電層をエッチバック
する段階と、前記物質パターンを取り除く段階とからな
っている。
【００２０】上記半導体装置の他の製造方法としては、
第１導電型の半導体基板上に導電層及び物質層を順に形
成する段階と、前記物質層、前記導電層及び前記半導体
基板を蝕刻してビットラインを形成すると同時にトレン
チを形成する段階と、前記トレンチの内部を絶縁物質で
埋め立ててトレンチ分離領域を形成する段階と、前記物
質層を取り除く段階と、前記トレンチ分離領域を除く前
記半導体基板上に、下から順にトランジスタのドレイ
ン、チャネル及びソース領域を形成してなるシリコンピ
ラーを形成する段階と、前記トレンチ分離領域内部の絶
縁物質層を前記シリコンピラーのドレイン領域まで蝕刻
する段階と、前記シリコンピラーを取り囲むようにゲー
ト絶縁膜及びゲートラインを順に形成する段階と、前記
ゲートラインの形成された結果物上に絶縁物質を沈積
し、これをエッチバックして平坦化層を形成する段階
と、前記平坦化層の形成された結果物上に絶縁層を形成
する段階と、前記絶縁層を部分的に蝕刻して前記シリコ
ンピラーのソース領域を露出させるコンタクトホールを
形成する段階と、前記コンタクトホールの形成された結
果物上に、前記コンタクトホールを通じて前記ソース領
域に接続されるキャパシターのストレージノードを形成
する段階とを具備して構成されている。
第１導電型の半導体基板上に導電層及び物質層を順に形
成する段階と、前記物質層、前記導電層及び前記半導体
基板を蝕刻してビットラインを形成すると同時にトレン
チを形成する段階と、前記トレンチの内部を絶縁物質で
埋め立ててトレンチ分離領域を形成する段階と、前記物
質層を取り除く段階と、前記トレンチ分離領域を除く前
記半導体基板上に、下から順にトランジスタのドレイ
ン、チャネル及びソース領域を形成してなるシリコンピ
ラーを形成する段階と、前記トレンチ分離領域内部の絶
縁物質層を前記シリコンピラーのドレイン領域まで蝕刻
する段階と、前記シリコンピラーを取り囲むようにゲー
ト絶縁膜及びゲートラインを順に形成する段階と、前記
ゲートラインの形成された結果物上に絶縁物質を沈積
し、これをエッチバックして平坦化層を形成する段階
と、前記平坦化層の形成された結果物上に絶縁層を形成
する段階と、前記絶縁層を部分的に蝕刻して前記シリコ
ンピラーのソース領域を露出させるコンタクトホールを
形成する段階と、前記コンタクトホールの形成された結
果物上に、前記コンタクトホールを通じて前記ソース領
域に接続されるキャパシターのストレージノードを形成
する段階とを具備して構成されている。
【００２１】エピタキシャル半導体層により形成された
ビットラインを活性領域として用いるために、前記ビッ
トラインはエピタキシャル工程によって形成される。
ビットラインを活性領域として用いるために、前記ビッ
トラインはエピタキシャル工程によって形成される。
【００２２】また、ビットライン方向に各トランジスタ
を絶縁させるためにシリコンピラーのドレイン領域まで
蝕刻してゲートラインを形成すべく、前記ゲート絶縁膜
及びゲートラインを形成する段階は、前記シリコンピラ
ーの表面上にゲート絶縁膜を形成する段階と、前記ゲー
ト絶縁膜の形成された結果物上に導電層を形成する段階
と、前記導電層、前記ゲート絶縁膜及び前記シリコンピ
ラーを前記ドレイン領域まで蝕刻して前記シリコンピラ
ーを取り囲むゲートラインを形成する段階とからなって
いる。
を絶縁させるためにシリコンピラーのドレイン領域まで
蝕刻してゲートラインを形成すべく、前記ゲート絶縁膜
及びゲートラインを形成する段階は、前記シリコンピラ
ーの表面上にゲート絶縁膜を形成する段階と、前記ゲー
ト絶縁膜の形成された結果物上に導電層を形成する段階
と、前記導電層、前記ゲート絶縁膜及び前記シリコンピ
ラーを前記ドレイン領域まで蝕刻して前記シリコンピラ
ーを取り囲むゲートラインを形成する段階とからなって
いる。
【００２３】上記半導体装置のさらに他の製造方法とし
ては、第１導電型の半導体基板内に第２導電型の埋没不
純物層を形成する段階と、前記埋没不純物層の形成され
た前記半導体基板の表面に第２導電型の表面不純物層を
形成する段階と、前記表面不純物層の形成された前記半
導体基板に活性領域を限定するための第１トレンチ分離
領域を形成する段階と、前記活性領域の部分の前記半導
体基板を前記埋没不純物層まで蝕刻して第２トレンチを
形成する段階と、前記第２トレンチの底部にビットライ
ンを形成する段階と、前記ビットラインの形成された前
記第２トレンチの内部を絶縁物質で埋め立てる段階と、
前記第１トレンチ分離領域を前記埋没不純物層まで蝕刻
して、前記第２導電型の埋没不純物層、前記第１導電型
の半導体基板及び前記第２導電型の表面不純物層からな
るシリコンピラーを形成する段階と、前記シリコンピラ
ーを取り囲むようにゲート絶縁膜及びゲートラインを順
に形成する段階と、前記ゲートラインの形成された結果
物上に絶縁物質を沈積し、これをエッチバックして平坦
化層を形成する段階と、前記平坦化層の形成された結果
物上に絶縁層を形成する段階と、前記絶縁層を部分的に
蝕刻して前記シリコンピラーの表面不純物層を露出させ
るコンタクトホールを形成する段階と、前記コンタクト
ホールの形成された結果物上に、前記コンタクトホール
を通じて前記表面不純物層に接続されるキャパシターの
ストレージノードを形成する段階とを具備して構成され
ている。
ては、第１導電型の半導体基板内に第２導電型の埋没不
純物層を形成する段階と、前記埋没不純物層の形成され
た前記半導体基板の表面に第２導電型の表面不純物層を
形成する段階と、前記表面不純物層の形成された前記半
導体基板に活性領域を限定するための第１トレンチ分離
領域を形成する段階と、前記活性領域の部分の前記半導
体基板を前記埋没不純物層まで蝕刻して第２トレンチを
形成する段階と、前記第２トレンチの底部にビットライ
ンを形成する段階と、前記ビットラインの形成された前
記第２トレンチの内部を絶縁物質で埋め立てる段階と、
前記第１トレンチ分離領域を前記埋没不純物層まで蝕刻
して、前記第２導電型の埋没不純物層、前記第１導電型
の半導体基板及び前記第２導電型の表面不純物層からな
るシリコンピラーを形成する段階と、前記シリコンピラ
ーを取り囲むようにゲート絶縁膜及びゲートラインを順
に形成する段階と、前記ゲートラインの形成された結果
物上に絶縁物質を沈積し、これをエッチバックして平坦
化層を形成する段階と、前記平坦化層の形成された結果
物上に絶縁層を形成する段階と、前記絶縁層を部分的に
蝕刻して前記シリコンピラーの表面不純物層を露出させ
るコンタクトホールを形成する段階と、前記コンタクト
ホールの形成された結果物上に、前記コンタクトホール
を通じて前記表面不純物層に接続されるキャパシターの
ストレージノードを形成する段階とを具備して構成され
ている。
【００２４】エピタキシャル工程を連続的に施してトラ
ンジスタのドレイン、チャネル及びソースを形成するた
めに、前記第２導電型の埋没不純物層及び表面不純物層
はエピタキシャル工程により形成される。
ンジスタのドレイン、チャネル及びソースを形成するた
めに、前記第２導電型の埋没不純物層及び表面不純物層
はエピタキシャル工程により形成される。
【００２５】あるいは、容易なイオン注入工程により埋
没不純物層及び表面不純物層を形成するために、前記第
２導電型の埋没不純物層は前記半導体基板に第２導電型
の第１不純物イオンを第１エネルギーで注入して形成
し、また、前記第２導電型の表面不純物層は前記半導体
基板に第２導電型の第２不純物イオンを前記第１エネル
ギーよりも低い第２エネルギーで注入して形成する。
没不純物層及び表面不純物層を形成するために、前記第
２導電型の埋没不純物層は前記半導体基板に第２導電型
の第１不純物イオンを第１エネルギーで注入して形成
し、また、前記第２導電型の表面不純物層は前記半導体
基板に第２導電型の第２不純物イオンを前記第１エネル
ギーよりも低い第２エネルギーで注入して形成する。
【００２６】
【作用】上記のように構成された半導体装置にあって
は、ビットライン上にトランジスタとキャパシターとが
形成されて埋没ビットラインを構成し、シリコンピラー
を取り囲む形態で垂直ゲートラインが形成されているの
で、メモリ有効活性領域の面積が最大限に活用される。
は、ビットライン上にトランジスタとキャパシターとが
形成されて埋没ビットラインを構成し、シリコンピラー
を取り囲む形態で垂直ゲートラインが形成されているの
で、メモリ有効活性領域の面積が最大限に活用される。
【００２７】また、トレンチキャパシターではなくスタ
ックキャパシターが形成されるので、基板内でトレンチ
間にタッキング現象が生じるということがなく、メモリ
セル間の分離特性が強化される。
ックキャパシターが形成されるので、基板内でトレンチ
間にタッキング現象が生じるということがなく、メモリ
セル間の分離特性が強化される。
【００２８】さらに、ゲートライン上にコンタクトホー
ルを有する絶縁層を形成し、この絶縁層上にキャパシタ
ーのストレージノードを形成したので、ゲートラインと
キャパシターのストレージノード間のショート発生の可
能性が少なくなる。
ルを有する絶縁層を形成し、この絶縁層上にキャパシタ
ーのストレージノードを形成したので、ゲートラインと
キャパシターのストレージノード間のショート発生の可
能性が少なくなる。
【００２９】上記した他の半導体装置にあっては、更
に、キャパシターのストレージノードとトランジスタの
ソース領域とのコンタクトホール面積が、シリコンピラ
ーの中心部に位置する埋没ビットラインによって低減さ
れる。
に、キャパシターのストレージノードとトランジスタの
ソース領域とのコンタクトホール面積が、シリコンピラ
ーの中心部に位置する埋没ビットラインによって低減さ
れる。
【００３０】そして、上記のように構成された半導体装
置の製造方法にあっては、簡略化された工程で、ビット
ライン上にトランジスタ及びキャパシターを形成し、シ
リコンピラーを取り囲む垂直ゲートラインを形成するこ
とができる。
置の製造方法にあっては、簡略化された工程で、ビット
ライン上にトランジスタ及びキャパシターを形成し、シ
リコンピラーを取り囲む垂直ゲートラインを形成するこ
とができる。
【００３１】また、ゲートラインを形成した後このゲー
トライン上に絶縁層（好ましくは、少なくとも２つの物
質からなる）を形成し、この絶縁層を蝕刻してソース領
域を露出させるコンタクトホールを形成した後、このコ
ンタクトホールの側壁に絶縁スペーサを形成するので、
前記絶縁層をなしている物質のうちの１つを、コンタク
トホールを形成するための蝕刻工程時に蝕刻阻止層の役
割をはたす物質として使えるため、前記蝕刻工程時にゲ
ートラインが露出されるのが防止される。さらに、前記
絶縁スペーサによってゲートラインとキャパシターとの
電気的なショートが確実に防止される。
トライン上に絶縁層（好ましくは、少なくとも２つの物
質からなる）を形成し、この絶縁層を蝕刻してソース領
域を露出させるコンタクトホールを形成した後、このコ
ンタクトホールの側壁に絶縁スペーサを形成するので、
前記絶縁層をなしている物質のうちの１つを、コンタク
トホールを形成するための蝕刻工程時に蝕刻阻止層の役
割をはたす物質として使えるため、前記蝕刻工程時にゲ
ートラインが露出されるのが防止される。さらに、前記
絶縁スペーサによってゲートラインとキャパシターとの
電気的なショートが確実に防止される。
【００３２】上記した他の製造方法にあっては、更に、
活性領域とビットラインを同一のパターンに形成し、１
回の写真蝕刻工程のみでトレンチ分離領域及びシリコン
ピラーを形成することができる。
活性領域とビットラインを同一のパターンに形成し、１
回の写真蝕刻工程のみでトレンチ分離領域及びシリコン
ピラーを形成することができる。
【００３３】上記したさらに他の製造方法にあっては、
更に、簡略化された工程で、キャパシターのストレージ
ノードとトランジスタのソース領域とのコンタクトホー
ル面積がシリコンピラーの中心部に位置する埋没ビット
ラインにより低減される。
更に、簡略化された工程で、キャパシターのストレージ
ノードとトランジスタのソース領域とのコンタクトホー
ル面積がシリコンピラーの中心部に位置する埋没ビット
ラインにより低減される。
【００３４】
【実施例】以下、添付した図面に基づいて本発明を詳細
に説明する。
に説明する。
【００３５】（第１実施例）図１〜図１１は本発明の第
１実施例による半導体装置の製造方法を説明するための
図面である。
１実施例による半導体装置の製造方法を説明するための
図面である。
【００３６】図１Ａ〜Ｃはトレンチ分離領域１２を形成
する段階を示し、図１Ｂと図１Ｃはそれぞれ図１ＡのＡ
Ａ′線及びＢＢ′線に沿う断面図である。第１導電型、
例えばｐ- 型の半導体基板１０上に窒化物を沈積しこれ
を写真蝕刻工程でパターニングすることによって、前記
半導体基板１０の活性領域が形成される部分にのみ窒化
物パターン１１を形成する。次いで、この窒化物パター
ン１１を蝕刻マスクとして利用して前記基板１０を所定
の深さに蝕刻してトレンチ（図示せず）を形成した後、
素子間の電気的絶縁を強化させるためにｐ+ 型の不純物
イオンを注入することによって前記トレンチの底部領域
の下にｐ+ 不純物層１４を形成する。次に、前記トレン
チの形成された基板１０の全面に絶縁物質、例えば酸化
物を沈積し、これをエッチバックして前記トレンチの内
部を絶縁物質で埋め立てることによってトレンチ分離領
域１２を形成する。
する段階を示し、図１Ｂと図１Ｃはそれぞれ図１ＡのＡ
Ａ′線及びＢＢ′線に沿う断面図である。第１導電型、
例えばｐ- 型の半導体基板１０上に窒化物を沈積しこれ
を写真蝕刻工程でパターニングすることによって、前記
半導体基板１０の活性領域が形成される部分にのみ窒化
物パターン１１を形成する。次いで、この窒化物パター
ン１１を蝕刻マスクとして利用して前記基板１０を所定
の深さに蝕刻してトレンチ（図示せず）を形成した後、
素子間の電気的絶縁を強化させるためにｐ+ 型の不純物
イオンを注入することによって前記トレンチの底部領域
の下にｐ+ 不純物層１４を形成する。次に、前記トレン
チの形成された基板１０の全面に絶縁物質、例えば酸化
物を沈積し、これをエッチバックして前記トレンチの内
部を絶縁物質で埋め立てることによってトレンチ分離領
域１２を形成する。
【００３７】図２Ａ〜Ｃはビットライン１８を形成する
段階を示し、図２Ｂと図２Ｃはそれぞれ図２ＡのＡＡ′
線及びＢＢ′線に沿う断面図である。前記活性領域上の
窒化物パターン１１を取り除いてから、半導体基板１０
の全面に第２導電型、例えばｎ+ 型の不純物イオンを注
入して前記基板１０の表面にｎ+ 型の不純物層１６を形
成する。このｎ+ 型の不純物層１６は後に続く工程で形
成されるビットラインとトランジスタのドレイン領域間
のコンタクト抵抗を減少させるために提供される。次い
で、前記ｎ+ 型の不純物層１６の形成された基板１０上
に導電物質、例えば不純物のドープされたポリシリコン
を沈積しこれを写真蝕刻工程でパターニングすることに
よってビットライン１８を形成する。
段階を示し、図２Ｂと図２Ｃはそれぞれ図２ＡのＡＡ′
線及びＢＢ′線に沿う断面図である。前記活性領域上の
窒化物パターン１１を取り除いてから、半導体基板１０
の全面に第２導電型、例えばｎ+ 型の不純物イオンを注
入して前記基板１０の表面にｎ+ 型の不純物層１６を形
成する。このｎ+ 型の不純物層１６は後に続く工程で形
成されるビットラインとトランジスタのドレイン領域間
のコンタクト抵抗を減少させるために提供される。次い
で、前記ｎ+ 型の不純物層１６の形成された基板１０上
に導電物質、例えば不純物のドープされたポリシリコン
を沈積しこれを写真蝕刻工程でパターニングすることに
よってビットライン１８を形成する。
【００３８】図３Ａ〜Ｂは絶縁膜柱Ｉを形成する段階を
示し、図３Ａと図３Ｂはそれぞれ図２ＡのＡＡ′線及び
ＢＢ′線に沿う断面図である。前記ビットライン１８の
形成された結果物全面に、例えば窒化物及び酸化物を順
に沈積して第１絶縁膜２０及び第２絶縁膜２２を形成し
た後、写真蝕刻工程で前記第１絶縁膜２０及び第２絶縁
膜２２をパターニングすることによって絶縁膜柱Ｉを形
成する。この絶縁膜柱Ｉは、平面的に眺めると格子状の
枠になっている。
示し、図３Ａと図３Ｂはそれぞれ図２ＡのＡＡ′線及び
ＢＢ′線に沿う断面図である。前記ビットライン１８の
形成された結果物全面に、例えば窒化物及び酸化物を順
に沈積して第１絶縁膜２０及び第２絶縁膜２２を形成し
た後、写真蝕刻工程で前記第１絶縁膜２０及び第２絶縁
膜２２をパターニングすることによって絶縁膜柱Ｉを形
成する。この絶縁膜柱Ｉは、平面的に眺めると格子状の
枠になっている。
【００３９】図４Ａ〜Ｃ及び図５はトランジスタのドレ
イン２３、チャネル２４及びソース領域２５を形成する
段階を示し、図４Ｂと図４Ｃはそれぞれ図４ＡのＡＡ′
線及びＢＢ′線に沿う断面図であり、図５は前記ＢＢ′
線に沿う断面斜視図である。前記絶縁膜柱Ｉの隣接部の
露出された半導体基板をシードとして利用してｎ- 型の
第１エピタキシャル半導体層２３を成長させてから、続
けてその上にｐ- 型の第２エピタキシャル半導体層２４
及びｎ- 型の第３エピタキシャル半導体層２５を連続し
て成長させることによってシリコンピラーを形成する。
前記ｎ- 型の第１エピタキシャル半導体層２３はｎＭＯ
Ｓトランジスタのドレイン領域として利用され、ｐ- 型
の第２エピタキシャル半導体層２４及びｎ- 型の第３エ
ピタキシャル半導体層２５はそれぞれｎＭＯＳトランジ
スタのチャネル及びソース領域として用いられる。ここ
で、ドレイン領域として利用される前記ｎ- 型の第１エ
ピタキシャル半導体層２３はビットライン１８と接続さ
れている。
イン２３、チャネル２４及びソース領域２５を形成する
段階を示し、図４Ｂと図４Ｃはそれぞれ図４ＡのＡＡ′
線及びＢＢ′線に沿う断面図であり、図５は前記ＢＢ′
線に沿う断面斜視図である。前記絶縁膜柱Ｉの隣接部の
露出された半導体基板をシードとして利用してｎ- 型の
第１エピタキシャル半導体層２３を成長させてから、続
けてその上にｐ- 型の第２エピタキシャル半導体層２４
及びｎ- 型の第３エピタキシャル半導体層２５を連続し
て成長させることによってシリコンピラーを形成する。
前記ｎ- 型の第１エピタキシャル半導体層２３はｎＭＯ
Ｓトランジスタのドレイン領域として利用され、ｐ- 型
の第２エピタキシャル半導体層２４及びｎ- 型の第３エ
ピタキシャル半導体層２５はそれぞれｎＭＯＳトランジ
スタのチャネル及びソース領域として用いられる。ここ
で、ドレイン領域として利用される前記ｎ- 型の第１エ
ピタキシャル半導体層２３はビットライン１８と接続さ
れている。
【００４０】また、前記絶縁膜柱Ｉの隣接部の露出され
た基板をシードとして利用してｎＭＯＳトランジスタの
チャネル領域として利用されるｐ- 型のエピタキシャル
半導体層を前記絶縁膜柱Ｉの上部まで成長させた後、ｎ
- 型の不純物イオンを高エネルギー及び低エネルギーで
それぞれ２回ずつ注入して前記ｐ- 型のエピタキシャル
半導体層の下部と上部にそれぞれドレイン２３及びソー
ス領域２５を形成することもできる。
た基板をシードとして利用してｎＭＯＳトランジスタの
チャネル領域として利用されるｐ- 型のエピタキシャル
半導体層を前記絶縁膜柱Ｉの上部まで成長させた後、ｎ
- 型の不純物イオンを高エネルギー及び低エネルギーで
それぞれ２回ずつ注入して前記ｐ- 型のエピタキシャル
半導体層の下部と上部にそれぞれドレイン２３及びソー
ス領域２５を形成することもできる。
【００４１】次いで、前記絶縁膜柱Ｉを構成している第
２絶縁膜２２を取り除く。その結果物は図５に示されて
いる。
２絶縁膜２２を取り除く。その結果物は図５に示されて
いる。
【００４２】図６Ａ〜Ｃはゲート絶縁膜２６及びゲート
ライン２８を形成する段階を示し、図６Ｂと図６Ｃはそ
れぞれ図６ＡのＡＡ′線及びＢＢ′線に沿う断面図であ
る。トランジスタのドレイン２３、チャネル２４及びソ
ース２５として利用されるシリコンピラーの形成された
結果物上に熱酸化工程を施して前記シリコンピラーの表
面上にゲート絶縁膜２６を形成する。次いで、このゲー
ト絶縁膜２６の形成された結果物上に導電物質、例えば
不純物のドープされたポリシリコンを沈積してから、写
真蝕刻工程で前記導電層をパターニングすることによっ
て前記シリコンピラーを取り囲むゲートライン２８を形
成する。このとき、トレンチ分離領域１２上のビットラ
イン１８と前記ゲートライン２８とは第１絶縁膜２０に
よって相互に絶縁されている。
ライン２８を形成する段階を示し、図６Ｂと図６Ｃはそ
れぞれ図６ＡのＡＡ′線及びＢＢ′線に沿う断面図であ
る。トランジスタのドレイン２３、チャネル２４及びソ
ース２５として利用されるシリコンピラーの形成された
結果物上に熱酸化工程を施して前記シリコンピラーの表
面上にゲート絶縁膜２６を形成する。次いで、このゲー
ト絶縁膜２６の形成された結果物上に導電物質、例えば
不純物のドープされたポリシリコンを沈積してから、写
真蝕刻工程で前記導電層をパターニングすることによっ
て前記シリコンピラーを取り囲むゲートライン２８を形
成する。このとき、トレンチ分離領域１２上のビットラ
イン１８と前記ゲートライン２８とは第１絶縁膜２０に
よって相互に絶縁されている。
【００４３】図７Ａ〜Ｂは平坦化層３０を形成する段階
を示している。前記ゲートライン２８の形成された結果
物上に絶縁物質を沈積した後、ゲートライン２８の上部
表面が露出されるまで前記絶縁物質層をエッチバックす
ることによって、前記シリコンピラーによる段差を調節
するための平坦化層３０を形成する。
を示している。前記ゲートライン２８の形成された結果
物上に絶縁物質を沈積した後、ゲートライン２８の上部
表面が露出されるまで前記絶縁物質層をエッチバックす
ることによって、前記シリコンピラーによる段差を調節
するための平坦化層３０を形成する。
【００４４】図８Ａ〜Ｂはコンタクトホール及び第１導
電層４０を形成する段階を示している。前記平坦化層３
０の形成された結果物上に絶縁物質、例えば高温酸化物
及び窒化物を順に沈積して第１絶縁層３２及び第２絶縁
層３４を形成する。このとき、前記第２絶縁層３４上
に、例えば高温酸化物からなる第３絶縁層を更に形成す
ることもできる。次いで、写真蝕刻工程で前記トランジ
スタのソース領域２５上に積層された第２絶縁層３４、
第１絶縁層３２、ゲートライン２８及びゲート絶縁膜２
６を蝕刻してソース領域２５を露出させるコンタクトホ
ール（図示せず）を形成する。次に、前記コンタクトホ
ールの形成された結果物上に絶縁物質、例えば高温酸化
物を沈積しこれをエッチバックして前記コンタクトホー
ルの側面部に絶縁スペーサ３６を形成する。この絶縁ス
ペーサ３６はゲートライン２８と後に続く工程で形成さ
れるキャパシターのストレージノードとの電気的な短絡
を防止するために提供される。次に、前記絶縁スペーサ
３６の形成された結果物上にｎ+ 型の不純物イオンを注
入して前記ソース領域２５の上部表面にｎ+ 型のプラグ
層３８を形成する。このｎ+ 型プラグ層は後に続く工程
で形成されるストレージノードとソース領域２５間のコ
ンタクト抵抗を減少させるために提供される。次に、前
記ｎ+ 型プラグ層３８の形成された結果物上に導電物
質、例えば不純物のドープされたポリシリコンを沈積し
て第１導電層４０を形成する。
電層４０を形成する段階を示している。前記平坦化層３
０の形成された結果物上に絶縁物質、例えば高温酸化物
及び窒化物を順に沈積して第１絶縁層３２及び第２絶縁
層３４を形成する。このとき、前記第２絶縁層３４上
に、例えば高温酸化物からなる第３絶縁層を更に形成す
ることもできる。次いで、写真蝕刻工程で前記トランジ
スタのソース領域２５上に積層された第２絶縁層３４、
第１絶縁層３２、ゲートライン２８及びゲート絶縁膜２
６を蝕刻してソース領域２５を露出させるコンタクトホ
ール（図示せず）を形成する。次に、前記コンタクトホ
ールの形成された結果物上に絶縁物質、例えば高温酸化
物を沈積しこれをエッチバックして前記コンタクトホー
ルの側面部に絶縁スペーサ３６を形成する。この絶縁ス
ペーサ３６はゲートライン２８と後に続く工程で形成さ
れるキャパシターのストレージノードとの電気的な短絡
を防止するために提供される。次に、前記絶縁スペーサ
３６の形成された結果物上にｎ+ 型の不純物イオンを注
入して前記ソース領域２５の上部表面にｎ+ 型のプラグ
層３８を形成する。このｎ+ 型プラグ層は後に続く工程
で形成されるストレージノードとソース領域２５間のコ
ンタクト抵抗を減少させるために提供される。次に、前
記ｎ+ 型プラグ層３８の形成された結果物上に導電物
質、例えば不純物のドープされたポリシリコンを沈積し
て第１導電層４０を形成する。
【００４５】図９Ａ〜Ｂは物質パターン４２及び第２導
電層４４を形成する段階を示し、図９Ａは図９Ｂに示さ
れる物質パターン４２を上から見た平面図である。前記
第１導電層４０の形成された結果物上に、任意の異方性
蝕刻工程に対し前記第１導電層４０を構成する物質とは
異なる蝕刻率を有する物質、例えば高温酸化物を沈積し
て物質層（図示せず）を形成した後、写真蝕刻工程で前
記物質層をパターニングして物質パターン４２を形成す
る。次いで、前記物質パターン４２の形成された結果物
上に、任意の異方性蝕刻工程に対し前記物質パターン４
２を構成する物質とは異なる蝕刻率を有し前記第１導電
層４０を構成する物質とは同程度の蝕刻率を有する導電
物質、例えば不純物のドープされたポリシリコンを沈積
して第２導電層４４を形成する。
電層４４を形成する段階を示し、図９Ａは図９Ｂに示さ
れる物質パターン４２を上から見た平面図である。前記
第１導電層４０の形成された結果物上に、任意の異方性
蝕刻工程に対し前記第１導電層４０を構成する物質とは
異なる蝕刻率を有する物質、例えば高温酸化物を沈積し
て物質層（図示せず）を形成した後、写真蝕刻工程で前
記物質層をパターニングして物質パターン４２を形成す
る。次いで、前記物質パターン４２の形成された結果物
上に、任意の異方性蝕刻工程に対し前記物質パターン４
２を構成する物質とは異なる蝕刻率を有し前記第１導電
層４０を構成する物質とは同程度の蝕刻率を有する導電
物質、例えば不純物のドープされたポリシリコンを沈積
して第２導電層４４を形成する。
【００４６】図１０及び図１１はキャパシターのストレ
ージノード４６を形成する段階を示している。前記物質
パターン４２を蝕刻マスクとして利用して前記第１及び
第２導電層４０、４４をエッチバックすることによっ
て、トランジスタのソース領域２５に接続される二重円
筒形のストレージノード４６を形成する。次に、前記物
質パターン４２を取り除く。
ージノード４６を形成する段階を示している。前記物質
パターン４２を蝕刻マスクとして利用して前記第１及び
第２導電層４０、４４をエッチバックすることによっ
て、トランジスタのソース領域２５に接続される二重円
筒形のストレージノード４６を形成する。次に、前記物
質パターン４２を取り除く。
【００４７】（第２実施例）図１２〜図１８は本発明の
第２実施例による半導体装置の製造方法を説明するため
の図面である。
第２実施例による半導体装置の製造方法を説明するため
の図面である。
【００４８】図１２はｎ+ 型のエピタキシャル半導体層
５２ａと第１及び第２物質層５４、５６とを形成する段
階を示している。ｐ- 型の半導体基板５０上に、この基
板をシードとして利用してｎ+ 型エピタキシャル半導体
層５２ａを成長させる。このｎ+ 型エピタキシャル半導
体層５２ａはイオン注入工程により形成することもでき
る。次いで、前記ｎ+ 型エピタキシャル半導体層５２ａ
の形成された結果物上に、例えば酸化物及び窒化物を順
に沈積して第１物質層５４及び第２物質層５６を形成す
る。このとき、前記第２物質層５６はトランジスタを形
成するのに十分なだけの高さに形成しておく。
５２ａと第１及び第２物質層５４、５６とを形成する段
階を示している。ｐ- 型の半導体基板５０上に、この基
板をシードとして利用してｎ+ 型エピタキシャル半導体
層５２ａを成長させる。このｎ+ 型エピタキシャル半導
体層５２ａはイオン注入工程により形成することもでき
る。次いで、前記ｎ+ 型エピタキシャル半導体層５２ａ
の形成された結果物上に、例えば酸化物及び窒化物を順
に沈積して第１物質層５４及び第２物質層５６を形成す
る。このとき、前記第２物質層５６はトランジスタを形
成するのに十分なだけの高さに形成しておく。
【００４９】図１３Ａ〜Ｂはビットライン５２及びトレ
ンチ分離領域６０を形成する段階を示し、図１３Ｂは図
１３ＡのＡＡ′線に沿う断面図である。写真蝕刻工程に
より分離領域の形成される部分の前記第１及び第２物質
層５４，５６を蝕刻してから、残された第１及び第２物
質層５４，５６をマスクとして利用して前記ｎ+ 型エピ
タキシャル半導体層５２ａを蝕刻し、続けて前記基板５
０を所定の深さに蝕刻してトレンチ（図示せず）を形成
する。このとき、前記蝕刻工程によりｎ+ 型エピタキシ
ャル半導体層５２ａがパターニングされて埋没ビットラ
イン５２が形成され、また、分離領域として利用される
前記トレンチが同時に形成される。従って、活性領域と
埋没ビットライン５２とは同一に形成され、前記ビット
ライン方向（図１３ＡのＢＢ′方向）の活性領域は分離
領域を介することなく連続的に伸長している。
ンチ分離領域６０を形成する段階を示し、図１３Ｂは図
１３ＡのＡＡ′線に沿う断面図である。写真蝕刻工程に
より分離領域の形成される部分の前記第１及び第２物質
層５４，５６を蝕刻してから、残された第１及び第２物
質層５４，５６をマスクとして利用して前記ｎ+ 型エピ
タキシャル半導体層５２ａを蝕刻し、続けて前記基板５
０を所定の深さに蝕刻してトレンチ（図示せず）を形成
する。このとき、前記蝕刻工程によりｎ+ 型エピタキシ
ャル半導体層５２ａがパターニングされて埋没ビットラ
イン５２が形成され、また、分離領域として利用される
前記トレンチが同時に形成される。従って、活性領域と
埋没ビットライン５２とは同一に形成され、前記ビット
ライン方向（図１３ＡのＢＢ′方向）の活性領域は分離
領域を介することなく連続的に伸長している。
【００５０】次いで、素子間の電気的な絶縁を強化させ
るために前記ビットライン５２及びトレンチの形成され
た結果物上にｐ+ 型の不純物イオン５７を注入すること
によって、前記トレンチの底部領域にｐ+ 不純物層５８
を形成する。次に、前記基板５０の全面に絶縁物質、例
えば酸化物を沈積しこれをエッチバックして前記トレン
チの内部を絶縁物質で埋め立てることによってトレンチ
分離領域６０を形成する。このとき、上記のように第２
物質層５６は十分に高いので、前記トレンチ分離領域６
０を埋め立てる絶縁物質層も相当に高くなる。
るために前記ビットライン５２及びトレンチの形成され
た結果物上にｐ+ 型の不純物イオン５７を注入すること
によって、前記トレンチの底部領域にｐ+ 不純物層５８
を形成する。次に、前記基板５０の全面に絶縁物質、例
えば酸化物を沈積しこれをエッチバックして前記トレン
チの内部を絶縁物質で埋め立てることによってトレンチ
分離領域６０を形成する。このとき、上記のように第２
物質層５６は十分に高いので、前記トレンチ分離領域６
０を埋め立てる絶縁物質層も相当に高くなる。
【００５１】図１４はトランジスタのドレイン６２、チ
ャネル６４及びソース領域６６を形成する段階を示して
いる。前記第１及び第２物質層５４，５６を除去した
後、トレンチ分離領域６０を除いた半導体基板上に、こ
の基板をシードとして利用してｎ- 型の第１エピタキシ
ャル半導体層６２を成長させる。続けて、このｎ- 型の
第１エピタキシャル半導体層６２上にｐ- 型の第２エピ
タキシャル半導体層６４及びｎ- 型の第３エピタキシャ
ル半導体層６６を連続して成長させることによってシリ
コンピラーを形成する。前記ｎ- 型の第１エピタキシャ
ル半導体層６２はｎＭＯＳトランジスタのドレイン領域
として利用され、ｐ- 型の第２エピタキシャル半導体層
６４及びｎ- 型の第３エピタキシャル半導体層６６はそ
れぞれｎＭＯＳトランジスタのチャネル及びソース領域
として利用される。ここで、ドレイン領域として利用さ
れる前記ｎ- 型の第１エピタキシャル半導体層６２は、
ビットライン５２として用いられるｎ+ 型のエピタキシ
ャル半導体層と接続されている。
ャネル６４及びソース領域６６を形成する段階を示して
いる。前記第１及び第２物質層５４，５６を除去した
後、トレンチ分離領域６０を除いた半導体基板上に、こ
の基板をシードとして利用してｎ- 型の第１エピタキシ
ャル半導体層６２を成長させる。続けて、このｎ- 型の
第１エピタキシャル半導体層６２上にｐ- 型の第２エピ
タキシャル半導体層６４及びｎ- 型の第３エピタキシャ
ル半導体層６６を連続して成長させることによってシリ
コンピラーを形成する。前記ｎ- 型の第１エピタキシャ
ル半導体層６２はｎＭＯＳトランジスタのドレイン領域
として利用され、ｐ- 型の第２エピタキシャル半導体層
６４及びｎ- 型の第３エピタキシャル半導体層６６はそ
れぞれｎＭＯＳトランジスタのチャネル及びソース領域
として利用される。ここで、ドレイン領域として利用さ
れる前記ｎ- 型の第１エピタキシャル半導体層６２は、
ビットライン５２として用いられるｎ+ 型のエピタキシ
ャル半導体層と接続されている。
【００５２】また、前記トレンチ分離領域６０を除く基
板をシードとして利用してｎＭＯＳトランジスタのチャ
ネル領域として利用されるｐ- 型のエピタキシャル半導
体層を前記トレンチ分離領域６０の上部まで成長させた
後、ｎ- 型の不純物イオンを高エネルギー及び低エネル
ギーでそれぞれ２回ずつ注入して前記ｐ- 型のエピタキ
シャル半導体層の下部と上部にそれぞれドレイン６２及
びソース領域６６を形成することもできる。
板をシードとして利用してｎＭＯＳトランジスタのチャ
ネル領域として利用されるｐ- 型のエピタキシャル半導
体層を前記トレンチ分離領域６０の上部まで成長させた
後、ｎ- 型の不純物イオンを高エネルギー及び低エネル
ギーでそれぞれ２回ずつ注入して前記ｐ- 型のエピタキ
シャル半導体層の下部と上部にそれぞれドレイン６２及
びソース領域６６を形成することもできる。
【００５３】図１５はゲート絶縁膜６８を形成する段階
を示している。トランジスタのドレイン６２、チャネル
６４及びソース６６として利用されるシリコンピラーを
露出させるために、前記トレンチ分離領域６０の内部の
絶縁物質層を前記ドレイン領域６２まで蝕刻する。次い
で、前記結果物上に熱酸化工程を施して前記シリコンピ
ラーの表面上にゲート絶縁膜６８を形成する。
を示している。トランジスタのドレイン６２、チャネル
６４及びソース６６として利用されるシリコンピラーを
露出させるために、前記トレンチ分離領域６０の内部の
絶縁物質層を前記ドレイン領域６２まで蝕刻する。次い
で、前記結果物上に熱酸化工程を施して前記シリコンピ
ラーの表面上にゲート絶縁膜６８を形成する。
【００５４】図１６Ａ〜Ｂはゲートライン７０を形成す
る段階を示し、図１６Ａは図１６Ｂに示された平面図の
ＡＡ′線に沿う断面図であり、図１６Ｂに示された断面
図は前記平面図のＢＢ′線に沿う断面図である。前記ゲ
ート絶縁膜６８の形成された結果物上に導電物質、例え
ば不純物のドープされたポリシリコンを沈積した後、写
真蝕刻工程で前記導電層、ゲート絶縁膜６８及びシリコ
ンピラーを蝕刻することによって前記シリコンピラーを
取り囲むゲートライン７０を形成する。このとき、ビッ
トライン方向（ＢＢ′方向）に各トランジスタを絶縁さ
せるために、前記ゲートライン７０を形成するための蝕
刻工程時においてシリコンピラーのドレイン領域６２ま
で蝕刻する。
る段階を示し、図１６Ａは図１６Ｂに示された平面図の
ＡＡ′線に沿う断面図であり、図１６Ｂに示された断面
図は前記平面図のＢＢ′線に沿う断面図である。前記ゲ
ート絶縁膜６８の形成された結果物上に導電物質、例え
ば不純物のドープされたポリシリコンを沈積した後、写
真蝕刻工程で前記導電層、ゲート絶縁膜６８及びシリコ
ンピラーを蝕刻することによって前記シリコンピラーを
取り囲むゲートライン７０を形成する。このとき、ビッ
トライン方向（ＢＢ′方向）に各トランジスタを絶縁さ
せるために、前記ゲートライン７０を形成するための蝕
刻工程時においてシリコンピラーのドレイン領域６２ま
で蝕刻する。
【００５５】図１７は平坦化層７２を形成する段階を示
している。前記ゲートライン７０の形成された結果物上
に絶縁物質を沈積してから、ゲートライン７０の上部表
面が露出されるまで前記絶縁物質層をエッチバックする
ことによって、前記シリコンピラーによる段差を調節す
るための平坦化層７２を形成する。このとき、前記平坦
化層７２は前記ゲートライン形成のための蝕刻工程時に
形成されたホールを完全に埋め立てる。
している。前記ゲートライン７０の形成された結果物上
に絶縁物質を沈積してから、ゲートライン７０の上部表
面が露出されるまで前記絶縁物質層をエッチバックする
ことによって、前記シリコンピラーによる段差を調節す
るための平坦化層７２を形成する。このとき、前記平坦
化層７２は前記ゲートライン形成のための蝕刻工程時に
形成されたホールを完全に埋め立てる。
【００５６】図１８はコンタクトホール及び第１導電層
８２を形成する段階を示している。前記平坦化層７２の
形成された結果物上に絶縁物質、例えば高温酸化物及び
窒化物を順に沈積して第１絶縁層７４及び第２絶縁層７
６を形成する。次いで、写真蝕刻工程で前記トランジス
タのソース領域６６上に積層された第２絶縁層７６、第
１絶縁層７４、ゲートライン７０及びゲート絶縁膜６８
を蝕刻してソース領域６６を露出させるコンタクトホー
ル（図示せず）を形成する。次に、前記コンタクトホー
ルの形成された結果物上に絶縁物質、例えば高温酸化物
を沈積しこれをエッチバックして前記コンタクトホール
の側面部に絶縁スペーサ７８を形成する。次いで、前記
絶縁スペーサ７８の形成された結果物上にｎ+ 型の不純
物イオンを注入して前記ソース領域６６の上部表面にｎ
+ 型のフラグ層８０を形成する。次に、前記ｎ+ 型のフ
ラグ層８０の形成された結果物上に導電物質、例えば不
純物のドープされたポリシリコンを沈積して第１導電層
８２を形成する。次いで、図示していないが、前記第１
実施例で説明した方法を参照してキャパシターのストレ
ージノード製造工程を実施する。
８２を形成する段階を示している。前記平坦化層７２の
形成された結果物上に絶縁物質、例えば高温酸化物及び
窒化物を順に沈積して第１絶縁層７４及び第２絶縁層７
６を形成する。次いで、写真蝕刻工程で前記トランジス
タのソース領域６６上に積層された第２絶縁層７６、第
１絶縁層７４、ゲートライン７０及びゲート絶縁膜６８
を蝕刻してソース領域６６を露出させるコンタクトホー
ル（図示せず）を形成する。次に、前記コンタクトホー
ルの形成された結果物上に絶縁物質、例えば高温酸化物
を沈積しこれをエッチバックして前記コンタクトホール
の側面部に絶縁スペーサ７８を形成する。次いで、前記
絶縁スペーサ７８の形成された結果物上にｎ+ 型の不純
物イオンを注入して前記ソース領域６６の上部表面にｎ
+ 型のフラグ層８０を形成する。次に、前記ｎ+ 型のフ
ラグ層８０の形成された結果物上に導電物質、例えば不
純物のドープされたポリシリコンを沈積して第１導電層
８２を形成する。次いで、図示していないが、前記第１
実施例で説明した方法を参照してキャパシターのストレ
ージノード製造工程を実施する。
【００５７】上記した本発明の第２実施例によれば、高
濃度でドープされたエピタキシャル半導体層を活性領域
及びビットラインとして同時に利用し、１回の写真蝕刻
工程のみでトレンチ分離領域及びシリコンピラーを形成
できるので、２回の写真蝕刻工程を省くことができる
（前述した第１実施例によれば、トレンチ分離領域を形
成した後にビットライン及びシリコンピラーを形成する
ための絶縁膜柱を形成する写真蝕刻工程が必要であ
る）。
濃度でドープされたエピタキシャル半導体層を活性領域
及びビットラインとして同時に利用し、１回の写真蝕刻
工程のみでトレンチ分離領域及びシリコンピラーを形成
できるので、２回の写真蝕刻工程を省くことができる
（前述した第１実施例によれば、トレンチ分離領域を形
成した後にビットライン及びシリコンピラーを形成する
ための絶縁膜柱を形成する写真蝕刻工程が必要であ
る）。
【００５８】（第３実施例）図１９〜図２８は本発明の
第３実施例による半導体装置の製造方法を説明するため
の図面である。
第３実施例による半導体装置の製造方法を説明するため
の図面である。
【００５９】図１９はｎ+ 型の埋没不純物層１０２を形
成する段階を示している。ｐ- 型の半導体基板１００の
全面にｎ+ 型の第１不純物イオン１０１を高エネルギー
で注入して前記基板１００の所定の深さにｎ+ 型の埋没
不純物層１０２を形成する。また、もちろん前記ｎ+ 型
の埋没不純物層１０２をエピタキシャル工程により形成
することも可能であり、この場合には基板１００上に埋
没不純物層１０２が形成される。
成する段階を示している。ｐ- 型の半導体基板１００の
全面にｎ+ 型の第１不純物イオン１０１を高エネルギー
で注入して前記基板１００の所定の深さにｎ+ 型の埋没
不純物層１０２を形成する。また、もちろん前記ｎ+ 型
の埋没不純物層１０２をエピタキシャル工程により形成
することも可能であり、この場合には基板１００上に埋
没不純物層１０２が形成される。
【００６０】図２０はｎ+ 型の表面不純物層１０４を形
成する段階を示している。前記ｎ+型の埋没不純物層１
０２の形成された基板１００の全面にｎ+ 型の第２不純
物イオン１０３を注入して、前記基板１００の表面にｎ
+ 型の表面不純物層１０４を形成する。前記ｎ+ 型の表
面不純物層１０４はｎＭＯＳトランジスタのソース領域
として用いられ、ｎ+ 型の埋没不純物１０２はドレイン
領域として利用され、それらの間のｐ- 型基板１００は
チャネル領域として利用される。
成する段階を示している。前記ｎ+型の埋没不純物層１
０２の形成された基板１００の全面にｎ+ 型の第２不純
物イオン１０３を注入して、前記基板１００の表面にｎ
+ 型の表面不純物層１０４を形成する。前記ｎ+ 型の表
面不純物層１０４はｎＭＯＳトランジスタのソース領域
として用いられ、ｎ+ 型の埋没不純物１０２はドレイン
領域として利用され、それらの間のｐ- 型基板１００は
チャネル領域として利用される。
【００６１】ここで、図１９と関連して前記ｎ+ 型の埋
没不純物１０２をエピタキシャル工程で形成する場合に
は、ｎ+ 型の埋没不純物１０２上にｐ- 型のエピタキシ
ャル半導体層を成長させ、更にその上にｎ+ 型の表面不
純物層１０４を形成する。また、ｎ+ 型の表面不純物層
１０４は前記基板１００上にｎ+ 型不純物でドープされ
たポリシリコンを沈積して形成することもできる。
没不純物１０２をエピタキシャル工程で形成する場合に
は、ｎ+ 型の埋没不純物１０２上にｐ- 型のエピタキシ
ャル半導体層を成長させ、更にその上にｎ+ 型の表面不
純物層１０４を形成する。また、ｎ+ 型の表面不純物層
１０４は前記基板１００上にｎ+ 型不純物でドープされ
たポリシリコンを沈積して形成することもできる。
【００６２】図２１Ａ〜Ｂはトレンチ分離領域１１６を
形成する段階を示している。トランジスタのドレイン１
０２、チャネル１００及びソース領域１０４の形成され
た結果物上に、トレンチ分離領域を形成するためのマス
ク層として第１酸化膜１０６、ポリシリコン膜１０８、
第２酸化膜１１０及び窒化膜１１２を順に形成する。次
いで、写真蝕刻工程で前記マスク層を蝕刻した後、残さ
れた前記マスク層を蝕刻マスクとして利用して前記基板
１００をドレイン領域１０２よりも深く蝕刻することに
よって第１トレンチ（図示せず）を形成する。次に、素
子間の電気的な絶縁を強化させるために、前記第１トレ
ンチの形成された結果物上にｐ+ 型の不純物イオン１１
３を注入することによって、前記第１トレンチの底部領
域の下にｐ+ 不純物層１１４を形成する。次いで、前記
結果物の全面に絶縁物質、例えば酸化物を沈積しこれを
エッチバックして前記第１トレンチの内部を絶縁物質で
埋め立てることによってトレンチ分離領域１１６を形成
する。このとき、前記絶縁物質層は第１酸化膜１０６ま
でエッチバックする。
形成する段階を示している。トランジスタのドレイン１
０２、チャネル１００及びソース領域１０４の形成され
た結果物上に、トレンチ分離領域を形成するためのマス
ク層として第１酸化膜１０６、ポリシリコン膜１０８、
第２酸化膜１１０及び窒化膜１１２を順に形成する。次
いで、写真蝕刻工程で前記マスク層を蝕刻した後、残さ
れた前記マスク層を蝕刻マスクとして利用して前記基板
１００をドレイン領域１０２よりも深く蝕刻することに
よって第１トレンチ（図示せず）を形成する。次に、素
子間の電気的な絶縁を強化させるために、前記第１トレ
ンチの形成された結果物上にｐ+ 型の不純物イオン１１
３を注入することによって、前記第１トレンチの底部領
域の下にｐ+ 不純物層１１４を形成する。次いで、前記
結果物の全面に絶縁物質、例えば酸化物を沈積しこれを
エッチバックして前記第１トレンチの内部を絶縁物質で
埋め立てることによってトレンチ分離領域１１６を形成
する。このとき、前記絶縁物質層は第１酸化膜１０６ま
でエッチバックする。
【００６３】図２２及び図２３Ａ〜Ｂは埋没ビットライ
ン１２２を形成する段階を示し、図２３Ａと２３Ｂはそ
れぞれ図２２のＡＡ′線及びＢＢ′線に沿う断面図であ
る。写真蝕刻工程で前記トレンチ分離領域１１６により
限定された活性領域の所定部分をドレイン領域１０２ま
で蝕刻することによって、埋没ビットラインを形成する
ための第２トレンチ（図示せず）を形成する。このと
き、前記第２トレンチの蝕刻工程時、埋没ビットライン
に屈曲が生じることを防止するためにトレンチ分離領域
１１６を埋め立てている酸化物とシリコンとの蝕刻選択
比は１：１に維持しておく。
ン１２２を形成する段階を示し、図２３Ａと２３Ｂはそ
れぞれ図２２のＡＡ′線及びＢＢ′線に沿う断面図であ
る。写真蝕刻工程で前記トレンチ分離領域１１６により
限定された活性領域の所定部分をドレイン領域１０２ま
で蝕刻することによって、埋没ビットラインを形成する
ための第２トレンチ（図示せず）を形成する。このと
き、前記第２トレンチの蝕刻工程時、埋没ビットライン
に屈曲が生じることを防止するためにトレンチ分離領域
１１６を埋め立てている酸化物とシリコンとの蝕刻選択
比は１：１に維持しておく。
【００６４】次に、前記第２トレンチの形成された結果
物全面にｎ+ 型の不純物イオン１２１を注入して第２ト
レンチの底部領域にｎ+ 型の不純物層（図示せず）を形
成する。次いで、前記第２トレンチの形成された結果物
上に導電物質、例えば不純物のドープされたポリシリコ
ンを沈積しこれをエッチバックしてビットライン１２２
を形成する。次に、前記ビットライン１２２の形成され
た結果物上に酸化物を沈積しこれをエッチバックして前
記ビットライン１２２上に第１絶縁膜１２４を形成し、
更にこの第１絶縁膜１２４上に窒化物を沈積しこれをエ
ッチバックして前記第１絶縁膜１２４上に第２絶縁膜１
２６を形成する。この時、前記マスク層として利用され
た窒化膜１１２が取り除かれる。次いで、前記結果物上
に酸化物を更に沈積しこれをエッチバックして第３絶縁
膜１２８を形成する。この時、前記マスク層として用い
られた第２酸化膜１１０が取り除かれる。ここで、窒化
膜からなる前記第２絶縁膜１２６の位置（厚さ）によっ
て、後に続くシリコンピラー形成工程時にビットライン
１２２と第１絶縁膜１２４の厚さが決定され、また、同
前記第２絶縁膜１２６によってシリコンピラー間の段差
が低められ、後に続くゲートライン蝕刻工程時にゲート
ストリンガー(gate stringer) の発生が防止される。
物全面にｎ+ 型の不純物イオン１２１を注入して第２ト
レンチの底部領域にｎ+ 型の不純物層（図示せず）を形
成する。次いで、前記第２トレンチの形成された結果物
上に導電物質、例えば不純物のドープされたポリシリコ
ンを沈積しこれをエッチバックしてビットライン１２２
を形成する。次に、前記ビットライン１２２の形成され
た結果物上に酸化物を沈積しこれをエッチバックして前
記ビットライン１２２上に第１絶縁膜１２４を形成し、
更にこの第１絶縁膜１２４上に窒化物を沈積しこれをエ
ッチバックして前記第１絶縁膜１２４上に第２絶縁膜１
２６を形成する。この時、前記マスク層として利用され
た窒化膜１１２が取り除かれる。次いで、前記結果物上
に酸化物を更に沈積しこれをエッチバックして第３絶縁
膜１２８を形成する。この時、前記マスク層として用い
られた第２酸化膜１１０が取り除かれる。ここで、窒化
膜からなる前記第２絶縁膜１２６の位置（厚さ）によっ
て、後に続くシリコンピラー形成工程時にビットライン
１２２と第１絶縁膜１２４の厚さが決定され、また、同
前記第２絶縁膜１２６によってシリコンピラー間の段差
が低められ、後に続くゲートライン蝕刻工程時にゲート
ストリンガー(gate stringer) の発生が防止される。
【００６５】図２４Ａ〜Ｂはシリコンピラーを形成する
段階を示し、図２４Ａと図２４Ｂはそれぞれ図２２のＡ
Ａ′線及びＢＢ′線に沿う断面図である。前記トレンチ
分離領域１１６内の絶縁物質層をドレイン領域１０２ま
で蝕刻して、ドレイン１０２、チャネル１００及びソー
ス領域１０４からなるシリコンピラーを形成する。この
とき、前記蝕刻工程時に第２絶縁膜１２８は共に蝕刻さ
れ、また、トレンチ分離領域を形成するためのマスク層
として用いられるポリシリコン膜１０８はシリコンピラ
ーの形成される基板領域が蝕刻されることを防止する。
次いで、前記ポリシリコン膜１０８及び第１酸化膜１０
６を湿式蝕刻工程で全部除去する。
段階を示し、図２４Ａと図２４Ｂはそれぞれ図２２のＡ
Ａ′線及びＢＢ′線に沿う断面図である。前記トレンチ
分離領域１１６内の絶縁物質層をドレイン領域１０２ま
で蝕刻して、ドレイン１０２、チャネル１００及びソー
ス領域１０４からなるシリコンピラーを形成する。この
とき、前記蝕刻工程時に第２絶縁膜１２８は共に蝕刻さ
れ、また、トレンチ分離領域を形成するためのマスク層
として用いられるポリシリコン膜１０８はシリコンピラ
ーの形成される基板領域が蝕刻されることを防止する。
次いで、前記ポリシリコン膜１０８及び第１酸化膜１０
６を湿式蝕刻工程で全部除去する。
【００６６】図２５Ａ〜Ｂはゲート絶縁膜１３０及びゲ
ートライン１３２を形成する段階を示している。前記シ
リコンピラーの形成された結果物上に熱酸化工程を施し
てシリコンピラーの表面上にゲート絶縁膜１３０を形成
する。次いで、前記ゲート絶縁膜１３０の形成された結
果物上に導電物質、例えば不純物のドープされたポリシ
リコンを沈積した後、写真蝕刻工程で前記導電層を蝕刻
することによって前記シリコンピラーを取り囲むゲート
ライン１３２を形成する。
ートライン１３２を形成する段階を示している。前記シ
リコンピラーの形成された結果物上に熱酸化工程を施し
てシリコンピラーの表面上にゲート絶縁膜１３０を形成
する。次いで、前記ゲート絶縁膜１３０の形成された結
果物上に導電物質、例えば不純物のドープされたポリシ
リコンを沈積した後、写真蝕刻工程で前記導電層を蝕刻
することによって前記シリコンピラーを取り囲むゲート
ライン１３２を形成する。
【００６７】図２６は前記ゲートライン１３２の形成さ
れた結果物を示す斜視図である。
れた結果物を示す斜視図である。
【００６８】図２７は平坦化層１３４を形成する段階を
示している。前記ゲートライン１３２の形成された結果
物上に絶縁物質を沈積した後、ゲートライン１３２の上
部表面が露出されるまで前記絶縁物質層をエッチバック
することによって、前記シリコンピラーによる段差を調
節するための平坦化層１３４を形成する。
示している。前記ゲートライン１３２の形成された結果
物上に絶縁物質を沈積した後、ゲートライン１３２の上
部表面が露出されるまで前記絶縁物質層をエッチバック
することによって、前記シリコンピラーによる段差を調
節するための平坦化層１３４を形成する。
【００６９】図２８はコンタクトホール及び第１導電層
１４４を形成する段階を示している。前記平坦化層１３
４の形成された結果物上に絶縁物質、例えば高温酸化物
及び窒化物を順に沈積して第１絶縁層１３６及び第２絶
縁層１３８を形成する。次いで、写真蝕刻工程で前記ト
ランジスタのソース領域１０４上に積層された第２絶縁
層１３８、第１絶縁層１３６、ゲートライン１３２及び
ゲート絶縁膜１３０を蝕刻してソース領域１０４を露出
させるコンタクトホール（図示せず）を形成する。次
に、前記コンタクトホールの形成された結果物上に絶縁
物質、例えば高温酸化物を沈積しこれをエッチバックし
て前記コンタクトホールの側面部に絶縁スペーサ１４０
を形成する。それから、前記絶縁スペーサ１４０の形成
された結果物上にｎ+ 型の不純物イオンを注入して前記
ソース領域１０４の上部表面にｎ+型のフラグ層１４２
を形成する。次に、前記ｎ+ 型のフラグ層１４２の形成
された結果物上に導電物質、例えば不純物のドープされ
たポリシリコンを沈積して第１導電層１４４を形成す
る。次いで、図示していないが、前記第１実施例で説明
した方法を参照してキャパシターのストレージノード製
造工程を実施する。
１４４を形成する段階を示している。前記平坦化層１３
４の形成された結果物上に絶縁物質、例えば高温酸化物
及び窒化物を順に沈積して第１絶縁層１３６及び第２絶
縁層１３８を形成する。次いで、写真蝕刻工程で前記ト
ランジスタのソース領域１０４上に積層された第２絶縁
層１３８、第１絶縁層１３６、ゲートライン１３２及び
ゲート絶縁膜１３０を蝕刻してソース領域１０４を露出
させるコンタクトホール（図示せず）を形成する。次
に、前記コンタクトホールの形成された結果物上に絶縁
物質、例えば高温酸化物を沈積しこれをエッチバックし
て前記コンタクトホールの側面部に絶縁スペーサ１４０
を形成する。それから、前記絶縁スペーサ１４０の形成
された結果物上にｎ+ 型の不純物イオンを注入して前記
ソース領域１０４の上部表面にｎ+型のフラグ層１４２
を形成する。次に、前記ｎ+ 型のフラグ層１４２の形成
された結果物上に導電物質、例えば不純物のドープされ
たポリシリコンを沈積して第１導電層１４４を形成す
る。次いで、図示していないが、前記第１実施例で説明
した方法を参照してキャパシターのストレージノード製
造工程を実施する。
【００７０】上記した本発明の第３実施例によれば、選
択的にエピタキシャル半導体層を成長させなくても埋没
ビットライン及びシリコンピラーを形成することができ
る。また、キャパシターのストレージノードとトランジ
スタのソース領域とのコンタクトホール面積が前記シリ
コンピラーの中心部に位置する埋没ビットライン領域に
よって減少する。
択的にエピタキシャル半導体層を成長させなくても埋没
ビットライン及びシリコンピラーを形成することができ
る。また、キャパシターのストレージノードとトランジ
スタのソース領域とのコンタクトホール面積が前記シリ
コンピラーの中心部に位置する埋没ビットライン領域に
よって減少する。
【００７１】なお、本発明は上記した実施例に限定され
るものではなく、本発明の思想を逸脱しない範囲内にお
いて種々の改変をなし得ることはもちろんである。
るものではなく、本発明の思想を逸脱しない範囲内にお
いて種々の改変をなし得ることはもちろんである。
【００７２】
【発明の効果】請求項１の発明によれば、埋没ビットラ
イン構造とシリコンピラーを取り囲む垂直ゲート構造と
が提供されるので、有効活性領域の面積を最大限活用す
ることができる。また、スタックキャパシターが形成さ
れるので、メモリセル間にすぐれた分離特性が得られ
る。さらに、ゲートライン上にコンタクトホールを有す
る絶縁層を形成し、この絶縁層上にキャパシターのスト
レージノードを形成したので、電極間のショート発生の
可能性が少なくなる。
イン構造とシリコンピラーを取り囲む垂直ゲート構造と
が提供されるので、有効活性領域の面積を最大限活用す
ることができる。また、スタックキャパシターが形成さ
れるので、メモリセル間にすぐれた分離特性が得られ
る。さらに、ゲートライン上にコンタクトホールを有す
る絶縁層を形成し、この絶縁層上にキャパシターのスト
レージノードを形成したので、電極間のショート発生の
可能性が少なくなる。
【００７３】請求項２の発明によれば、エピタキシャル
半導体層で形成されたビットラインを活性領域として用
いることができる。
半導体層で形成されたビットラインを活性領域として用
いることができる。
【００７４】請求項３の発明によれば、ビットラインと
トレンチ分離領域を同時に形成して写真蝕刻工程の回数
を減らすことができる。
トレンチ分離領域を同時に形成して写真蝕刻工程の回数
を減らすことができる。
【００７５】請求項４の発明によれば、活性領域上にの
み選択的にトランジスタのドレイン、チャネル及びソー
ス領域からなるシリコンピラーを形成することができ
る。
み選択的にトランジスタのドレイン、チャネル及びソー
ス領域からなるシリコンピラーを形成することができ
る。
【００７６】請求項５の発明によれば、請求項１の発明
の効果に加えて、キャパシターのストレージノードとト
ランジスタのソース領域とのコンタクトホール面積をシ
リコンピラーの中心部に位置する埋没ビットラインによ
り低減することができる。
の効果に加えて、キャパシターのストレージノードとト
ランジスタのソース領域とのコンタクトホール面積をシ
リコンピラーの中心部に位置する埋没ビットラインによ
り低減することができる。
【００７７】請求項６の発明によれば、簡略化された工
程で、ビットライン上にトランジスタ及びキャパシター
を形成し、シリコンピラーを取り囲む垂直ゲートライン
を形成することができる。
程で、ビットライン上にトランジスタ及びキャパシター
を形成し、シリコンピラーを取り囲む垂直ゲートライン
を形成することができる。
【００７８】請求項７の発明によれば、ビットラインを
通常の蒸着方法で容易に形成することができる。
通常の蒸着方法で容易に形成することができる。
【００７９】請求項８の発明によれば、選択的エピタキ
シャル工程により活性領域上にのみシリコンピラーを形
成し、また、相異なる導電型のエピタキシャル半導体層
を連続的に順次成長させてトランジスタのドレイン、チ
ャネル及びソース領域を形成することができる。
シャル工程により活性領域上にのみシリコンピラーを形
成し、また、相異なる導電型のエピタキシャル半導体層
を連続的に順次成長させてトランジスタのドレイン、チ
ャネル及びソース領域を形成することができる。
【００８０】請求項９の発明によれば、１回のエピタキ
シャル工程と２回のイオン注入工程によりトランジスタ
のドレイン、チャネル及びソース領域を形成することが
できる。
シャル工程と２回のイオン注入工程によりトランジスタ
のドレイン、チャネル及びソース領域を形成することが
できる。
【００８１】請求項１０の発明によれば、容易に二重円
筒形のストレージノードを形成することができる。
筒形のストレージノードを形成することができる。
【００８２】請求項１１の発明によれば、請求項６の発
明の効果に加えて、活性領域とビットラインを同一のパ
ターンに形成し、１回の写真蝕刻工程のみでトレンチ分
離領域及びシリコンピラーを形成することができる。
明の効果に加えて、活性領域とビットラインを同一のパ
ターンに形成し、１回の写真蝕刻工程のみでトレンチ分
離領域及びシリコンピラーを形成することができる。
【００８３】請求項１２の発明によれば、エピタキシャ
ル半導体層により形成されたビットラインを活性領域と
して用いることができる。
ル半導体層により形成されたビットラインを活性領域と
して用いることができる。
【００８４】請求項１３の発明によれば、ビットライン
方向に各トランジスタを絶縁させることができる。
方向に各トランジスタを絶縁させることができる。
【００８５】請求項１４の発明によれば、請求項６の発
明の効果に加えて、簡略化された工程で、キャパシター
のストレージノードとトランジスタのソース領域とのコ
ンタクトホール面積をシリコンピラーの中心部に位置す
る埋没ビットラインにより低減することができる。
明の効果に加えて、簡略化された工程で、キャパシター
のストレージノードとトランジスタのソース領域とのコ
ンタクトホール面積をシリコンピラーの中心部に位置す
る埋没ビットラインにより低減することができる。
【００８６】請求項１５の発明によれば、エピタキシャ
ル工程を連続的に施してトランジスタのドレイン、チャ
ネル及びソースを形成することができる。
ル工程を連続的に施してトランジスタのドレイン、チャ
ネル及びソースを形成することができる。
【００８７】請求項１６の発明によれば、容易なイオン
注入工程により埋没不純物層及び表面不純物層を形成す
ることができる。
注入工程により埋没不純物層及び表面不純物層を形成す
ることができる。
【図１】 本発明の第１実施例による半導体装置の製造
工程を示す図
工程を示す図
【図２】 図１の製造工程に続く工程図
【図３】 図２の製造工程に続く工程図
【図４】 図３の製造工程に続く工程図
【図５】 図４の製造工程に続く工程図
【図６】 図５の製造工程に続く工程図
【図７】 図６の製造工程に続く工程図
【図８】 図７の製造工程に続く工程図
【図９】 図８の製造工程に続く工程図
【図１０】 図９の製造工程に続く工程図
【図１１】 図１０の製造工程に続く工程図
【図１２】 本発明の第２実施例による半導体装置の製
造工程を示す図
造工程を示す図
【図１３】 図１２の製造工程に続く工程図
【図１４】 図１３の製造工程に続く工程図
【図１５】 図１４の製造工程に続く工程図
【図１６】 図１５の製造工程に続く工程図
【図１７】 図１６の製造工程に続く工程図
【図１８】 図１７の製造工程に続く工程図
【図１９】 本発明の第３実施例による半導体装置の製
造工程を示す図
造工程を示す図
【図２０】 図１９の製造工程に続く工程図
【図２１】 図２０の製造工程に続く工程図
【図２２】 図２１の製造工程に続く工程図
【図２３】 同じく図２１の製造工程に続く工程図
【図２４】 図２１及び図２２の製造工程に続く工程図
【図２５】 図２４の製造工程に続く工程図
【図２６】 図２５の製造工程に続く工程図
【図２７】 図２６の製造工程に続く工程図
【図２８】 図２７の製造工程に続く工程図
１０，５０…半導体基板 １２，６０…トレンチ分離領域 １８，５２，１２２…ビットライン ２０…第１絶縁膜 ２２…第２絶縁膜 ２３，６２…第１エピタキシャル半導体層（ドレイン領
域） ２４，６４…第２エピタキシャル半導体層（チャネル領
域） ２５，６４…第３エピタキシャル半導体層（ソース領
域） ２６，６８，１３０…ゲート絶縁膜 ２８，７０，１３２…ゲートライン ３０，７２，１３４…平坦化層 ３２，７４，１３６…第１絶縁層 ３４，７６，１３８…第２絶縁層 ３６，７８，１４０…絶縁スペーサ ４０…第１導電層 ４２…物質パターン ４４…第２導電層 ４６…ストレージノード ５２ａ…エピタキシャル半導体層（導電層） ５４…第１物質層 ５６…第２物質層 １００…半導体基板（チャネル領域） １０２…埋没不純物層 １０４…表面不純物層 １１６…トレンチ分離領域（第１トレンチ分離領域） １２４…第１絶縁膜 １２６…第２絶縁膜 Ｉ…絶縁膜柱
域） ２４，６４…第２エピタキシャル半導体層（チャネル領
域） ２５，６４…第３エピタキシャル半導体層（ソース領
域） ２６，６８，１３０…ゲート絶縁膜 ２８，７０，１３２…ゲートライン ３０，７２，１３４…平坦化層 ３２，７４，１３６…第１絶縁層 ３４，７６，１３８…第２絶縁層 ３６，７８，１４０…絶縁スペーサ ４０…第１導電層 ４２…物質パターン ４４…第２導電層 ４６…ストレージノード ５２ａ…エピタキシャル半導体層（導電層） ５４…第１物質層 ５６…第２物質層 １００…半導体基板（チャネル領域） １０２…埋没不純物層 １０４…表面不純物層 １１６…トレンチ分離領域（第１トレンチ分離領域） １２４…第１絶縁膜 １２６…第２絶縁膜 Ｉ…絶縁膜柱
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 27/10 ３２５ Ｐ ３２５ Ｃ 29/78 ３０１ Ｘ
Claims (16)
- 【請求項１】 半導体基板と、 前記半導体基板に活性領域を限定するために形成された
トレンチ分離領域と、 前記トレンチ分離領域の形成された前記半導体基板上に
形成されたビットラインと、 前記ビットライン上に形成され、下から順にトランジス
タのドレイン、チャネル及びソース領域を形成してなる
シリコンピラーと、 前記シリコンピラーを取り囲んでその上に順に形成され
たゲート絶縁膜及びゲートラインと、 隣接する前記ゲートラインの間に形成された平坦化層
と、 前記ゲートライン上に形成され、前記トランジスタのソ
ース領域を露出させるコンタクトホールを有する絶縁層
と、 前記絶縁層上に形成され、前記コンタクトホールを通じ
て前記トランジスタのソース領域に接続されるキャパシ
ターのストレージノードとを具備することを特徴とする
半導体装置。 - 【請求項２】 前記ビットラインはエピタキシャル半導
体層からなることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記ビットラインは前記活性領域と同一
のパターンで形成されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項４】 前記シリコンピラーはエピタキシャル半
導体層からなることを特徴とする請求項１記載の半導体
装置。 - 【請求項５】 半導体基板と、 前記半導体基板に活性領域を限定するために形成された
第１トレンチ分離領域と、 前記第１トレンチ分離領域の間に形成され、前記半導体
基板の表面部分から下へ順にトランジスタのソース、チ
ャネル及びドレイン領域を形成してなるシリコンピラー
と、 前記シリコンピラーの上面から前記シリコンピラーのド
レイン領域まで形成された第２トレンチと、 前記第２トレンチの底部に形成されたビットラインと、 前記第２トレンチの内部を埋め立てる絶縁膜と、 前記シリコンピラーを取り囲んでその上に順に形成され
たゲート絶縁膜及びゲートラインと、 隣接する前記ゲートラインの間に形成された平坦化層
と、 前記ゲートライン上に形成され、前記トランジスタのソ
ース領域を露出させるコンタクトホールを有する絶縁層
と、 前記絶縁層上に形成され、前記コンタクトホールを通じ
て前記トランジスタのソース領域に接続されるキャパシ
ターのストレージノードとを具備することを特徴とする
半導体装置。 - 【請求項６】 第１導電型の半導体基板に活性領域を限
定するためのトレンチ分離領域を形成する段階と、 前記トレンチ分離領域の形成された前記半導体基板上に
ビットラインを形成する段階と、 前記トレンチ分離領域上に第１絶縁膜とこの第１絶縁膜
に積層された第２絶縁膜とからなる絶縁膜柱を形成する
段階と、 前記絶縁膜柱から露出された前記半導体基板上に、下か
ら順にトランジスタのドレイン、チャネル及びソース領
域を形成してなるシリコンピラーを形成する段階と、 前記第２絶縁膜を取り除く段階と、 前記シリコンピラーを取り囲むようにゲート絶縁膜及び
ゲートラインを順に形成する段階と、 前記ゲートラインの形成された結果物上に絶縁物質を沈
積し、これをエッチバックして平坦化層を形成する段階
と、 前記平坦化層の形成された結果物上に絶縁層を形成する
段階と、 前記絶縁層を部分的に蝕刻して前記シリコンピラーのソ
ース領域を露出させるコンタクトホールを形成する段階
と、 前記コンタクトホールの形成された結果物上に、前記コ
ンタクトホールを通じて前記ソース領域に接続されるキ
ャパシターのストレージノードを形成する段階とを具備
することを特徴とする半導体装置の製造方法。 - 【請求項７】 前記ビットラインは不純物のドープされ
たポリシリコン層からなることを特徴とする請求項６記
載の半導体装置の製造方法。 - 【請求項８】 前記シリコンピラーを形成する段階は、 前記絶縁膜柱から露出された前記半導体基板上に、トラ
ンジスタのドレイン領域として利用される第２導電型の
第１エピタキシャル半導体層を形成する段階と、 前記第１エピタキシャル半導体層上に、トランジスタの
チャネル領域として利用される第１導電型の第２エピタ
キシャル半導体層を形成する段階と、 前記第２エピタキシャル半導体層上に、トランジスタの
ソース領域として用いられる第２導電型の第３エピタキ
シャル半導体層を形成する段階とからなることを特徴と
する請求項６記載の半導体装置の製造方法。 - 【請求項９】 前記シリコンピラーを形成する段階は、 前記絶縁膜柱から露出された前記半導体基板上に第１導
電型のエピタキシャル半導体層を形成する段階と、 前記エピタキシャル半導体層の形成された結果物上に第
２導電型の第１不純物イオンを第１エネルギーで注入す
ることにより、前記エピタキシャル半導体層の下部にト
ランジスタのドレイン領域を形成する段階と、 前記ドレイン領域の形成された結果物上に第２導電型の
第２不純物イオンを前記第１エネルギーよりも低い第２
エネルギーで注入することにより、前記エピタキシャル
半導体層の上部にトランジスタのソース領域を形成する
段階とからなることを特徴とする請求項６記載の半導体
装置の製造方法。 - 【請求項１０】 前記キャパシターのストレージノード
を形成する段階は、 前記コンタクトホールの形成された結果物上に第１導電
層を形成する段階と、 前記第１導電層上に物質パターンを形成する段階と、 前記物質パターンの形成された結果物上に第２導電層を
形成する段階と、 前記第２導電層及び前記第１導電層をエッチバックする
段階と、 前記物質パターンを取り除く段階とからなることを特徴
とする請求項６記載の半導体装置の製造方法。 - 【請求項１１】 第１導電型の半導体基板上に導電層及
び物質層を順に形成する段階と、 前記物質層、前記導電層及び前記半導体基板を蝕刻して
ビットラインを形成すると同時にトレンチを形成する段
階と、 前記トレンチの内部を絶縁物質で埋め立ててトレンチ分
離領域を形成する段階と、 前記物質層を取り除く段階と、 前記トレンチ分離領域を除く前記半導体基板上に、下か
ら順にトランジスタのドレイン、チャネル及びソース領
域を形成してなるシリコンピラーを形成する段階と、 前記トレンチ分離領域内部の絶縁物質層を前記シリコン
ピラーのドレイン領域まで蝕刻する段階と、 前記シリコンピラーを取り囲むようにゲート絶縁膜及び
ゲートラインを順に形成する段階と、 前記ゲートラインの形成された結果物上に絶縁物質を沈
積し、これをエッチバックして平坦化層を形成する段階
と、 前記平坦化層の形成された結果物上に絶縁層を形成する
段階と、 前記絶縁層を部分的に蝕刻して前記シリコンピラーのソ
ース領域を露出させるコンタクトホールを形成する段階
と、 前記コンタクトホールの形成された結果物上に、前記コ
ンタクトホールを通じて前記ソース領域に接続されるキ
ャパシターのストレージノードを形成する段階とを具備
することを特徴とする半導体装置の製造方法。 - 【請求項１２】 前記ビットラインはエピタキシャル工
程により形成されることを特徴とする請求項１１記載の
半導体装置の製造方法。 - 【請求項１３】 前記ゲート絶縁膜及びゲートラインを
形成する段階は、 前記シリコンピラーの表面上にゲート絶縁膜を形成する
段階と、 前記ゲート絶縁膜の形成された結果物上に導電層を形成
する段階と、 前記導電層、前記ゲート絶縁膜及び前記シリコンピラー
を前記ドレイン領域まで蝕刻して前記シリコンピラーを
取り囲むゲートラインを形成する段階とからなることを
特徴とする請求項１１記載の半導体装置の製造方法。 - 【請求項１４】 第１導電型の半導体基板内に第２導電
型の埋没不純物層を形成する段階と、 前記埋没不純物層の形成された前記半導体基板の表面に
第２導電型の表面不純物層を形成する段階と、 前記表面不純物層の形成された前記半導体基板に活性領
域を限定するための第１トレンチ分離領域を形成する段
階と、 前記活性領域の部分の前記半導体基板を前記埋没不純物
層まで蝕刻して第２トレンチを形成する段階と、 前記第２トレンチの底部にビットラインを形成する段階
と、 前記ビットラインの形成された前記第２トレンチの内部
を絶縁物質で埋め立てる段階と、 前記第１トレンチ分離領域を前記埋没不純物層まで蝕刻
して、前記第２導電型の埋没不純物層、前記第１導電型
の半導体基板及び前記第２導電型の表面不純物層からな
るシリコンピラーを形成する段階と、 前記シリコンピラーを取り囲むようにゲート絶縁膜及び
ゲートラインを順に形成する段階と、 前記ゲートラインの形成された結果物上に絶縁物質を沈
積し、これをエッチバックして平坦化層を形成する段階
と、 前記平坦化層の形成された結果物上に絶縁層を形成する
段階と、 前記絶縁層を部分的に蝕刻して前記シリコンピラーの表
面不純物層を露出させるコンタクトホールを形成する段
階と、 前記コンタクトホールの形成された結果物上に、前記コ
ンタクトホールを通じて前記表面不純物層に接続される
キャパシターのストレージノードを形成する段階とを具
備することを特徴とする半導体装置の製造方法。 - 【請求項１５】 前記第２導電型の埋没不純物層及び表
面不純物層はエピタキシャル工程により形成されること
を特徴とする請求項１４記載の半導体装置の製造方法。 - 【請求項１６】 前記第２導電型の埋没不純物層は前記
半導体基板に第２導電型の第１不純物イオンを第１エネ
ルギーで注入して形成し、また、前記第２導電型の表面
不純物層は前記半導体基板に第２導電型の第２不純物イ
オンを前記第１エネルギーよりも低い第２エネルギーで
注入して形成することを特徴とする請求項１４記載の半
導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94006232A KR960016773B1 (en) | 1994-03-28 | 1994-03-28 | Buried bit line and cylindrical gate cell and forming method thereof |
| KR94P6232 | 1994-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273221A true JPH07273221A (ja) | 1995-10-20 |
| JP3671062B2 JP3671062B2 (ja) | 2005-07-13 |
Family
ID=19379723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11298594A Expired - Fee Related JP3671062B2 (ja) | 1994-03-28 | 1994-05-26 | 半導体装置及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US5460994A (ja) |
| JP (1) | JP3671062B2 (ja) |
| KR (1) | KR960016773B1 (ja) |
| DE (1) | DE4418352B4 (ja) |
| FR (1) | FR2717950B1 (ja) |
| GB (1) | GB2288276B (ja) |
| IT (1) | IT1269825B (ja) |
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