JP3108870B2 - Dramセルの構造及びその製造方法 - Google Patents
Dramセルの構造及びその製造方法Info
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Description
もので、特に製造工程を大きく簡素化するとともに高集
積に適する、垂直状に形成したDRAMセルの構造及び
製造方法に関するものである。
ビットラインと1本のワードラインと1つのアクセスト
ランジスタと1つの蓄積キャパシタとを備え、アクセス
トランジスタのゲートがワードラインに、ソースがビッ
トラインに連結された平面構造である。このDRAMデ
バイスは、セルの数をより多くする、すなわち集積化を
より高めることが要求されている。集積化を高めるため
のセルアレイ及びその構造が数多く提案されている。
ルを説明する。図1は、従来のDRAMセルの構造断面
図である。図1に示すように、従来のDRAMセルの構
造は、N型半導体基板10にP型ウエル11を有し、そ
のP型ウエル11の活性領域上にゲート酸化膜12とゲ
ートキャップ酸化膜14及び側壁酸化膜15で絶縁され
て形成されたゲート電極13が形成されている。P型ウ
エル11のゲート電極13の両側にドレイン領域16b
とソース領域16aとが形成されている。これらを形成
した基板の表面に第1層間絶縁膜17を形成し、その絶
縁膜のドレイン領域16bに第1接触ホールを形成す
る。第1層間絶縁膜17上に第1接触ホールを介してソ
ース領域16aと電気的に連結されるようにビットライ
ン19が形成されている。このビットラインは周知のよ
うに、データを伝送するラインである。このビットライ
ンが形成された基板の上には、さらに第2、第3層間絶
縁膜21、22が形成され、第1、第2、第3絶縁膜1
7、21、22を通した第2接触ホールがドレイン領域
16bに達するように形成されている。この第2接触ホ
ールを介して前記ドレイン領域16bと電気的に連結さ
れるようにキャパシタのストレージノード23が形成さ
れている。このストレージノード23は第3層間絶縁膜
22上に形成され、第2接触ホールの部分から両側に広
がり、その両側の周縁部に上側に突出した突出部を有す
る形状である。ストレージノード23の表面ならびに第
3層間絶縁膜22の表面に誘電体24が配置され、その
上にキャパシタのプレートノード25が形成されてい
る。第1接触ホール及び第2接触ホール内の側面には側
壁絶縁膜(第2接触ホール内にのみ符号18が付されて
いる)が形成されている。また、ビットライン20はそ
の表面に電導層が積層された2重の構造である。このよ
うなDRAMセルは、ソース領域16aとドレイン領域
16bと、及びチャネル領域とが平面的な構造を有して
いる。また、ゲート酸化膜12とゲート電極13はチャ
ネル上に形成される。
は、ソース領域、ドレイン領域、及びチャネル領域が平
面的な構造であるため、高集積化が進むと、短チャネル
効果が深刻になり、又、セルのサイズが減少することに
より容量確保にも難しさがあった。さらに、ビットライ
ンはトランジスタのソース領域に接触させてその上側に
配置し、かつキャパシタをトランジスタのドレイン領域
接触させるようにして同様に上側、ビットラインより上
に形成する構造であるため、複雑なマスク工程とマージ
ン確保に難しさがある。本発明は、上記の問題点を解決
するためのもので、その目的は、高集積化に適した垂直
状の構造のDRAMセルを提供することである。
板に一定の間隙を開けて一方向に形成されたビットライ
ンと、ビットラインとワードラインとが交差される部分
のビットライン上に前記ビットラインと連結されて柱状
に形成されるチャネル領域と、チャネル領域の側壁及び
ビットライン上に形成される第1絶縁膜と、チャネル領
域の側面に形成された第1絶縁膜の側壁とビットライン
と垂直な方向にビットラインの上側であるとともに第1
絶縁膜上側に形成されるワードラインと、チャネル領域
で第1接触ホールを有し、ワードラインを絶縁させるよ
うにワードライン上に形成される第2絶縁膜と、第1接
触ホールを介してチャネル領域と接触され、その上側及
び隣接部分に形成されるキャパシタとを備えることを特
徴とする。
施形態のDRAMセルの構造及び製造方法を詳細に説明
する。図2、図3は、本発明のDRAMセルのアレイを
示す平面図で、図4は、図3のI−I’線上のDRAM
セルの構造断面図であり、図5は、図3のII−II’線上
のDRAMセルの構造断面図である。本発明の第1実施
形態のDRAMセルはN型基板30(図4、5)を有す
る。その表面にP型半導体層31が形成され、そのP型
半導体層31に一方向にN型半導体を注入してビットラ
イン32をライン状に形成させる。このP型半導体層3
1はビットライン32を絶縁させるために形成されてい
る。ビットライン32上の所定の領域にチャネル領域3
4がビットラインから垂直な柱状、好ましくは円柱状に
形成されている。そのチャネル領域の周囲を囲むよう
に、しかも先端がチャネル領域34より高くゲート酸化
膜35が形成されている。このゲート酸化膜35は図示
のように、底の部分が最も厚く上側に行くに従って薄く
なるように湾曲して形成されている。チャネル領域34
とゲート酸化膜35とは、図2、3に示すように同心円
上に形成される。
ャネル領域34は、ワードライン36とビットライン3
2とが直交する領域に形成されている。ビットライン3
2の上、ビットラインが無い箇所ではP型半導体層31
の上に薄く第1酸化膜33が形成されている。その第1
酸化膜33はチャネル領域34の部分には形成されてい
ない。ゲート絶縁膜の底の部分では重なっている。ゲー
ト酸化膜35の湾曲する外壁に沿ってゲート電極36a
が形成され、図5に示すように、第1酸化膜33の上に
ビットライン32と直交する方向に、かつゲート電極3
6aに連結されるようにワードライン36が形成されて
いる。ゲート電極36aは図示のようにゲート酸化膜3
5の先端まで達せず、その先端より低い位置に留まって
いる。平面的に見れば、図3から明らかなようにゲート
電極36aはリング状になっている。
縁膜37、第1電導層38、第1誘電膜39が順次積層
されて形成されている。これらはチャネル領域34の上
には形成させない。すなわち、円柱状のチャネル領域の
上表面の上側に第1接触ホールを形成させる。平面的に
は、これらはチャネル領域34に同心状に形成されてい
る。図3には第1導電層38のみが示されている。第1
誘電層39の表面から第1接触ホールの内面、チャネル
領域の表面に沿って第2導電層41が形成されている。
この第1接触ホールの内面に接触している部分で第2導
電層41は第1導電層38と接触している。すなわち、
第1導電層と第2導電層とは電気的に連結されている。
そして、これらの第1、第2導電層はキャパシタのスト
レージノードの役割を果たすものである。そのため、チ
ャネル領域の表面に沿う箇所でチャネル領域と電気的に
接触している。第2導電層41の上には第2誘電体層が
全体を囲むように形成され、その表面にキャパシタのプ
レートノードとなる第3電導層44が形成され、その表
面に第2絶縁膜45が形成されている。その際、第2誘
電層43は、第1接触ホールに入り込み、その中で第1
接触ホールと同心円状の第2接触ホールを形成させ、第
3導電層44はその第2接触ホールの内面に沿うように
形成されている。これにより、キャパシタの表面積が増
加する。
RAMセルの構造においては、第1電導層38がキャパ
シタのストレージノードとして使われる第2電導層41
と連結されてキャパシタのストレージノードの役割をす
るので、キャパシタの容量が増加する。又、ビットライ
ン32とゲート電極36aとキャパシタが積み重なるよ
うに形成され、チャネル領域34が垂直に形成される垂
直セル構造となっているので、素子の集積度が高くな
り、素子の動作の速度も向上する。P型半導体層31
は、N型基板30とビットライン32とを隔離させる役
割をする。
た、本発明の第1実施形態のDRAMセルの製造過程を
示す図6〜図10によって、本実施形態の製造方法を説
明する。まず、図6(a)に示すように、N型基板30
の所定の領域までP型不純物のボロン(B+)イオンを
注入してP型半導体層31を形成し、さらにN型不純物
のリンイオンを一定方向に高濃度に注入してソースの役
割をするビットライン32を形成する。図6(b)に示
すように、N型基板30のビットライン32上に第1酸
化膜33を堆積した後、その上に感光膜を塗布して露光
及び現像工程で感光膜の所定の部分を選択的にパターニ
ングし、パターニングされた感光膜をマスクに用いて第
1酸化膜33をエッチングしてホールを形成して、感光
膜を除去する。
膜33に形成されたホールに選択的なエピタキシャル方
法でシリコン層(Si)を形成して円柱状のチャネル領
域34を形成する。次いで、第1酸化膜33を等方性エ
ッチング一部の厚さを残して除去する。この残された第
1酸化膜33はソースの役割をするビットライン32を
電気的に分離するためのもので、エッチング量を調節す
ることで残る厚さを調節する。図7(d)に示すよう
に、全面に酸化膜を堆積した後、異方性エッチングでチ
ャネル領域34の側面に側壁状のゲート酸化膜35を形
成する。
ワードライン36とゲート電極36aに使われるポリシ
リコンを堆積する。そして、図8(f)に示すように、
異方性エッチングでポリシリコンがゲート酸化膜35の
側面を囲むようにゲート電極36aを形成するととも
に、ワードライン36を形成する部分のポリシリコン以
外の部分をエッチングする。エッチングする際、オーバ
エッチングでチャネル領域34の表面とゲート電極36
aの先端部分がゲート酸化膜より高さが低くなるように
する。
1絶縁膜37と第1電導層38と第1誘電膜39とを順
次に堆積する。図9(h)に示すように、全面に第1感
光膜40を塗布し、露光及び現像工程でチャネル領域3
4の上部をエッチングするためのマスクを形成させるよ
うに第1感光膜40をパターニングした後、そのパター
ニングされた第1感光膜40をマスクに用いてチャネル
領域34の上の第1誘電膜39と第1電導層38と第1
絶縁膜37とを順次に除去して第1接触ホールを形成す
る。その後に、第1感光膜40を除去する。
表面及び露出された第1誘電膜39上に、トランジスタ
のドレーンに使われるとともにキャパシタのストレージ
ノードとしても使用される第2電導層41を堆積する。
第2電導層41はビットライン32を形成したN型のリ
ンを使用して形成する。次に、図9(i)に示すよう
に、全面に第2感光膜42を塗布し、露光及び現像工程
で、第1酸化膜33の縁部の第2感光膜42を除去し、
除去された第2感光膜42をマスクに用いてキャパシタ
のストレージノードに使われる第2電導層41と第1誘
電膜39と第1電導層38と第1絶縁膜37を順次にエ
ッチングする。この後に、第2感光膜42を除去する。
最後に図10(j)に示すように、全面に第2誘電膜4
3とキャパシタのプレートノードに使われる第3電導層
44を堆積して、全面に第2絶縁膜45を形成する。そ
の際、第2誘電膜43が第1接触ホールの中にまで入り
込み、第2接触ホールを形成させ、第3電導層44をそ
の第2接触ホール内面に沿うように形成させる。
造方法を説明する。まず、図11は、図3のI−I’線
上の本発明の第2実施形態のDRAMセルの構造断面図
であり、図12は、図3のII−II’線上の本発明の第2
実施形態のDRAMセルの構造断面図である。第2実施
形態のDRAMセルの構造は、図11、図12に示すよ
うに、絶縁基板60上に絶縁酸化膜61が形成され、そ
の上に一方向にシリコン層62から成るSOI(Silico
n On Insulator)層が形成される。絶縁層61とSO
I層62を用いる以外は第1実施形態と格別の違いはな
い。ビットラインとワードラインとが交差する箇所のS
OI層上の所定の領域に円注状にチャネル領域64形成
され、その側面にゲート酸化膜65が形成されている。
シリコン層62上に第1酸化膜63形成させ、その上に
ワードライン66を形成させると共に、ゲート酸化膜6
5その外面に沿ってゲート酸化膜65を囲むように垂直
ゲート電極66aが形成されている。それらの上に第1
絶縁膜67と、第1電導層68と、第1誘電膜69とが
積層され、前記例と同様に第1接触ホールをチャネル領
域64の上側に形成させる。そしてさらに、それらの上
と、第1接触ホール内側とに第2電導層71を形成さ
せ、その上に第2誘電膜73と第3電導層74とを積層
させ、その全面に第2絶縁膜75を形成させている。
実施形態のDRAMセルの製造過程を示す工程断面図で
ある。まず、図13(a)に示すように、SOI(Sili
con On Insulator)層の半導体層62上に第1酸化膜
63を形成し、その上に感光膜を塗布した後、露光及び
現像工程で感光膜の所定の部分を選択的にパターニング
した後、パターニングされた感光膜をマスクに用いて第
1酸化膜63をエッチングしてホールを形成する。その
後に感光膜を除去する。図13(b)に示すように、第
1酸化膜63に形成されたホールに選択的なエピタキシ
ャル方法でシリコン層(Si)を形成して円柱状のチャ
ネル領域64を形成する。次いで、等方性エッチング方
法でソースとビットラインの役を果たすシリコン層62
を形成させ、その上にシリコン層62を後述するワード
ワイン66から電気的に分離されるように第1酸化膜6
3をエッチング量を調節して所定量を残して除去する。
を堆積した後、異方性エッチングでチャネル領域64の
側面に側壁状のゲート酸化膜65を形成する。次いで、
図14(d)に示すように、全面にワードライン66と
ゲート電極66aに使われるポリシリコンを堆積する。
ングでポリシリコンがゲート酸化膜65の側面を囲むよ
うにゲート電極66aを形成し、かつワードライン66
を形成する部分を除いてポリシリコンをエッチングす
る。エッチングする際、オーバエッチングでチャネル領
域64とゲート電極66aがゲート酸化膜65より高さ
が低くなるようにする。次に、図15(f)に示すよう
に、全面に第1絶縁膜67と第1電導層68と第1誘電
膜69とを順次に堆積する。次いで、図16(g)に示
すように、全面に第1感光膜70を塗布し、露光及び現
像工程でチャネル領域64の上部をエッチングするマス
クとなるように第1感光膜70をパターニングした後、
そのパターニングされた第1感光膜70をマスクに用い
てチャネル領域64の上部の第1誘電膜69と第1電導
層68と第1絶縁膜67とを順次に除去する。その後
に、第1感光膜70を除去する。
出されたチャネル領域64と第1誘電膜69上にトラン
ジスタのドレインに使われ、キャパシタのストレージノ
ードに使われる第2電導層71を堆積し、全面に第2感
光膜72を塗布する。この第2電導層はビットライン6
2と同じシリコン層(Si)で形成する。そして、露光
及び現像工程で、第1酸化膜63の縁部の第2感光膜7
2を除去し、除去された第2感光膜72をマスクに用い
てキャパシタのストレージノードに使われる第2電導層
71と第1誘電膜69と第1電導層68と第1絶縁膜6
7とを順次にエッチングする。その後に、第2感光膜7
2を除去する。最後に、図17(i)に示すように、全
面に第2誘電膜73とキャパシタのプレートノードに使
われる第3電導層74を堆積する。その後に、全面に第
2絶縁膜75を形成する。上述したSOI構造を使用す
ると、絶縁酸化膜61によりソースとビットラインとし
て使われるシリコン層62と絶縁基板60の隔離が確実
になされて素子の動作の特性が向上される。
ラインを下にし、その上にチャネル領域を円柱状に形成
し、その周辺部にゲート電極を形成させ、それらを覆う
ようにキャパシタを重ねて形成したあるので、高集積化
が可能である。また、円柱状のチャネルを形成し、その
周辺部にゲート電極を形成するので、チャネルの占める
面積が長くなって動作の速度が速くなる。さらに、第1
接触ホールを介して第1電導層と第2電導層とが連結さ
れるので、ストレージノードの表面積が大きくなり、さ
らにストレージノードが第1接触ホール内面に沿っても
形成され、かつプレートノードもその第1接触ホール内
に沿うように形成されるので、さらにそれらの表面積が
大きくなり、高容量のキャパシタを形成させることがで
きる。。さらに、本発明方法は、ウェルを形成させる必
要が無く、かつ素子隔離工程も必要でなく、さらには、
イオン注入工程と熱処理及び拡散工程を必要としないの
で、より工程が単純化されて生産性が増大するので、素
子のコストを節減させてコストの競争力を向上させるこ
とができる。また、キャパシタの製造工程が単純化され
ているのでさらに全体としての製造工程が短縮される。
を示す平面図、
を示す平面図、
DRAMセルの構造断面図、
DRAMセルの構造断面図、
のDRAMセルの製造過程を示す工程断面図、
のDRAMセルの製造過程を示す工程断面図、
のDRAMセルの製造過程を示す工程断面図、
のDRAMセルの製造過程を示す工程断面図、
態のDRAMセルの製造過程を示す工程断面図、
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のDRAMセルの構造断面図、
過程を示す工程断面図。
過程を示す工程断面図。
過程を示す工程断面図。
過程を示す工程断面図。
過程を示す工程断面図。
層 32 ビットライン 33、63 第1
酸化膜 34、64 チャネル層 35、65 ゲート
酸化膜 36、66 ワードライン 36a、66a
ゲート電極 37、67 第1絶縁膜 38、68 第1
電導層 39、69 第1誘電膜 40、70 第1
感光膜 41、71 第2電導層 42、72 第2
感光膜 43、73 第1誘電膜 44、74 第3
電導層 45、75 第2絶縁膜 60 絶縁基板 61 絶縁酸化膜 62 シリコン層
Claims (10)
- 【請求項1】 ワードラインとビットラインとが交差さ
れるDRAMにおいて、 N型基板の表面に形成されたP型半導体層に一定の間隔
で一方向に形成されるビットラインと、 前記ビットラインとワードラインとが交差される部分の
ビットライン上に前記ビットラインと連結されて円柱状
に直立して形成されるチャネル領域と、 前記チャネル領域の側面に底の部分が最も厚く上側に行
くに従って薄くなるように湾曲して形成された外壁を有
する側壁状のゲート絶縁膜およびチャネル領域の部分を
除いてビットライン上に形成される第1絶縁膜と、 前記チャネル領域の側面に形成された前記ゲート絶縁膜
の外壁に形成されたゲート電極と、 前記ビットラインと垂直な方向に前記ビットラインの上
側で前記ゲート電極に連結するように形成されると共に
第1絶縁膜上に形成されるワードラインと、 前記チャネル領域の上側に第1接触ホールを有し、前記
ワードラインを絶縁させるようにワードライン上に形成
される第2絶縁膜と、 前記第1接触ホールを介してチャネル領域と接触され、
前記チャネル領域の上部から周辺部にかけて形成される
キャパシタと、 を備えることを特徴とするDRAMセルの構造。 - 【請求項2】 前記キャパシタは、 前記第2絶縁膜上に形成され、第2絶縁膜と共に第1接
触ホールを形成しているストレージノード用第1電極
と、 前記ストレージノード用第1電極上に形成され、第2絶
縁膜、第1電極とともにさらに第1接触ホールを形成し
ている第1誘電体膜と、 前記第1誘電体膜上から前記第1接触ホール内面及びチ
ャネル領域の上面に沿うように形成され、その第1接触
ホールの内面で前記第1電極と接触しているストレージ
ノード用第2電極と、 前記ストレージノード用第2電極上に形成され、第1接
触ホール内に入り込んで、かつその中で第2接触ホール
を形成している第2誘電膜と、 前記第2誘電膜上に形成されるプレートノード用第3電
極と、 を備えることを特徴とする請求項1に記載のDRAMセ
ルの構造。 - 【請求項3】 前記キャパシタの前記第1接触ホールを
介して前記チャネル領域と連結された前記ストレージノ
ード用第1電極と第2電極とは、前記第1絶縁膜側壁に
形成されるワードラインをゲート電極とするトランジス
タのドレインとして使用されることを特徴とする請求項
2に記載のDRAMセルの構造。 - 【請求項4】 前記キャパシタは、前記チャネル領域を
中心として円形に形成されることを特徴とする請求項1
に記載のDRAMセルの構造。 - 【請求項5】 第1導電型基板と、 前記基板上に形成された第2導電型半導体層と、 前記第2導電型半導体層に一方向に形成された第1導電
型不純物領域と、 前記第1導電型不純物領域と連結されるように前記第1
導電型不純物領域上に柱状に形成されたチャネル領域
と、 前記チャネル領域の上側に第1接触ホールを形成するよ
うに前記チャネル領域の側面に底の部分が最も厚く上側
に行くに従って薄くなるように湾曲して形成された外壁
を有し且つ基板の全面に形成された第1絶縁層と、 前記第1導電型不純物領域と交差するように前記第1絶
縁層に形成させるとともに、第1絶縁層のチャネル領域
の側面ではその側面を囲むように形成された第1電導層
と、 前記チャネル領域の上側の前記第1接触ホールを延長す
るように基板の全面に形成された第2絶縁層と、 前記第1接触ホールを介してチャネル領域に連結され、
前記第2絶縁層上に形成されたキャパシタと、 を備えることを特徴とするDRAMセルの構造。 - 【請求項6】 前記第1絶縁層の前記チャネル領域の側
面を囲むように形成された部分はゲート酸化膜の役割を
することを特徴とする請求項5に記載のDRAMセルの
構造。 - 【請求項7】 前記キャパシタは、 前記第2絶縁膜上に形成され、第2絶縁膜と共に第1接
触ホールを形成しているストレージノード用第1電極
と、 前記ストレージノード用第1電極上に形成され、第2絶
縁膜、第1電極とともにさらに第1接触ホールを形成し
ている第1誘電体膜と、 前記第1誘電体膜上から前記第1接触ホール内面及びチ
ャネル領域の上面に沿うように形成され、その第1接触
ホールの内面で前記第1電極と接触しているストレージ
ノード用第2電極と、 前記ストレージノード用第2電極上に形成され、第1接
触ホール内に入り込んで、かつその中で第2接触ホール
を形成している第2誘電膜と、 前記第2誘電膜上に形成されるプレートノード用第3電
極と、 を備えることを特徴とする請求項6に記載のDRAMセ
ルの構造。 - 【請求項8】 第2導電型半導体層と第1導電型不純物
領域の代わりにそれぞれ絶縁物層とSOI層とを使用し
たことを特徴とする請求項5に記載のDRAMセルの構
造。 - 【請求項9】 (1)第1導電型基板の所定の領域に第
2導電型半導体層を形成する段階と、 (2)前記第2導電型半導体層の表面に一方向に第1導
電型不純物領域を形成する段階と、 (3)前記第1導電型不純物領域上の所定の領域に柱状
のチャネル領域を形成する段階と、 (4)前記チャネル領域の両側の第1導電型不純物領域
上に底の部分が最も厚く上側に行くに従って薄くなるよ
うに湾曲して形成された外壁を有する側壁状の第1絶縁
膜を形成する段階と、 (5)前記チャネル領域の側面を囲むように第2絶縁膜
を形成する段階と、 (6)前記チャネル領域の上部に接触ホールを有し、第
2絶縁膜の側面を囲むように前記第1絶縁膜上に第1電
導層を形成する段階と、 (7)前記チャネル領域と接触ホールを介して接触され
るように積層して多段階のキャパシタを形成する段階
と、 を備えることを特徴とするDRAMセルの製造方法。 - 【請求項10】 第(7)段階で、前記のキャパシタの
形成は、前記チャネル領域の上部に接触ホールを有する
ように、前記チャネル領域を囲むように第1絶縁膜上に
第3絶縁膜とストレージノード用第2電導層を形成し、
前記ストレージノード用第2電導層上に第1誘電膜を形
成する段階と、前記接触ホールを介して前記チャネル領
域と連結されるように前記第1誘電膜上にキャパシタの
ストレージノード用第3電導層を形成する段階と、前記
ストレージノード用第3電極層上に第2誘電膜を形成す
る段階と、前記第2誘電膜上にキャパシタのプレートノ
ード用第4電導層を形成する段階と、 を備えることを特徴とする請求項9に記載のDRAMセ
ルの製造方法。
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