JP3671062B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体装置及びその製造方法に係り、特に埋没ビットラインとシリンダー形のゲートセルとを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリセル、特にＤＲＡＭセルの集積度を上げるためには、できるだけ小さい面積にできるだけ多い数の素子を集積させることが重要である。
【０００３】
次世代素子のギガビット級ＤＲＡＭセルは一つのトランジスタと一つのキャパシターとからなるメモリセルの面積が０．３μｍ2 以下の水準であり、これはメガビット級ＤＲＡＭセルにおいて相互接続用のコンタクトホール一つの面積に過ぎない。このように小さい面積に単位セル構成のためトランジスタ、キャパシター及び相互接続用のコンタクトホールをそれぞれ一つずつ共に形成することはほとんど不可能である。
【０００４】
今まで用いられてきた大部分のメモリセルはトランジスタ、キャパシター及びコンタクトホールが平面レイアウト上、互いに横に並べられており、それぞれそれら面積の和がメモリセルの面積を決定する要素として作用した。従って、ギガビット級のメモリセルを構成しようとすれば、約０．３μｍ2 以下の面積中にトランジスタ、キャパシター、及びソースとドレイン領域を接続するためのコンタクトホールをすべて形成しなければならないので、面積の限界を克服するためには３次元的なセル構造が必要となり、ラテラルレイアウトから垂直レイアウト構造にセル構造を変更すべきである。
【０００５】
また、分離領域間の間隔を縮小して活性領域の面積を最大化し、追加的な活性領域の損失を招かない垂直構造のコンタクトホールを形成することによって有効活性領域の面積を最大に活用することが必須である。
【０００６】
ケイ．スノウチ（K. Sunouchi ）等は、単位メモリセルを構成するすべての素子が、マトリックス状のトレンチによって分離されたシリコンピラー内に形成されるＳＧＴセルを提案している（参照文献、IDEM′89, “ A Surrounding Gate Transistor(SGT) Cell for 64/256Mbit DRAMs" )。
【０００７】
【発明が解決しようとする課題】
しかしながら、前記ＳＧＴセルの製造方法には次のような問題点がある。
第１に、シリコンピラーとキャパシターを形成する工程が複雑である。
第２に、トレンチキャパシターを形成するため、ストレージノードとして用いられるｎ- ドーピング領域が高濃度に形成された場合、基板内でトレンチ間にタッキング(tacking) 現象が生じる場合があるので、メモリセル間の分離特性が脆弱である。
第３に、ゲート電極を形成するための蝕刻工程時にキャパシターのプレートノードを絶縁する絶縁層が蝕刻されるので、ゲート電極形成時にキャパシタープレートノードとゲート電極間にショートが発生する可能性が大きい。
【０００８】
本発明の目的は、上記した従来方法の問題点を解決できる高集積半導体装置を提供することである。
【０００９】
本発明の他の目的は、上記半導体装置を製造するのに特に適した高集積半導体装置の製造方法を提供することである。
【００１０】
【課題を達成するための手段】
【００１４】
本発明の半導体装置は、半導体基板と、前記半導体基板に活性領域を限定するために形成された第１トレンチ分離領域と、前記第１トレンチ分離領域の間に形成され、前記半導体基板の表面部分から下へ順にトランジスタのソース、チャネル及びドレイン領域を形成してなるシリコンピラーと、前記シリコンピラーの上面から前記シリコンピラーのドレイン領域まで形成された第２トレンチと、前記第２トレンチの底部に形成されたビットラインと、前記第２トレンチの内部を埋め立てる絶縁膜と、前記シリコンピラーを取り囲んでその上に順に形成されたゲート絶縁膜及びゲートラインと、隣接する前記ゲートラインの間に形成された平坦化層と、前記ゲートライン上に形成され、前記トランジスタのソース領域を露出させるコンタクトホールを有する絶縁層と、前記絶縁層上に形成され、前記コンタクトホールを通じて前記トランジスタのソース領域に接続されるキャパシターのストレージノードとを具備して構成されている。
【００１５】
そして、上記半導体装置の製造方法としては、第１導電型の半導体基板に活性領域を限定するためのトレンチ分離領域を形成する段階と、前記トレンチ分離領域の形成された前記半導体基板上にビットラインを形成する段階と、前記トレンチ分離領域上に第１絶縁膜とこの第１絶縁膜に積層された第２絶縁膜とからなる絶縁膜柱を形成する段階と、前記絶縁膜柱から露出された前記半導体基板上に、下から順にトランジスタのドレイン、チャネル及びソース領域を形成してなるシリコンピラーを形成する段階と、前記第２絶縁膜を取り除く段階と、前記シリコンピラーを取り囲むようにゲート絶縁膜及びゲートラインを順に形成する段階と、前記ゲートラインの形成された結果物上に絶縁物質を沈積し、これをエッチバックして平坦化層を形成する段階と、前記平坦化層の形成された結果物上に絶縁層を形成する段階と、前記絶縁層を部分的に蝕刻して前記シリコンピラーのソース領域を露出させるコンタクトホールを形成する段階と、前記コンタクトホールの形成された結果物上に、前記コンタクトホールを通じて前記ソース領域に接続されるキャパシターのストレージノードを形成する段階とを具備して構成されている。
【００１６】
ビットラインを通常の蒸着方法で容易に形成するために、前記ビットラインは不純物のドープされたポリシリコン層からなっている。
【００１７】
また、選択的エピタキシャル工程により活性領域上にのみシリコンピラーを形成し、また、相異なる導電型のエピタキシャル半導体層を連続的に順次成長させてトランジスタのドレイン、チャネル及びソース領域を形成するために、前記シリコンピラーを形成する段階は、前記絶縁膜柱から露出された前記半導体基板上に、トランジスタのドレイン領域として利用される第２導電型の第１エピタキシャル半導体層を形成する段階と、前記第１エピタキシャル半導体層上に、トランジスタのチャネル領域として利用される第１導電型の第２エピタキシャル半導体層を形成する段階と、前記第２エピタキシャル半導体層上に、トランジスタのソース領域として用いられる第２導電型の第３エピタキシャル半導体層を形成する段階とからなっている。
【００１８】
あるいは、１回のエピタキシャル工程と２回のイオン注入工程によりトランジスタのドレイン、チャネル及びソース領域を形成するために、前記シリコンピラーを形成する段階は、前記絶縁膜柱から露出された前記半導体基板上に第１導電型のエピタキシャル半導体層を形成する段階と、前記エピタキシャル半導体層の形成された結果物上に第２導電型の第１不純物イオンを第１エネルギーで注入することにより、前記エピタキシャル半導体層の下部にトランジスタのドレイン領域を形成する段階と、前記ドレイン領域の形成された結果物上に第２導電型の第２不純物イオンを前記第１エネルギーよりも低い第２エネルギーで注入することにより、前記エピタキシャル半導体層の上部にトランジスタのソース領域を形成する段階とからなっている。
【００１９】
さらに、二重円筒形のストレージノードを形成するために、前記キャパシターのストレージノードを形成する段階は、前記コンタクトホールの形成された結果物上に第１導電層を形成する段階と、前記第１導電層上に物質パターンを形成する段階と、前記物質パターンの形成された結果物上に第２導電層を形成する段階と、前記第２導電層及び前記第１導電層をエッチバックする段階と、前記物質パターンを取り除く段階とからなっている。
【００２０】
上記半導体装置の他の製造方法としては、第１導電型の半導体基板上に導電層及び物質層を順に形成する段階と、前記物質層、前記導電層及び前記半導体基板を蝕刻してビットラインを形成すると同時にトレンチを形成する段階と、前記トレンチの内部を絶縁物質で埋め立ててトレンチ分離領域を形成する段階と、前記物質層を取り除く段階と、前記トレンチ分離領域を除く前記半導体基板上に、下から順にトランジスタのドレイン、チャネル及びソース領域を形成してなるシリコンピラーを形成する段階と、前記トレンチ分離領域内部の絶縁物質層を前記シリコンピラーのドレイン領域まで蝕刻する段階と、前記シリコンピラーを取り囲むようにゲート絶縁膜及びゲートラインを順に形成する段階と、前記ゲートラインの形成された結果物上に絶縁物質を沈積し、これをエッチバックして平坦化層を形成する段階と、前記平坦化層の形成された結果物上に絶縁層を形成する段階と、前記絶縁層を部分的に蝕刻して前記シリコンピラーのソース領域を露出させるコンタクトホールを形成する段階と、前記コンタクトホールの形成された結果物上に、前記コンタクトホールを通じて前記ソース領域に接続されるキャパシターのストレージノードを形成する段階とを具備して構成されている。
【００２１】
エピタキシャル半導体層により形成されたビットラインを活性領域として用いるために、前記ビットラインはエピタキシャル工程によって形成される。
【００２２】
また、ビットライン方向に各トランジスタを絶縁させるためにシリコンピラーのドレイン領域まで蝕刻してゲートラインを形成すべく、前記ゲート絶縁膜及びゲートラインを形成する段階は、前記シリコンピラーの表面上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の形成された結果物上に導電層を形成する段階と、前記導電層、前記ゲート絶縁膜及び前記シリコンピラーを前記ドレイン領域まで蝕刻して前記シリコンピラーを取り囲むゲートラインを形成する段階とからなっている。
【００２３】
上記半導体装置のさらに他の製造方法としては、第１導電型の半導体基板内に第２導電型の埋没不純物層を形成する段階と、前記埋没不純物層の形成された前記半導体基板の表面に第２導電型の表面不純物層を形成する段階と、前記表面不純物層の形成された前記半導体基板に活性領域を限定するための第１トレンチ分離領域を形成する段階と、前記活性領域の部分の前記半導体基板を前記埋没不純物層まで蝕刻して第２トレンチを形成する段階と、前記第２トレンチの底部にビットラインを形成する段階と、前記ビットラインの形成された前記第２トレンチの内部を絶縁物質で埋め立てる段階と、前記第１トレンチ分離領域を前記埋没不純物層まで蝕刻して、前記第２導電型の埋没不純物層、前記第１導電型の半導体基板及び前記第２導電型の表面不純物層からなるシリコンピラーを形成する段階と、前記シリコンピラーを取り囲むようにゲート絶縁膜及びゲートラインを順に形成する段階と、前記ゲートラインの形成された結果物上に絶縁物質を沈積し、これをエッチバックして平坦化層を形成する段階と、前記平坦化層の形成された結果物上に絶縁層を形成する段階と、前記絶縁層を部分的に蝕刻して前記シリコンピラーの表面不純物層を露出させるコンタクトホールを形成する段階と、前記コンタクトホールの形成された結果物上に、前記コンタクトホールを通じて前記表面不純物層に接続されるキャパシターのストレージノードを形成する段階とを具備して構成されている。
【００２４】
エピタキシャル工程を連続的に施してトランジスタのドレイン、チャネル及びソースを形成するために、前記第２導電型の埋没不純物層及び表面不純物層はエピタキシャル工程により形成される。
【００２５】
あるいは、容易なイオン注入工程により埋没不純物層及び表面不純物層を形成するために、前記第２導電型の埋没不純物層は前記半導体基板に第２導電型の第１不純物イオンを第１エネルギーで注入して形成し、また、前記第２導電型の表面不純物層は前記半導体基板に第２導電型の第２不純物イオンを前記第１エネルギーよりも低い第２エネルギーで注入して形成する。
【００２６】
【作用】
上記のように構成された半導体装置にあっては、ビットライン上にトランジスタとキャパシターとが形成されて埋没ビットラインを構成し、シリコンピラーを取り囲む形態で垂直ゲートラインが形成されているので、メモリ有効活性領域の面積が最大限に活用される。
【００２７】
また、トレンチキャパシターではなくスタックキャパシターが形成されるので、基板内でトレンチ間にタッキング現象が生じるということがなく、メモリセル間の分離特性が強化される。
【００２８】
さらに、ゲートライン上にコンタクトホールを有する絶縁層を形成し、この絶縁層上にキャパシターのストレージノードを形成したので、ゲートラインとキャパシターのストレージノード間のショート発生の可能性が少なくなる。
【００２９】
更に上記した半導体装置にあっては、キャパシターのストレージノードとトランジスタのソース領域とのコンタクトホール面積が、シリコンピラーの中心部に位置する埋没ビットラインによって低減される。
【００３０】
そして、上記のように構成された半導体装置の製造方法にあっては、簡略化された工程で、ビットライン上にトランジスタ及びキャパシターを形成し、シリコンピラーを取り囲む垂直ゲートラインを形成することができる。
【００３１】
また、ゲートラインを形成した後このゲートライン上に絶縁層（好ましくは、少なくとも２つの物質からなる）を形成し、この絶縁層を蝕刻してソース領域を露出させるコンタクトホールを形成した後、このコンタクトホールの側壁に絶縁スペーサを形成するので、前記絶縁層をなしている物質のうちの１つを、コンタクトホールを形成するための蝕刻工程時に蝕刻阻止層の役割をはたす物質として使えるため、前記蝕刻工程時にゲートラインが露出されるのが防止される。さらに、前記絶縁スペーサによってゲートラインとキャパシターとの電気的なショートが確実に防止される。
【００３２】
上記した他の製造方法にあっては、更に、活性領域とビットラインを同一のパターンに形成し、１回の写真蝕刻工程のみでトレンチ分離領域及びシリコンピラーを形成することができる。
【００３３】
上記したさらに他の製造方法にあっては、更に、簡略化された工程で、キャパシターのストレージノードとトランジスタのソース領域とのコンタクトホール面積がシリコンピラーの中心部に位置する埋没ビットラインにより低減される。
【００３４】
【実施例】
以下、添付した図面に基づいて本発明を詳細に説明する。
【００３５】
（第１実施例）
図１〜図１１は本発明の第１実施例による半導体装置の製造方法を説明するための図面である。
【００３６】
図１Ａ〜Ｃはトレンチ分離領域１２を形成する段階を示し、図１Ｂと図１Ｃはそれぞれ図１ＡのＡＡ′線及びＢＢ′線に沿う断面図である。第１導電型、例えばｐ- 型の半導体基板１０上に窒化物を沈積しこれを写真蝕刻工程でパターニングすることによって、前記半導体基板１０の活性領域が形成される部分にのみ窒化物パターン１１を形成する。次いで、この窒化物パターン１１を蝕刻マスクとして利用して前記基板１０を所定の深さに蝕刻してトレンチ（図示せず）を形成した後、素子間の電気的絶縁を強化させるためにｐ+ 型の不純物イオンを注入することによって前記トレンチの底部領域の下にｐ+ 不純物層１４を形成する。次に、前記トレンチの形成された基板１０の全面に絶縁物質、例えば酸化物を沈積し、これをエッチバックして前記トレンチの内部を絶縁物質で埋め立てることによってトレンチ分離領域１２を形成する。
【００３７】
図２Ａ〜Ｃはビットライン１８を形成する段階を示し、図２Ｂと図２Ｃはそれぞれ図２ＡのＡＡ′線及びＢＢ′線に沿う断面図である。前記活性領域上の窒化物パターン１１を取り除いてから、半導体基板１０の全面に第２導電型、例えばｎ+ 型の不純物イオンを注入して前記基板１０の表面にｎ+ 型の不純物層１６を形成する。このｎ+ 型の不純物層１６は後に続く工程で形成されるビットラインとトランジスタのドレイン領域間のコンタクト抵抗を減少させるために提供される。次いで、前記ｎ+ 型の不純物層１６の形成された基板１０上に導電物質、例えば不純物のドープされたポリシリコンを沈積しこれを写真蝕刻工程でパターニングすることによってビットライン１８を形成する。
【００３８】
図３Ａ〜Ｂは絶縁膜柱Ｉを形成する段階を示し、図３Ａと図３Ｂはそれぞれ図２ＡのＡＡ′線及びＢＢ′線に沿う断面図である。前記ビットライン１８の形成された結果物全面に、例えば窒化物及び酸化物を順に沈積して第１絶縁膜２０及び第２絶縁膜２２を形成した後、写真蝕刻工程で前記第１絶縁膜２０及び第２絶縁膜２２をパターニングすることによって絶縁膜柱Ｉを形成する。この絶縁膜柱Ｉは、平面的に眺めると格子状の枠になっている。
【００３９】
図４Ａ〜Ｃ及び図５はトランジスタのドレイン２３、チャネル２４及びソース領域２５を形成する段階を示し、図４Ｂと図４Ｃはそれぞれ図４ＡのＡＡ′線及びＢＢ′線に沿う断面図であり、図５は前記ＢＢ′線に沿う断面斜視図である。前記絶縁膜柱Ｉの隣接部の露出された半導体基板をシードとして利用してｎ- 型の第１エピタキシャル半導体層２３を成長させてから、続けてその上にｐ- 型の第２エピタキシャル半導体層２４及びｎ- 型の第３エピタキシャル半導体層２５を連続して成長させることによってシリコンピラーを形成する。前記ｎ- 型の第１エピタキシャル半導体層２３はｎＭＯＳトランジスタのドレイン領域として利用され、ｐ- 型の第２エピタキシャル半導体層２４及びｎ- 型の第３エピタキシャル半導体層２５はそれぞれｎＭＯＳトランジスタのチャネル及びソース領域として用いられる。ここで、ドレイン領域として利用される前記ｎ- 型の第１エピタキシャル半導体層２３はビットライン１８と接続されている。
【００４０】
また、前記絶縁膜柱Ｉの隣接部の露出された基板をシードとして利用してｎＭＯＳトランジスタのチャネル領域として利用されるｐ- 型のエピタキシャル半導体層を前記絶縁膜柱Ｉの上部まで成長させた後、ｎ- 型の不純物イオンを高エネルギー及び低エネルギーでそれぞれ２回ずつ注入して前記ｐ- 型のエピタキシャル半導体層の下部と上部にそれぞれドレイン２３及びソース領域２５を形成することもできる。
【００４１】
次いで、前記絶縁膜柱Ｉを構成している第２絶縁膜２２を取り除く。その結果物は図５に示されている。
【００４２】
図６Ａ〜Ｃはゲート絶縁膜２６及びゲートライン２８を形成する段階を示し、図６Ｂと図６Ｃはそれぞれ図６ＡのＡＡ′線及びＢＢ′線に沿う断面図である。トランジスタのドレイン２３、チャネル２４及びソース２５として利用されるシリコンピラーの形成された結果物上に熱酸化工程を施して前記シリコンピラーの表面上にゲート絶縁膜２６を形成する。次いで、このゲート絶縁膜２６の形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積してから、写真蝕刻工程で前記導電層をパターニングすることによって前記シリコンピラーを取り囲むゲートライン２８を形成する。このとき、トレンチ分離領域１２上のビットライン１８と前記ゲートライン２８とは第１絶縁膜２０によって相互に絶縁されている。
【００４３】
図７Ａ〜Ｂは平坦化層３０を形成する段階を示している。前記ゲートライン２８の形成された結果物上に絶縁物質を沈積した後、ゲートライン２８の上部表面が露出されるまで前記絶縁物質層をエッチバックすることによって、前記シリコンピラーによる段差を調節するための平坦化層３０を形成する。
【００４４】
図８Ａ〜Ｂはコンタクトホール及び第１導電層４０を形成する段階を示している。前記平坦化層３０の形成された結果物上に絶縁物質、例えば高温酸化物及び窒化物を順に沈積して第１絶縁層３２及び第２絶縁層３４を形成する。このとき、前記第２絶縁層３４上に、例えば高温酸化物からなる第３絶縁層を更に形成することもできる。次いで、写真蝕刻工程で前記トランジスタのソース領域２５上に積層された第２絶縁層３４、第１絶縁層３２、ゲートライン２８及びゲート絶縁膜２６を蝕刻してソース領域２５を露出させるコンタクトホール（図示せず）を形成する。次に、前記コンタクトホールの形成された結果物上に絶縁物質、例えば高温酸化物を沈積しこれをエッチバックして前記コンタクトホールの側面部に絶縁スペーサ３６を形成する。この絶縁スペーサ３６はゲートライン２８と後に続く工程で形成されるキャパシターのストレージノードとの電気的な短絡を防止するために提供される。次に、前記絶縁スペーサ３６の形成された結果物上にｎ+ 型の不純物イオンを注入して前記ソース領域２５の上部表面にｎ+ 型のプラグ層３８を形成する。このｎ+ 型プラグ層は後に続く工程で形成されるストレージノードとソース領域２５間のコンタクト抵抗を減少させるために提供される。次に、前記ｎ+ 型プラグ層３８の形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積して第１導電層４０を形成する。
【００４５】
図９Ａ〜Ｂは物質パターン４２及び第２導電層４４を形成する段階を示し、図９Ａは図９Ｂに示される物質パターン４２を上から見た平面図である。前記第１導電層４０の形成された結果物上に、任意の異方性蝕刻工程に対し前記第１導電層４０を構成する物質とは異なる蝕刻率を有する物質、例えば高温酸化物を沈積して物質層（図示せず）を形成した後、写真蝕刻工程で前記物質層をパターニングして物質パターン４２を形成する。次いで、前記物質パターン４２の形成された結果物上に、任意の異方性蝕刻工程に対し前記物質パターン４２を構成する物質とは異なる蝕刻率を有し前記第１導電層４０を構成する物質とは同程度の蝕刻率を有する導電物質、例えば不純物のドープされたポリシリコンを沈積して第２導電層４４を形成する。
【００４６】
図１０及び図１１はキャパシターのストレージノード４６を形成する段階を示している。前記物質パターン４２を蝕刻マスクとして利用して前記第１及び第２導電層４０、４４をエッチバックすることによって、トランジスタのソース領域２５に接続される二重円筒形のストレージノード４６を形成する。次に、前記物質パターン４２を取り除く。
【００４７】
（第２実施例）
図１２〜図１８は本発明の第２実施例による半導体装置の製造方法を説明するための図面である。
【００４８】
図１２はｎ+ 型のエピタキシャル半導体層５２ａと第１及び第２物質層５４、５６とを形成する段階を示している。ｐ- 型の半導体基板５０上に、この基板をシードとして利用してｎ+ 型エピタキシャル半導体層５２ａを成長させる。このｎ+ 型エピタキシャル半導体層５２ａはイオン注入工程により形成することもできる。次いで、前記ｎ+ 型エピタキシャル半導体層５２ａの形成された結果物上に、例えば酸化物及び窒化物を順に沈積して第１物質層５４及び第２物質層５６を形成する。このとき、前記第２物質層５６はトランジスタを形成するのに十分なだけの高さに形成しておく。
【００４９】
図１３Ａ〜Ｂはビットライン５２及びトレンチ分離領域６０を形成する段階を示し、図１３Ｂは図１３ＡのＡＡ′線に沿う断面図である。写真蝕刻工程により分離領域の形成される部分の前記第１及び第２物質層５４，５６を蝕刻してから、残された第１及び第２物質層５４，５６をマスクとして利用して前記ｎ+ 型エピタキシャル半導体層５２ａを蝕刻し、続けて前記基板５０を所定の深さに蝕刻してトレンチ（図示せず）を形成する。このとき、前記蝕刻工程によりｎ+ 型エピタキシャル半導体層５２ａがパターニングされて埋没ビットライン５２が形成され、また、分離領域として利用される前記トレンチが同時に形成される。従って、活性領域と埋没ビットライン５２とは同一に形成され、前記ビットライン方向（図１３ＡのＢＢ′方向）の活性領域は分離領域を介することなく連続的に伸長している。
【００５０】
次いで、素子間の電気的な絶縁を強化させるために前記ビットライン５２及びトレンチの形成された結果物上にｐ+ 型の不純物イオン５７を注入することによって、前記トレンチの底部領域にｐ+ 不純物層５８を形成する。次に、前記基板５０の全面に絶縁物質、例えば酸化物を沈積しこれをエッチバックして前記トレンチの内部を絶縁物質で埋め立てることによってトレンチ分離領域６０を形成する。このとき、上記のように第２物質層５６は十分に高いので、前記トレンチ分離領域６０を埋め立てる絶縁物質層も相当に高くなる。
【００５１】
図１４はトランジスタのドレイン６２、チャネル６４及びソース領域６６を形成する段階を示している。前記第１及び第２物質層５４，５６を除去した後、トレンチ分離領域６０を除いた半導体基板上に、この基板をシードとして利用してｎ- 型の第１エピタキシャル半導体層６２を成長させる。続けて、このｎ- 型の第１エピタキシャル半導体層６２上にｐ- 型の第２エピタキシャル半導体層６４及びｎ- 型の第３エピタキシャル半導体層６６を連続して成長させることによってシリコンピラーを形成する。前記ｎ- 型の第１エピタキシャル半導体層６２はｎＭＯＳトランジスタのドレイン領域として利用され、ｐ- 型の第２エピタキシャル半導体層６４及びｎ- 型の第３エピタキシャル半導体層６６はそれぞれｎＭＯＳトランジスタのチャネル及びソース領域として利用される。ここで、ドレイン領域として利用される前記ｎ- 型の第１エピタキシャル半導体層６２は、ビットライン５２として用いられるｎ+ 型のエピタキシャル半導体層と接続されている。
【００５２】
また、前記トレンチ分離領域６０を除く基板をシードとして利用してｎＭＯＳトランジスタのチャネル領域として利用されるｐ- 型のエピタキシャル半導体層を前記トレンチ分離領域６０の上部まで成長させた後、ｎ- 型の不純物イオンを高エネルギー及び低エネルギーでそれぞれ２回ずつ注入して前記ｐ- 型のエピタキシャル半導体層の下部と上部にそれぞれドレイン６２及びソース領域６６を形成することもできる。
【００５３】
図１５はゲート絶縁膜６８を形成する段階を示している。トランジスタのドレイン６２、チャネル６４及びソース６６として利用されるシリコンピラーを露出させるために、前記トレンチ分離領域６０の内部の絶縁物質層を前記ドレイン領域６２まで蝕刻する。次いで、前記結果物上に熱酸化工程を施して前記シリコンピラーの表面上にゲート絶縁膜６８を形成する。
【００５４】
図１６Ａ〜Ｂはゲートライン７０を形成する段階を示し、図１６Ａは図１６Ｂに示された平面図のＡＡ′線に沿う断面図であり、図１６Ｂに示された断面図は前記平面図のＢＢ′線に沿う断面図である。前記ゲート絶縁膜６８の形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積した後、写真蝕刻工程で前記導電層、ゲート絶縁膜６８及びシリコンピラーを蝕刻することによって前記シリコンピラーを取り囲むゲートライン７０を形成する。このとき、ビットライン方向（ＢＢ′方向）に各トランジスタを絶縁させるために、前記ゲートライン７０を形成するための蝕刻工程時においてシリコンピラーのドレイン領域６２まで蝕刻する。
【００５５】
図１７は平坦化層７２を形成する段階を示している。前記ゲートライン７０の形成された結果物上に絶縁物質を沈積してから、ゲートライン７０の上部表面が露出されるまで前記絶縁物質層をエッチバックすることによって、前記シリコンピラーによる段差を調節するための平坦化層７２を形成する。このとき、前記平坦化層７２は前記ゲートライン形成のための蝕刻工程時に形成されたホールを完全に埋め立てる。
【００５６】
図１８はコンタクトホール及び第１導電層８２を形成する段階を示している。前記平坦化層７２の形成された結果物上に絶縁物質、例えば高温酸化物及び窒化物を順に沈積して第１絶縁層７４及び第２絶縁層７６を形成する。次いで、写真蝕刻工程で前記トランジスタのソース領域６６上に積層された第２絶縁層７６、第１絶縁層７４、ゲートライン７０及びゲート絶縁膜６８を蝕刻してソース領域６６を露出させるコンタクトホール（図示せず）を形成する。次に、前記コンタクトホールの形成された結果物上に絶縁物質、例えば高温酸化物を沈積しこれをエッチバックして前記コンタクトホールの側面部に絶縁スペーサ７８を形成する。次いで、前記絶縁スペーサ７８の形成された結果物上にｎ+ 型の不純物イオンを注入して前記ソース領域６６の上部表面にｎ+ 型のフラグ層８０を形成する。次に、前記ｎ+ 型のフラグ層８０の形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積して第１導電層８２を形成する。次いで、図示していないが、前記第１実施例で説明した方法を参照してキャパシターのストレージノード製造工程を実施する。
【００５７】
上記した本発明の第２実施例によれば、高濃度でドープされたエピタキシャル半導体層を活性領域及びビットラインとして同時に利用し、１回の写真蝕刻工程のみでトレンチ分離領域及びシリコンピラーを形成できるので、２回の写真蝕刻工程を省くことができる（前述した第１実施例によれば、トレンチ分離領域を形成した後にビットライン及びシリコンピラーを形成するための絶縁膜柱を形成する写真蝕刻工程が必要である）。
【００５８】
（第３実施例）
図１９〜図２８は本発明の第３実施例による半導体装置の製造方法を説明するための図面である。
【００５９】
図１９はｎ+ 型の埋没不純物層１０２を形成する段階を示している。ｐ- 型の半導体基板１００の全面にｎ+ 型の第１不純物イオン１０１を高エネルギーで注入して前記基板１００の所定の深さにｎ+ 型の埋没不純物層１０２を形成する。また、もちろん前記ｎ+ 型の埋没不純物層１０２をエピタキシャル工程により形成することも可能であり、この場合には基板１００上に埋没不純物層１０２が形成される。
【００６０】
図２０はｎ+ 型の表面不純物層１０４を形成する段階を示している。前記ｎ+ 型の埋没不純物層１０２の形成された基板１００の全面にｎ+ 型の第２不純物イオン１０３を注入して、前記基板１００の表面にｎ+ 型の表面不純物層１０４を形成する。前記ｎ+ 型の表面不純物層１０４はｎＭＯＳトランジスタのソース領域として用いられ、ｎ+ 型の埋没不純物１０２はドレイン領域として利用され、それらの間のｐ- 型基板１００はチャネル領域として利用される。
【００６１】
ここで、図１９と関連して前記ｎ+ 型の埋没不純物１０２をエピタキシャル工程で形成する場合には、ｎ+ 型の埋没不純物１０２上にｐ- 型のエピタキシャル半導体層を成長させ、更にその上にｎ+ 型の表面不純物層１０４を形成する。また、ｎ+ 型の表面不純物層１０４は前記基板１００上にｎ+ 型不純物でドープされたポリシリコンを沈積して形成することもできる。
【００６２】
図２１Ａ〜Ｂはトレンチ分離領域１１６を形成する段階を示している。トランジスタのドレイン１０２、チャネル１００及びソース領域１０４の形成された結果物上に、トレンチ分離領域を形成するためのマスク層として第１酸化膜１０６、ポリシリコン膜１０８、第２酸化膜１１０及び窒化膜１１２を順に形成する。次いで、写真蝕刻工程で前記マスク層を蝕刻した後、残された前記マスク層を蝕刻マスクとして利用して前記基板１００をドレイン領域１０２よりも深く蝕刻することによって第１トレンチ（図示せず）を形成する。次に、素子間の電気的な絶縁を強化させるために、前記第１トレンチの形成された結果物上にｐ+ 型の不純物イオン１１３を注入することによって、前記第１トレンチの底部領域の下にｐ+ 不純物層１１４を形成する。次いで、前記結果物の全面に絶縁物質、例えば酸化物を沈積しこれをエッチバックして前記第１トレンチの内部を絶縁物質で埋め立てることによってトレンチ分離領域１１６を形成する。このとき、前記絶縁物質層は第１酸化膜１０６までエッチバックする。
【００６３】
図２２及び図２３Ａ〜Ｂは埋没ビットライン１２２を形成する段階を示し、図２３Ａと２３Ｂはそれぞれ図２２のＡＡ′線及びＢＢ′線に沿う断面図である。写真蝕刻工程で前記トレンチ分離領域１１６により限定された活性領域の所定部分をドレイン領域１０２まで蝕刻することによって、埋没ビットラインを形成するための第２トレンチ（図示せず）を形成する。このとき、前記第２トレンチの蝕刻工程時、埋没ビットラインに屈曲が生じることを防止するためにトレンチ分離領域１１６を埋め立てている酸化物とシリコンとの蝕刻選択比は１：１に維持しておく。
【００６４】
次に、前記第２トレンチの形成された結果物全面にｎ+ 型の不純物イオン１２１を注入して第２トレンチの底部領域にｎ+ 型の不純物層（図示せず）を形成する。次いで、前記第２トレンチの形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積しこれをエッチバックしてビットライン１２２を形成する。次に、前記ビットライン１２２の形成された結果物上に酸化物を沈積しこれをエッチバックして前記ビットライン１２２上に第１絶縁膜１２４を形成し、更にこの第１絶縁膜１２４上に窒化物を沈積しこれをエッチバックして前記第１絶縁膜１２４上に第２絶縁膜１２６を形成する。この時、前記マスク層として利用された窒化膜１１２が取り除かれる。次いで、前記結果物上に酸化物を更に沈積しこれをエッチバックして第３絶縁膜１２８を形成する。この時、前記マスク層として用いられた第２酸化膜１１０が取り除かれる。ここで、窒化膜からなる前記第２絶縁膜１２６の位置（厚さ）によって、後に続くシリコンピラー形成工程時にビットライン１２２と第１絶縁膜１２４の厚さが決定され、また、同前記第２絶縁膜１２６によってシリコンピラー間の段差が低められ、後に続くゲートライン蝕刻工程時にゲートストリンガー(gate stringer) の発生が防止される。
【００６５】
図２４Ａ〜Ｂはシリコンピラーを形成する段階を示し、図２４Ａと図２４Ｂはそれぞれ図２２のＡＡ′線及びＢＢ′線に沿う断面図である。前記トレンチ分離領域１１６内の絶縁物質層をドレイン領域１０２まで蝕刻して、ドレイン１０２、チャネル１００及びソース領域１０４からなるシリコンピラーを形成する。このとき、前記蝕刻工程時に第２絶縁膜１２８は共に蝕刻され、また、トレンチ分離領域を形成するためのマスク層として用いられるポリシリコン膜１０８はシリコンピラーの形成される基板領域が蝕刻されることを防止する。次いで、前記ポリシリコン膜１０８及び第１酸化膜１０６を湿式蝕刻工程で全部除去する。
【００６６】
図２５Ａ〜Ｂはゲート絶縁膜１３０及びゲートライン１３２を形成する段階を示している。前記シリコンピラーの形成された結果物上に熱酸化工程を施してシリコンピラーの表面上にゲート絶縁膜１３０を形成する。次いで、前記ゲート絶縁膜１３０の形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積した後、写真蝕刻工程で前記導電層を蝕刻することによって前記シリコンピラーを取り囲むゲートライン１３２を形成する。
【００６７】
図２６は前記ゲートライン１３２の形成された結果物を示す斜視図である。
【００６８】
図２７は平坦化層１３４を形成する段階を示している。前記ゲートライン１３２の形成された結果物上に絶縁物質を沈積した後、ゲートライン１３２の上部表面が露出されるまで前記絶縁物質層をエッチバックすることによって、前記シリコンピラーによる段差を調節するための平坦化層１３４を形成する。
【００６９】
図２８はコンタクトホール及び第１導電層１４４を形成する段階を示している。前記平坦化層１３４の形成された結果物上に絶縁物質、例えば高温酸化物及び窒化物を順に沈積して第１絶縁層１３６及び第２絶縁層１３８を形成する。次いで、写真蝕刻工程で前記トランジスタのソース領域１０４上に積層された第２絶縁層１３８、第１絶縁層１３６、ゲートライン１３２及びゲート絶縁膜１３０を蝕刻してソース領域１０４を露出させるコンタクトホール（図示せず）を形成する。次に、前記コンタクトホールの形成された結果物上に絶縁物質、例えば高温酸化物を沈積しこれをエッチバックして前記コンタクトホールの側面部に絶縁スペーサ１４０を形成する。それから、前記絶縁スペーサ１４０の形成された結果物上にｎ+ 型の不純物イオンを注入して前記ソース領域１０４の上部表面にｎ+ 型のフラグ層１４２を形成する。次に、前記ｎ+ 型のフラグ層１４２の形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積して第１導電層１４４を形成する。次いで、図示していないが、前記第１実施例で説明した方法を参照してキャパシターのストレージノード製造工程を実施する。
【００７０】
上記した本発明の第３実施例によれば、選択的にエピタキシャル半導体層を成長させなくても埋没ビットライン及びシリコンピラーを形成することができる。また、キャパシターのストレージノードとトランジスタのソース領域とのコンタクトホール面積が前記シリコンピラーの中心部に位置する埋没ビットライン領域によって減少する。
【００７１】
なお、本発明は上記した実施例に限定されるものではなく、本発明の思想を逸脱しない範囲内において種々の改変をなし得ることはもちろんである。
【００７２】
【発明の効果】
【００７６】
請求項１の発明によれば、埋没ビットライン構造とシリコンピラーを取り囲む垂直ゲート構造とが提供されるので、有効活性領域の面積を最大限活用することができる。また、スタックキャパシターが形成されるので、メモリセル間にすぐれた分離特性が得られる。さらに、ゲートライン上にコンタクトホールを有する絶縁層を形成し、この絶縁層上にキャパシターのストレージノードを形成したので、電極間のショート発生の可能性が少なくなる。本発明によれば、さらに、キャパシターのストレージノードとトランジスタのソース領域とのコンタクトホール面積をシリコンピラーの中心部に位置する埋没ビットラインにより低減することができる。
【００７７】
請求項２の発明によれば、簡略化された工程で、ビットライン上にトランジスタ及びキャパシターを形成し、シリコンピラーを取り囲む垂直ゲートラインを形成することができる。
【００７８】
請求項３の発明によれば、ビットラインを通常の蒸着方法で容易に形成することができる。
【００７９】
請求項４の発明によれば、選択的エピタキシャル工程により活性領域上にのみシリコンピラーを形成し、また、相異なる導電型のエピタキシャル半導体層を連続的に順次成長させてトランジスタのドレイン、チャネル及びソース領域を形成することができる。
【００８０】
請求項５の発明によれば、１回のエピタキシャル工程と２回のイオン注入工程によりトランジスタのドレイン、チャネル及びソース領域を形成することができる。
【００８１】
請求項６の発明によれば、容易に二重円筒形のストレージノードを形成することができる。
【００８２】
請求項７の発明によれば、請求項２の発明の効果に加えて、活性領域とビットラインを同一のパターンに形成し、１回の写真蝕刻工程のみでトレンチ分離領域及びシリコンピラーを形成することができる。
【００８３】
請求項８の発明によれば、エピタキシャル半導体層により形成されたビットラインを活性領域として用いることができる。
【００８４】
請求項９の発明によれば、ビットライン方向に各トランジスタを絶縁させることができる。
【００８５】
請求項１０の発明によれば、請求項２の発明の効果に加えて、簡略化された工程で、キャパシターのストレージノードとトランジスタのソース領域とのコンタクトホール面積をシリコンピラーの中心部に位置する埋没ビットラインにより低減することができる。
【００８６】
請求項１１の発明によれば、エピタキシャル工程を連続的に施してトランジスタのドレイン、チャネル及びソースを形成することができる。
【００８７】
請求項１２の発明によれば、容易なイオン注入工程により埋没不純物層及び表面不純物層を形成することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施例による半導体装置の製造工程を示す図
【図２】 図１の製造工程に続く工程図
【図３】 図２の製造工程に続く工程図
【図４】 図３の製造工程に続く工程図
【図５】 図４の製造工程に続く工程図
【図６】 図５の製造工程に続く工程図
【図７】 図６の製造工程に続く工程図
【図８】 図７の製造工程に続く工程図
【図９】 図８の製造工程に続く工程図
【図１０】 図９の製造工程に続く工程図
【図１１】 図１０の製造工程に続く工程図
【図１２】 本発明の第２実施例による半導体装置の製造工程を示す図
【図１３】 図１２の製造工程に続く工程図
【図１４】 図１３の製造工程に続く工程図
【図１５】 図１４の製造工程に続く工程図
【図１６】 図１５の製造工程に続く工程図
【図１７】 図１６の製造工程に続く工程図
【図１８】 図１７の製造工程に続く工程図
【図１９】 本発明の第３実施例による半導体装置の製造工程を示す図
【図２０】 図１９の製造工程に続く工程図
【図２１】 図２０の製造工程に続く工程図
【図２２】 図２１の製造工程に続く工程図
【図２３】 同じく図２１の製造工程に続く工程図
【図２４】 図２１及び図２２の製造工程に続く工程図
【図２５】 図２４の製造工程に続く工程図
【図２６】 図２５の製造工程に続く工程図
【図２７】 図２６の製造工程に続く工程図
【図２８】 図２７の製造工程に続く工程図
【符号の説明】
１０，５０…半導体基板
１２，６０…トレンチ分離領域
１８，５２，１２２…ビットライン
２０…第１絶縁膜
２２…第２絶縁膜
２３，６２…第１エピタキシャル半導体層（ドレイン領域）
２４，６４…第２エピタキシャル半導体層（チャネル領域）
２５，６４…第３エピタキシャル半導体層（ソース領域）
２６，６８，１３０…ゲート絶縁膜
２８，７０，１３２…ゲートライン
３０，７２，１３４…平坦化層
３２，７４，１３６…第１絶縁層
３４，７６，１３８…第２絶縁層
３６，７８，１４０…絶縁スペーサ
４０…第１導電層
４２…物質パターン
４４…第２導電層
４６…ストレージノード
５２ａ…エピタキシャル半導体層（導電層）
５４…第１物質層
５６…第２物質層
１００…半導体基板（チャネル領域）
１０２…埋没不純物層
１０４…表面不純物層
１１６…トレンチ分離領域（第１トレンチ分離領域）
１２４…第１絶縁膜
１２６…第２絶縁膜
Ｉ…絶縁膜柱
【産業上の利用分野】
本発明は半導体装置及びその製造方法に係り、特に埋没ビットラインとシリンダー形のゲートセルとを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリセル、特にＤＲＡＭセルの集積度を上げるためには、できるだけ小さい面積にできるだけ多い数の素子を集積させることが重要である。
【０００３】
次世代素子のギガビット級ＤＲＡＭセルは一つのトランジスタと一つのキャパシターとからなるメモリセルの面積が０．３μｍ2 以下の水準であり、これはメガビット級ＤＲＡＭセルにおいて相互接続用のコンタクトホール一つの面積に過ぎない。このように小さい面積に単位セル構成のためトランジスタ、キャパシター及び相互接続用のコンタクトホールをそれぞれ一つずつ共に形成することはほとんど不可能である。
【０００４】
今まで用いられてきた大部分のメモリセルはトランジスタ、キャパシター及びコンタクトホールが平面レイアウト上、互いに横に並べられており、それぞれそれら面積の和がメモリセルの面積を決定する要素として作用した。従って、ギガビット級のメモリセルを構成しようとすれば、約０．３μｍ2 以下の面積中にトランジスタ、キャパシター、及びソースとドレイン領域を接続するためのコンタクトホールをすべて形成しなければならないので、面積の限界を克服するためには３次元的なセル構造が必要となり、ラテラルレイアウトから垂直レイアウト構造にセル構造を変更すべきである。
【０００５】
また、分離領域間の間隔を縮小して活性領域の面積を最大化し、追加的な活性領域の損失を招かない垂直構造のコンタクトホールを形成することによって有効活性領域の面積を最大に活用することが必須である。
【０００６】
ケイ．スノウチ（K. Sunouchi ）等は、単位メモリセルを構成するすべての素子が、マトリックス状のトレンチによって分離されたシリコンピラー内に形成されるＳＧＴセルを提案している（参照文献、IDEM′89, “ A Surrounding Gate Transistor(SGT) Cell for 64/256Mbit DRAMs" )。
【０００７】
【発明が解決しようとする課題】
しかしながら、前記ＳＧＴセルの製造方法には次のような問題点がある。
第１に、シリコンピラーとキャパシターを形成する工程が複雑である。
第２に、トレンチキャパシターを形成するため、ストレージノードとして用いられるｎ- ドーピング領域が高濃度に形成された場合、基板内でトレンチ間にタッキング(tacking) 現象が生じる場合があるので、メモリセル間の分離特性が脆弱である。
第３に、ゲート電極を形成するための蝕刻工程時にキャパシターのプレートノードを絶縁する絶縁層が蝕刻されるので、ゲート電極形成時にキャパシタープレートノードとゲート電極間にショートが発生する可能性が大きい。
【０００８】
本発明の目的は、上記した従来方法の問題点を解決できる高集積半導体装置を提供することである。
【０００９】
本発明の他の目的は、上記半導体装置を製造するのに特に適した高集積半導体装置の製造方法を提供することである。
【００１０】
【課題を達成するための手段】
【００１４】
本発明の半導体装置は、半導体基板と、前記半導体基板に活性領域を限定するために形成された第１トレンチ分離領域と、前記第１トレンチ分離領域の間に形成され、前記半導体基板の表面部分から下へ順にトランジスタのソース、チャネル及びドレイン領域を形成してなるシリコンピラーと、前記シリコンピラーの上面から前記シリコンピラーのドレイン領域まで形成された第２トレンチと、前記第２トレンチの底部に形成されたビットラインと、前記第２トレンチの内部を埋め立てる絶縁膜と、前記シリコンピラーを取り囲んでその上に順に形成されたゲート絶縁膜及びゲートラインと、隣接する前記ゲートラインの間に形成された平坦化層と、前記ゲートライン上に形成され、前記トランジスタのソース領域を露出させるコンタクトホールを有する絶縁層と、前記絶縁層上に形成され、前記コンタクトホールを通じて前記トランジスタのソース領域に接続されるキャパシターのストレージノードとを具備して構成されている。
【００１５】
そして、上記半導体装置の製造方法としては、第１導電型の半導体基板に活性領域を限定するためのトレンチ分離領域を形成する段階と、前記トレンチ分離領域の形成された前記半導体基板上にビットラインを形成する段階と、前記トレンチ分離領域上に第１絶縁膜とこの第１絶縁膜に積層された第２絶縁膜とからなる絶縁膜柱を形成する段階と、前記絶縁膜柱から露出された前記半導体基板上に、下から順にトランジスタのドレイン、チャネル及びソース領域を形成してなるシリコンピラーを形成する段階と、前記第２絶縁膜を取り除く段階と、前記シリコンピラーを取り囲むようにゲート絶縁膜及びゲートラインを順に形成する段階と、前記ゲートラインの形成された結果物上に絶縁物質を沈積し、これをエッチバックして平坦化層を形成する段階と、前記平坦化層の形成された結果物上に絶縁層を形成する段階と、前記絶縁層を部分的に蝕刻して前記シリコンピラーのソース領域を露出させるコンタクトホールを形成する段階と、前記コンタクトホールの形成された結果物上に、前記コンタクトホールを通じて前記ソース領域に接続されるキャパシターのストレージノードを形成する段階とを具備して構成されている。
【００１６】
ビットラインを通常の蒸着方法で容易に形成するために、前記ビットラインは不純物のドープされたポリシリコン層からなっている。
【００１７】
また、選択的エピタキシャル工程により活性領域上にのみシリコンピラーを形成し、また、相異なる導電型のエピタキシャル半導体層を連続的に順次成長させてトランジスタのドレイン、チャネル及びソース領域を形成するために、前記シリコンピラーを形成する段階は、前記絶縁膜柱から露出された前記半導体基板上に、トランジスタのドレイン領域として利用される第２導電型の第１エピタキシャル半導体層を形成する段階と、前記第１エピタキシャル半導体層上に、トランジスタのチャネル領域として利用される第１導電型の第２エピタキシャル半導体層を形成する段階と、前記第２エピタキシャル半導体層上に、トランジスタのソース領域として用いられる第２導電型の第３エピタキシャル半導体層を形成する段階とからなっている。
【００１８】
あるいは、１回のエピタキシャル工程と２回のイオン注入工程によりトランジスタのドレイン、チャネル及びソース領域を形成するために、前記シリコンピラーを形成する段階は、前記絶縁膜柱から露出された前記半導体基板上に第１導電型のエピタキシャル半導体層を形成する段階と、前記エピタキシャル半導体層の形成された結果物上に第２導電型の第１不純物イオンを第１エネルギーで注入することにより、前記エピタキシャル半導体層の下部にトランジスタのドレイン領域を形成する段階と、前記ドレイン領域の形成された結果物上に第２導電型の第２不純物イオンを前記第１エネルギーよりも低い第２エネルギーで注入することにより、前記エピタキシャル半導体層の上部にトランジスタのソース領域を形成する段階とからなっている。
【００１９】
さらに、二重円筒形のストレージノードを形成するために、前記キャパシターのストレージノードを形成する段階は、前記コンタクトホールの形成された結果物上に第１導電層を形成する段階と、前記第１導電層上に物質パターンを形成する段階と、前記物質パターンの形成された結果物上に第２導電層を形成する段階と、前記第２導電層及び前記第１導電層をエッチバックする段階と、前記物質パターンを取り除く段階とからなっている。
【００２０】
上記半導体装置の他の製造方法としては、第１導電型の半導体基板上に導電層及び物質層を順に形成する段階と、前記物質層、前記導電層及び前記半導体基板を蝕刻してビットラインを形成すると同時にトレンチを形成する段階と、前記トレンチの内部を絶縁物質で埋め立ててトレンチ分離領域を形成する段階と、前記物質層を取り除く段階と、前記トレンチ分離領域を除く前記半導体基板上に、下から順にトランジスタのドレイン、チャネル及びソース領域を形成してなるシリコンピラーを形成する段階と、前記トレンチ分離領域内部の絶縁物質層を前記シリコンピラーのドレイン領域まで蝕刻する段階と、前記シリコンピラーを取り囲むようにゲート絶縁膜及びゲートラインを順に形成する段階と、前記ゲートラインの形成された結果物上に絶縁物質を沈積し、これをエッチバックして平坦化層を形成する段階と、前記平坦化層の形成された結果物上に絶縁層を形成する段階と、前記絶縁層を部分的に蝕刻して前記シリコンピラーのソース領域を露出させるコンタクトホールを形成する段階と、前記コンタクトホールの形成された結果物上に、前記コンタクトホールを通じて前記ソース領域に接続されるキャパシターのストレージノードを形成する段階とを具備して構成されている。
【００２１】
エピタキシャル半導体層により形成されたビットラインを活性領域として用いるために、前記ビットラインはエピタキシャル工程によって形成される。
【００２２】
また、ビットライン方向に各トランジスタを絶縁させるためにシリコンピラーのドレイン領域まで蝕刻してゲートラインを形成すべく、前記ゲート絶縁膜及びゲートラインを形成する段階は、前記シリコンピラーの表面上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の形成された結果物上に導電層を形成する段階と、前記導電層、前記ゲート絶縁膜及び前記シリコンピラーを前記ドレイン領域まで蝕刻して前記シリコンピラーを取り囲むゲートラインを形成する段階とからなっている。
【００２３】
上記半導体装置のさらに他の製造方法としては、第１導電型の半導体基板内に第２導電型の埋没不純物層を形成する段階と、前記埋没不純物層の形成された前記半導体基板の表面に第２導電型の表面不純物層を形成する段階と、前記表面不純物層の形成された前記半導体基板に活性領域を限定するための第１トレンチ分離領域を形成する段階と、前記活性領域の部分の前記半導体基板を前記埋没不純物層まで蝕刻して第２トレンチを形成する段階と、前記第２トレンチの底部にビットラインを形成する段階と、前記ビットラインの形成された前記第２トレンチの内部を絶縁物質で埋め立てる段階と、前記第１トレンチ分離領域を前記埋没不純物層まで蝕刻して、前記第２導電型の埋没不純物層、前記第１導電型の半導体基板及び前記第２導電型の表面不純物層からなるシリコンピラーを形成する段階と、前記シリコンピラーを取り囲むようにゲート絶縁膜及びゲートラインを順に形成する段階と、前記ゲートラインの形成された結果物上に絶縁物質を沈積し、これをエッチバックして平坦化層を形成する段階と、前記平坦化層の形成された結果物上に絶縁層を形成する段階と、前記絶縁層を部分的に蝕刻して前記シリコンピラーの表面不純物層を露出させるコンタクトホールを形成する段階と、前記コンタクトホールの形成された結果物上に、前記コンタクトホールを通じて前記表面不純物層に接続されるキャパシターのストレージノードを形成する段階とを具備して構成されている。
【００２４】
エピタキシャル工程を連続的に施してトランジスタのドレイン、チャネル及びソースを形成するために、前記第２導電型の埋没不純物層及び表面不純物層はエピタキシャル工程により形成される。
【００２５】
あるいは、容易なイオン注入工程により埋没不純物層及び表面不純物層を形成するために、前記第２導電型の埋没不純物層は前記半導体基板に第２導電型の第１不純物イオンを第１エネルギーで注入して形成し、また、前記第２導電型の表面不純物層は前記半導体基板に第２導電型の第２不純物イオンを前記第１エネルギーよりも低い第２エネルギーで注入して形成する。
【００２６】
【作用】
上記のように構成された半導体装置にあっては、ビットライン上にトランジスタとキャパシターとが形成されて埋没ビットラインを構成し、シリコンピラーを取り囲む形態で垂直ゲートラインが形成されているので、メモリ有効活性領域の面積が最大限に活用される。
【００２７】
また、トレンチキャパシターではなくスタックキャパシターが形成されるので、基板内でトレンチ間にタッキング現象が生じるということがなく、メモリセル間の分離特性が強化される。
【００２８】
さらに、ゲートライン上にコンタクトホールを有する絶縁層を形成し、この絶縁層上にキャパシターのストレージノードを形成したので、ゲートラインとキャパシターのストレージノード間のショート発生の可能性が少なくなる。
【００２９】
更に上記した半導体装置にあっては、キャパシターのストレージノードとトランジスタのソース領域とのコンタクトホール面積が、シリコンピラーの中心部に位置する埋没ビットラインによって低減される。
【００３０】
そして、上記のように構成された半導体装置の製造方法にあっては、簡略化された工程で、ビットライン上にトランジスタ及びキャパシターを形成し、シリコンピラーを取り囲む垂直ゲートラインを形成することができる。
【００３１】
また、ゲートラインを形成した後このゲートライン上に絶縁層（好ましくは、少なくとも２つの物質からなる）を形成し、この絶縁層を蝕刻してソース領域を露出させるコンタクトホールを形成した後、このコンタクトホールの側壁に絶縁スペーサを形成するので、前記絶縁層をなしている物質のうちの１つを、コンタクトホールを形成するための蝕刻工程時に蝕刻阻止層の役割をはたす物質として使えるため、前記蝕刻工程時にゲートラインが露出されるのが防止される。さらに、前記絶縁スペーサによってゲートラインとキャパシターとの電気的なショートが確実に防止される。
【００３２】
上記した他の製造方法にあっては、更に、活性領域とビットラインを同一のパターンに形成し、１回の写真蝕刻工程のみでトレンチ分離領域及びシリコンピラーを形成することができる。
【００３３】
上記したさらに他の製造方法にあっては、更に、簡略化された工程で、キャパシターのストレージノードとトランジスタのソース領域とのコンタクトホール面積がシリコンピラーの中心部に位置する埋没ビットラインにより低減される。
【００３４】
【実施例】
以下、添付した図面に基づいて本発明を詳細に説明する。
【００３５】
（第１実施例）
図１〜図１１は本発明の第１実施例による半導体装置の製造方法を説明するための図面である。
【００３６】
図１Ａ〜Ｃはトレンチ分離領域１２を形成する段階を示し、図１Ｂと図１Ｃはそれぞれ図１ＡのＡＡ′線及びＢＢ′線に沿う断面図である。第１導電型、例えばｐ- 型の半導体基板１０上に窒化物を沈積しこれを写真蝕刻工程でパターニングすることによって、前記半導体基板１０の活性領域が形成される部分にのみ窒化物パターン１１を形成する。次いで、この窒化物パターン１１を蝕刻マスクとして利用して前記基板１０を所定の深さに蝕刻してトレンチ（図示せず）を形成した後、素子間の電気的絶縁を強化させるためにｐ+ 型の不純物イオンを注入することによって前記トレンチの底部領域の下にｐ+ 不純物層１４を形成する。次に、前記トレンチの形成された基板１０の全面に絶縁物質、例えば酸化物を沈積し、これをエッチバックして前記トレンチの内部を絶縁物質で埋め立てることによってトレンチ分離領域１２を形成する。
【００３７】
図２Ａ〜Ｃはビットライン１８を形成する段階を示し、図２Ｂと図２Ｃはそれぞれ図２ＡのＡＡ′線及びＢＢ′線に沿う断面図である。前記活性領域上の窒化物パターン１１を取り除いてから、半導体基板１０の全面に第２導電型、例えばｎ+ 型の不純物イオンを注入して前記基板１０の表面にｎ+ 型の不純物層１６を形成する。このｎ+ 型の不純物層１６は後に続く工程で形成されるビットラインとトランジスタのドレイン領域間のコンタクト抵抗を減少させるために提供される。次いで、前記ｎ+ 型の不純物層１６の形成された基板１０上に導電物質、例えば不純物のドープされたポリシリコンを沈積しこれを写真蝕刻工程でパターニングすることによってビットライン１８を形成する。
【００３８】
図３Ａ〜Ｂは絶縁膜柱Ｉを形成する段階を示し、図３Ａと図３Ｂはそれぞれ図２ＡのＡＡ′線及びＢＢ′線に沿う断面図である。前記ビットライン１８の形成された結果物全面に、例えば窒化物及び酸化物を順に沈積して第１絶縁膜２０及び第２絶縁膜２２を形成した後、写真蝕刻工程で前記第１絶縁膜２０及び第２絶縁膜２２をパターニングすることによって絶縁膜柱Ｉを形成する。この絶縁膜柱Ｉは、平面的に眺めると格子状の枠になっている。
【００３９】
図４Ａ〜Ｃ及び図５はトランジスタのドレイン２３、チャネル２４及びソース領域２５を形成する段階を示し、図４Ｂと図４Ｃはそれぞれ図４ＡのＡＡ′線及びＢＢ′線に沿う断面図であり、図５は前記ＢＢ′線に沿う断面斜視図である。前記絶縁膜柱Ｉの隣接部の露出された半導体基板をシードとして利用してｎ- 型の第１エピタキシャル半導体層２３を成長させてから、続けてその上にｐ- 型の第２エピタキシャル半導体層２４及びｎ- 型の第３エピタキシャル半導体層２５を連続して成長させることによってシリコンピラーを形成する。前記ｎ- 型の第１エピタキシャル半導体層２３はｎＭＯＳトランジスタのドレイン領域として利用され、ｐ- 型の第２エピタキシャル半導体層２４及びｎ- 型の第３エピタキシャル半導体層２５はそれぞれｎＭＯＳトランジスタのチャネル及びソース領域として用いられる。ここで、ドレイン領域として利用される前記ｎ- 型の第１エピタキシャル半導体層２３はビットライン１８と接続されている。
【００４０】
また、前記絶縁膜柱Ｉの隣接部の露出された基板をシードとして利用してｎＭＯＳトランジスタのチャネル領域として利用されるｐ- 型のエピタキシャル半導体層を前記絶縁膜柱Ｉの上部まで成長させた後、ｎ- 型の不純物イオンを高エネルギー及び低エネルギーでそれぞれ２回ずつ注入して前記ｐ- 型のエピタキシャル半導体層の下部と上部にそれぞれドレイン２３及びソース領域２５を形成することもできる。
【００４１】
次いで、前記絶縁膜柱Ｉを構成している第２絶縁膜２２を取り除く。その結果物は図５に示されている。
【００４２】
図６Ａ〜Ｃはゲート絶縁膜２６及びゲートライン２８を形成する段階を示し、図６Ｂと図６Ｃはそれぞれ図６ＡのＡＡ′線及びＢＢ′線に沿う断面図である。トランジスタのドレイン２３、チャネル２４及びソース２５として利用されるシリコンピラーの形成された結果物上に熱酸化工程を施して前記シリコンピラーの表面上にゲート絶縁膜２６を形成する。次いで、このゲート絶縁膜２６の形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積してから、写真蝕刻工程で前記導電層をパターニングすることによって前記シリコンピラーを取り囲むゲートライン２８を形成する。このとき、トレンチ分離領域１２上のビットライン１８と前記ゲートライン２８とは第１絶縁膜２０によって相互に絶縁されている。
【００４３】
図７Ａ〜Ｂは平坦化層３０を形成する段階を示している。前記ゲートライン２８の形成された結果物上に絶縁物質を沈積した後、ゲートライン２８の上部表面が露出されるまで前記絶縁物質層をエッチバックすることによって、前記シリコンピラーによる段差を調節するための平坦化層３０を形成する。
【００４４】
図８Ａ〜Ｂはコンタクトホール及び第１導電層４０を形成する段階を示している。前記平坦化層３０の形成された結果物上に絶縁物質、例えば高温酸化物及び窒化物を順に沈積して第１絶縁層３２及び第２絶縁層３４を形成する。このとき、前記第２絶縁層３４上に、例えば高温酸化物からなる第３絶縁層を更に形成することもできる。次いで、写真蝕刻工程で前記トランジスタのソース領域２５上に積層された第２絶縁層３４、第１絶縁層３２、ゲートライン２８及びゲート絶縁膜２６を蝕刻してソース領域２５を露出させるコンタクトホール（図示せず）を形成する。次に、前記コンタクトホールの形成された結果物上に絶縁物質、例えば高温酸化物を沈積しこれをエッチバックして前記コンタクトホールの側面部に絶縁スペーサ３６を形成する。この絶縁スペーサ３６はゲートライン２８と後に続く工程で形成されるキャパシターのストレージノードとの電気的な短絡を防止するために提供される。次に、前記絶縁スペーサ３６の形成された結果物上にｎ+ 型の不純物イオンを注入して前記ソース領域２５の上部表面にｎ+ 型のプラグ層３８を形成する。このｎ+ 型プラグ層は後に続く工程で形成されるストレージノードとソース領域２５間のコンタクト抵抗を減少させるために提供される。次に、前記ｎ+ 型プラグ層３８の形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積して第１導電層４０を形成する。
【００４５】
図９Ａ〜Ｂは物質パターン４２及び第２導電層４４を形成する段階を示し、図９Ａは図９Ｂに示される物質パターン４２を上から見た平面図である。前記第１導電層４０の形成された結果物上に、任意の異方性蝕刻工程に対し前記第１導電層４０を構成する物質とは異なる蝕刻率を有する物質、例えば高温酸化物を沈積して物質層（図示せず）を形成した後、写真蝕刻工程で前記物質層をパターニングして物質パターン４２を形成する。次いで、前記物質パターン４２の形成された結果物上に、任意の異方性蝕刻工程に対し前記物質パターン４２を構成する物質とは異なる蝕刻率を有し前記第１導電層４０を構成する物質とは同程度の蝕刻率を有する導電物質、例えば不純物のドープされたポリシリコンを沈積して第２導電層４４を形成する。
【００４６】
図１０及び図１１はキャパシターのストレージノード４６を形成する段階を示している。前記物質パターン４２を蝕刻マスクとして利用して前記第１及び第２導電層４０、４４をエッチバックすることによって、トランジスタのソース領域２５に接続される二重円筒形のストレージノード４６を形成する。次に、前記物質パターン４２を取り除く。
【００４７】
（第２実施例）
図１２〜図１８は本発明の第２実施例による半導体装置の製造方法を説明するための図面である。
【００４８】
図１２はｎ+ 型のエピタキシャル半導体層５２ａと第１及び第２物質層５４、５６とを形成する段階を示している。ｐ- 型の半導体基板５０上に、この基板をシードとして利用してｎ+ 型エピタキシャル半導体層５２ａを成長させる。このｎ+ 型エピタキシャル半導体層５２ａはイオン注入工程により形成することもできる。次いで、前記ｎ+ 型エピタキシャル半導体層５２ａの形成された結果物上に、例えば酸化物及び窒化物を順に沈積して第１物質層５４及び第２物質層５６を形成する。このとき、前記第２物質層５６はトランジスタを形成するのに十分なだけの高さに形成しておく。
【００４９】
図１３Ａ〜Ｂはビットライン５２及びトレンチ分離領域６０を形成する段階を示し、図１３Ｂは図１３ＡのＡＡ′線に沿う断面図である。写真蝕刻工程により分離領域の形成される部分の前記第１及び第２物質層５４，５６を蝕刻してから、残された第１及び第２物質層５４，５６をマスクとして利用して前記ｎ+ 型エピタキシャル半導体層５２ａを蝕刻し、続けて前記基板５０を所定の深さに蝕刻してトレンチ（図示せず）を形成する。このとき、前記蝕刻工程によりｎ+ 型エピタキシャル半導体層５２ａがパターニングされて埋没ビットライン５２が形成され、また、分離領域として利用される前記トレンチが同時に形成される。従って、活性領域と埋没ビットライン５２とは同一に形成され、前記ビットライン方向（図１３ＡのＢＢ′方向）の活性領域は分離領域を介することなく連続的に伸長している。
【００５０】
次いで、素子間の電気的な絶縁を強化させるために前記ビットライン５２及びトレンチの形成された結果物上にｐ+ 型の不純物イオン５７を注入することによって、前記トレンチの底部領域にｐ+ 不純物層５８を形成する。次に、前記基板５０の全面に絶縁物質、例えば酸化物を沈積しこれをエッチバックして前記トレンチの内部を絶縁物質で埋め立てることによってトレンチ分離領域６０を形成する。このとき、上記のように第２物質層５６は十分に高いので、前記トレンチ分離領域６０を埋め立てる絶縁物質層も相当に高くなる。
【００５１】
図１４はトランジスタのドレイン６２、チャネル６４及びソース領域６６を形成する段階を示している。前記第１及び第２物質層５４，５６を除去した後、トレンチ分離領域６０を除いた半導体基板上に、この基板をシードとして利用してｎ- 型の第１エピタキシャル半導体層６２を成長させる。続けて、このｎ- 型の第１エピタキシャル半導体層６２上にｐ- 型の第２エピタキシャル半導体層６４及びｎ- 型の第３エピタキシャル半導体層６６を連続して成長させることによってシリコンピラーを形成する。前記ｎ- 型の第１エピタキシャル半導体層６２はｎＭＯＳトランジスタのドレイン領域として利用され、ｐ- 型の第２エピタキシャル半導体層６４及びｎ- 型の第３エピタキシャル半導体層６６はそれぞれｎＭＯＳトランジスタのチャネル及びソース領域として利用される。ここで、ドレイン領域として利用される前記ｎ- 型の第１エピタキシャル半導体層６２は、ビットライン５２として用いられるｎ+ 型のエピタキシャル半導体層と接続されている。
【００５２】
また、前記トレンチ分離領域６０を除く基板をシードとして利用してｎＭＯＳトランジスタのチャネル領域として利用されるｐ- 型のエピタキシャル半導体層を前記トレンチ分離領域６０の上部まで成長させた後、ｎ- 型の不純物イオンを高エネルギー及び低エネルギーでそれぞれ２回ずつ注入して前記ｐ- 型のエピタキシャル半導体層の下部と上部にそれぞれドレイン６２及びソース領域６６を形成することもできる。
【００５３】
図１５はゲート絶縁膜６８を形成する段階を示している。トランジスタのドレイン６２、チャネル６４及びソース６６として利用されるシリコンピラーを露出させるために、前記トレンチ分離領域６０の内部の絶縁物質層を前記ドレイン領域６２まで蝕刻する。次いで、前記結果物上に熱酸化工程を施して前記シリコンピラーの表面上にゲート絶縁膜６８を形成する。
【００５４】
図１６Ａ〜Ｂはゲートライン７０を形成する段階を示し、図１６Ａは図１６Ｂに示された平面図のＡＡ′線に沿う断面図であり、図１６Ｂに示された断面図は前記平面図のＢＢ′線に沿う断面図である。前記ゲート絶縁膜６８の形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積した後、写真蝕刻工程で前記導電層、ゲート絶縁膜６８及びシリコンピラーを蝕刻することによって前記シリコンピラーを取り囲むゲートライン７０を形成する。このとき、ビットライン方向（ＢＢ′方向）に各トランジスタを絶縁させるために、前記ゲートライン７０を形成するための蝕刻工程時においてシリコンピラーのドレイン領域６２まで蝕刻する。
【００５５】
図１７は平坦化層７２を形成する段階を示している。前記ゲートライン７０の形成された結果物上に絶縁物質を沈積してから、ゲートライン７０の上部表面が露出されるまで前記絶縁物質層をエッチバックすることによって、前記シリコンピラーによる段差を調節するための平坦化層７２を形成する。このとき、前記平坦化層７２は前記ゲートライン形成のための蝕刻工程時に形成されたホールを完全に埋め立てる。
【００５６】
図１８はコンタクトホール及び第１導電層８２を形成する段階を示している。前記平坦化層７２の形成された結果物上に絶縁物質、例えば高温酸化物及び窒化物を順に沈積して第１絶縁層７４及び第２絶縁層７６を形成する。次いで、写真蝕刻工程で前記トランジスタのソース領域６６上に積層された第２絶縁層７６、第１絶縁層７４、ゲートライン７０及びゲート絶縁膜６８を蝕刻してソース領域６６を露出させるコンタクトホール（図示せず）を形成する。次に、前記コンタクトホールの形成された結果物上に絶縁物質、例えば高温酸化物を沈積しこれをエッチバックして前記コンタクトホールの側面部に絶縁スペーサ７８を形成する。次いで、前記絶縁スペーサ７８の形成された結果物上にｎ+ 型の不純物イオンを注入して前記ソース領域６６の上部表面にｎ+ 型のフラグ層８０を形成する。次に、前記ｎ+ 型のフラグ層８０の形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積して第１導電層８２を形成する。次いで、図示していないが、前記第１実施例で説明した方法を参照してキャパシターのストレージノード製造工程を実施する。
【００５７】
上記した本発明の第２実施例によれば、高濃度でドープされたエピタキシャル半導体層を活性領域及びビットラインとして同時に利用し、１回の写真蝕刻工程のみでトレンチ分離領域及びシリコンピラーを形成できるので、２回の写真蝕刻工程を省くことができる（前述した第１実施例によれば、トレンチ分離領域を形成した後にビットライン及びシリコンピラーを形成するための絶縁膜柱を形成する写真蝕刻工程が必要である）。
【００５８】
（第３実施例）
図１９〜図２８は本発明の第３実施例による半導体装置の製造方法を説明するための図面である。
【００５９】
図１９はｎ+ 型の埋没不純物層１０２を形成する段階を示している。ｐ- 型の半導体基板１００の全面にｎ+ 型の第１不純物イオン１０１を高エネルギーで注入して前記基板１００の所定の深さにｎ+ 型の埋没不純物層１０２を形成する。また、もちろん前記ｎ+ 型の埋没不純物層１０２をエピタキシャル工程により形成することも可能であり、この場合には基板１００上に埋没不純物層１０２が形成される。
【００６０】
図２０はｎ+ 型の表面不純物層１０４を形成する段階を示している。前記ｎ+ 型の埋没不純物層１０２の形成された基板１００の全面にｎ+ 型の第２不純物イオン１０３を注入して、前記基板１００の表面にｎ+ 型の表面不純物層１０４を形成する。前記ｎ+ 型の表面不純物層１０４はｎＭＯＳトランジスタのソース領域として用いられ、ｎ+ 型の埋没不純物１０２はドレイン領域として利用され、それらの間のｐ- 型基板１００はチャネル領域として利用される。
【００６１】
ここで、図１９と関連して前記ｎ+ 型の埋没不純物１０２をエピタキシャル工程で形成する場合には、ｎ+ 型の埋没不純物１０２上にｐ- 型のエピタキシャル半導体層を成長させ、更にその上にｎ+ 型の表面不純物層１０４を形成する。また、ｎ+ 型の表面不純物層１０４は前記基板１００上にｎ+ 型不純物でドープされたポリシリコンを沈積して形成することもできる。
【００６２】
図２１Ａ〜Ｂはトレンチ分離領域１１６を形成する段階を示している。トランジスタのドレイン１０２、チャネル１００及びソース領域１０４の形成された結果物上に、トレンチ分離領域を形成するためのマスク層として第１酸化膜１０６、ポリシリコン膜１０８、第２酸化膜１１０及び窒化膜１１２を順に形成する。次いで、写真蝕刻工程で前記マスク層を蝕刻した後、残された前記マスク層を蝕刻マスクとして利用して前記基板１００をドレイン領域１０２よりも深く蝕刻することによって第１トレンチ（図示せず）を形成する。次に、素子間の電気的な絶縁を強化させるために、前記第１トレンチの形成された結果物上にｐ+ 型の不純物イオン１１３を注入することによって、前記第１トレンチの底部領域の下にｐ+ 不純物層１１４を形成する。次いで、前記結果物の全面に絶縁物質、例えば酸化物を沈積しこれをエッチバックして前記第１トレンチの内部を絶縁物質で埋め立てることによってトレンチ分離領域１１６を形成する。このとき、前記絶縁物質層は第１酸化膜１０６までエッチバックする。
【００６３】
図２２及び図２３Ａ〜Ｂは埋没ビットライン１２２を形成する段階を示し、図２３Ａと２３Ｂはそれぞれ図２２のＡＡ′線及びＢＢ′線に沿う断面図である。写真蝕刻工程で前記トレンチ分離領域１１６により限定された活性領域の所定部分をドレイン領域１０２まで蝕刻することによって、埋没ビットラインを形成するための第２トレンチ（図示せず）を形成する。このとき、前記第２トレンチの蝕刻工程時、埋没ビットラインに屈曲が生じることを防止するためにトレンチ分離領域１１６を埋め立てている酸化物とシリコンとの蝕刻選択比は１：１に維持しておく。
【００６４】
次に、前記第２トレンチの形成された結果物全面にｎ+ 型の不純物イオン１２１を注入して第２トレンチの底部領域にｎ+ 型の不純物層（図示せず）を形成する。次いで、前記第２トレンチの形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積しこれをエッチバックしてビットライン１２２を形成する。次に、前記ビットライン１２２の形成された結果物上に酸化物を沈積しこれをエッチバックして前記ビットライン１２２上に第１絶縁膜１２４を形成し、更にこの第１絶縁膜１２４上に窒化物を沈積しこれをエッチバックして前記第１絶縁膜１２４上に第２絶縁膜１２６を形成する。この時、前記マスク層として利用された窒化膜１１２が取り除かれる。次いで、前記結果物上に酸化物を更に沈積しこれをエッチバックして第３絶縁膜１２８を形成する。この時、前記マスク層として用いられた第２酸化膜１１０が取り除かれる。ここで、窒化膜からなる前記第２絶縁膜１２６の位置（厚さ）によって、後に続くシリコンピラー形成工程時にビットライン１２２と第１絶縁膜１２４の厚さが決定され、また、同前記第２絶縁膜１２６によってシリコンピラー間の段差が低められ、後に続くゲートライン蝕刻工程時にゲートストリンガー(gate stringer) の発生が防止される。
【００６５】
図２４Ａ〜Ｂはシリコンピラーを形成する段階を示し、図２４Ａと図２４Ｂはそれぞれ図２２のＡＡ′線及びＢＢ′線に沿う断面図である。前記トレンチ分離領域１１６内の絶縁物質層をドレイン領域１０２まで蝕刻して、ドレイン１０２、チャネル１００及びソース領域１０４からなるシリコンピラーを形成する。このとき、前記蝕刻工程時に第２絶縁膜１２８は共に蝕刻され、また、トレンチ分離領域を形成するためのマスク層として用いられるポリシリコン膜１０８はシリコンピラーの形成される基板領域が蝕刻されることを防止する。次いで、前記ポリシリコン膜１０８及び第１酸化膜１０６を湿式蝕刻工程で全部除去する。
【００６６】
図２５Ａ〜Ｂはゲート絶縁膜１３０及びゲートライン１３２を形成する段階を示している。前記シリコンピラーの形成された結果物上に熱酸化工程を施してシリコンピラーの表面上にゲート絶縁膜１３０を形成する。次いで、前記ゲート絶縁膜１３０の形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積した後、写真蝕刻工程で前記導電層を蝕刻することによって前記シリコンピラーを取り囲むゲートライン１３２を形成する。
【００６７】
図２６は前記ゲートライン１３２の形成された結果物を示す斜視図である。
【００６８】
図２７は平坦化層１３４を形成する段階を示している。前記ゲートライン１３２の形成された結果物上に絶縁物質を沈積した後、ゲートライン１３２の上部表面が露出されるまで前記絶縁物質層をエッチバックすることによって、前記シリコンピラーによる段差を調節するための平坦化層１３４を形成する。
【００６９】
図２８はコンタクトホール及び第１導電層１４４を形成する段階を示している。前記平坦化層１３４の形成された結果物上に絶縁物質、例えば高温酸化物及び窒化物を順に沈積して第１絶縁層１３６及び第２絶縁層１３８を形成する。次いで、写真蝕刻工程で前記トランジスタのソース領域１０４上に積層された第２絶縁層１３８、第１絶縁層１３６、ゲートライン１３２及びゲート絶縁膜１３０を蝕刻してソース領域１０４を露出させるコンタクトホール（図示せず）を形成する。次に、前記コンタクトホールの形成された結果物上に絶縁物質、例えば高温酸化物を沈積しこれをエッチバックして前記コンタクトホールの側面部に絶縁スペーサ１４０を形成する。それから、前記絶縁スペーサ１４０の形成された結果物上にｎ+ 型の不純物イオンを注入して前記ソース領域１０４の上部表面にｎ+ 型のフラグ層１４２を形成する。次に、前記ｎ+ 型のフラグ層１４２の形成された結果物上に導電物質、例えば不純物のドープされたポリシリコンを沈積して第１導電層１４４を形成する。次いで、図示していないが、前記第１実施例で説明した方法を参照してキャパシターのストレージノード製造工程を実施する。
【００７０】
上記した本発明の第３実施例によれば、選択的にエピタキシャル半導体層を成長させなくても埋没ビットライン及びシリコンピラーを形成することができる。また、キャパシターのストレージノードとトランジスタのソース領域とのコンタクトホール面積が前記シリコンピラーの中心部に位置する埋没ビットライン領域によって減少する。
【００７１】
なお、本発明は上記した実施例に限定されるものではなく、本発明の思想を逸脱しない範囲内において種々の改変をなし得ることはもちろんである。
【００７２】
【発明の効果】
【００７６】
請求項１の発明によれば、埋没ビットライン構造とシリコンピラーを取り囲む垂直ゲート構造とが提供されるので、有効活性領域の面積を最大限活用することができる。また、スタックキャパシターが形成されるので、メモリセル間にすぐれた分離特性が得られる。さらに、ゲートライン上にコンタクトホールを有する絶縁層を形成し、この絶縁層上にキャパシターのストレージノードを形成したので、電極間のショート発生の可能性が少なくなる。本発明によれば、さらに、キャパシターのストレージノードとトランジスタのソース領域とのコンタクトホール面積をシリコンピラーの中心部に位置する埋没ビットラインにより低減することができる。
【００７７】
請求項２の発明によれば、簡略化された工程で、ビットライン上にトランジスタ及びキャパシターを形成し、シリコンピラーを取り囲む垂直ゲートラインを形成することができる。
【００７８】
請求項３の発明によれば、ビットラインを通常の蒸着方法で容易に形成することができる。
【００７９】
請求項４の発明によれば、選択的エピタキシャル工程により活性領域上にのみシリコンピラーを形成し、また、相異なる導電型のエピタキシャル半導体層を連続的に順次成長させてトランジスタのドレイン、チャネル及びソース領域を形成することができる。
【００８０】
請求項５の発明によれば、１回のエピタキシャル工程と２回のイオン注入工程によりトランジスタのドレイン、チャネル及びソース領域を形成することができる。
【００８１】
請求項６の発明によれば、容易に二重円筒形のストレージノードを形成することができる。
【００８２】
請求項７の発明によれば、請求項２の発明の効果に加えて、活性領域とビットラインを同一のパターンに形成し、１回の写真蝕刻工程のみでトレンチ分離領域及びシリコンピラーを形成することができる。
【００８３】
請求項８の発明によれば、エピタキシャル半導体層により形成されたビットラインを活性領域として用いることができる。
【００８４】
請求項９の発明によれば、ビットライン方向に各トランジスタを絶縁させることができる。
【００８５】
請求項１０の発明によれば、請求項２の発明の効果に加えて、簡略化された工程で、キャパシターのストレージノードとトランジスタのソース領域とのコンタクトホール面積をシリコンピラーの中心部に位置する埋没ビットラインにより低減することができる。
【００８６】
請求項１１の発明によれば、エピタキシャル工程を連続的に施してトランジスタのドレイン、チャネル及びソースを形成することができる。
【００８７】
請求項１２の発明によれば、容易なイオン注入工程により埋没不純物層及び表面不純物層を形成することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施例による半導体装置の製造工程を示す図
【図２】 図１の製造工程に続く工程図
【図３】 図２の製造工程に続く工程図
【図４】 図３の製造工程に続く工程図
【図５】 図４の製造工程に続く工程図
【図６】 図５の製造工程に続く工程図
【図７】 図６の製造工程に続く工程図
【図８】 図７の製造工程に続く工程図
【図９】 図８の製造工程に続く工程図
【図１０】 図９の製造工程に続く工程図
【図１１】 図１０の製造工程に続く工程図
【図１２】 本発明の第２実施例による半導体装置の製造工程を示す図
【図１３】 図１２の製造工程に続く工程図
【図１４】 図１３の製造工程に続く工程図
【図１５】 図１４の製造工程に続く工程図
【図１６】 図１５の製造工程に続く工程図
【図１７】 図１６の製造工程に続く工程図
【図１８】 図１７の製造工程に続く工程図
【図１９】 本発明の第３実施例による半導体装置の製造工程を示す図
【図２０】 図１９の製造工程に続く工程図
【図２１】 図２０の製造工程に続く工程図
【図２２】 図２１の製造工程に続く工程図
【図２３】 同じく図２１の製造工程に続く工程図
【図２４】 図２１及び図２２の製造工程に続く工程図
【図２５】 図２４の製造工程に続く工程図
【図２６】 図２５の製造工程に続く工程図
【図２７】 図２６の製造工程に続く工程図
【図２８】 図２７の製造工程に続く工程図
【符号の説明】
１０，５０…半導体基板
１２，６０…トレンチ分離領域
１８，５２，１２２…ビットライン
２０…第１絶縁膜
２２…第２絶縁膜
２３，６２…第１エピタキシャル半導体層（ドレイン領域）
２４，６４…第２エピタキシャル半導体層（チャネル領域）
２５，６４…第３エピタキシャル半導体層（ソース領域）
２６，６８，１３０…ゲート絶縁膜
２８，７０，１３２…ゲートライン
３０，７２，１３４…平坦化層
３２，７４，１３６…第１絶縁層
３４，７６，１３８…第２絶縁層
３６，７８，１４０…絶縁スペーサ
４０…第１導電層
４２…物質パターン
４４…第２導電層
４６…ストレージノード
５２ａ…エピタキシャル半導体層（導電層）
５４…第１物質層
５６…第２物質層
１００…半導体基板（チャネル領域）
１０２…埋没不純物層
１０４…表面不純物層
１１６…トレンチ分離領域（第１トレンチ分離領域）
１２４…第１絶縁膜
１２６…第２絶縁膜
Ｉ…絶縁膜柱
Claims (12)
- 半導体基板と、
前記半導体基板に活性領域を限定するために形成された第１トレンチ分離領域と、
前記第１トレンチ分離領域の間に形成され、前記半導体基板の表面部分から下へ順にトランジスタのソース、チャネル及びドレイン領域を形成してなるシリコンピラーと、
前記シリコンピラーの上面から前記シリコンピラーのドレイン領域まで形成された第２トレンチと、
前記第２トレンチの底部に形成されたビットラインと、前記第２トレンチの内部を埋め立てる絶縁膜と、
前記シリコンピラーを取り囲んでその上に順に形成されたゲート絶縁膜及びゲートラインと、
隣接する前記ゲートラインの間に形成された平坦化層と、前記ゲートライン上に形成され、前記トランジスタのソース領域を露出させるコンタクトホールを有する絶縁層と、
前記絶縁層上に形成され、前記コンタクトホールを通じて前記トランジスタのソース領域に接続されるキャパシターのストレージノードとを具備することを特徴とする半導体装置。 - 第１導電型の半導体基板に活性領域を限定するためのトレンチ分離領域を形成する段階と、
前記トレンチ分離領域の形成された前記半導体基板上にビットラインを形成する段階と、
前記トレンチ分離領域上に第１絶縁膜とこの第１絶縁膜に積層された第２絶縁膜とからなる絶縁膜柱を形成する段階と、
前記絶縁膜柱から露出された前記半導体基板上に、下から順にトランジスタのドレイン、チャネル及びソース領域を形成してなるシリコンピラーを形成する段階と、
前記第２絶縁膜を取り除く段階と、前記シリコンピラーを取り囲むようにゲート絶縁膜及びゲートラインを順に形成する段階と、
前記ゲートラインの形成された結果物上に絶縁物質を沈積し、これをエッチバックして平坦化層を形成する段階と、前記平坦化層の形成された結果物上に絶縁層を形成する段階と、
前記絶縁層を部分的に蝕刻して前記シリコンピラーのソース領域を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールの形成された結果物上に、前記コンタクトホールを通じて前記ソース領域に接続されるキャパシターのストレージノードを形成する段階とを具備することを特徴とする半導体装置の製造方法。 - 前記ビットラインは不純物のドープされたポリシリコン層からなることを特徴とする請求項２記載の半導体装置の製造方法。
- 前記シリコンピラーを形成する段階は、
前記絶縁膜柱から露出された前記半導体基板上に、トランジスタのドレイン領域として利用される第２導電型の第１エピタキシャル半導体層を形成する段階と、
前記第１エピタキシャル半導体層上に、トランジスタのチャネル領域として利用される第１導電型の第２エピタキシャル半導体層を形成する段階と、
前記第２エピタキシャル半導体層上に、トランジスタのソース領域として用いられる第２導電型の第３エピタキシャル半導体層を形成する段階とからなることを特徴とする請求項２記載の半導体装置の製造方法。 - 前記シリコンピラーを形成する段階は、
前記絶縁膜柱から露出された前記半導体基板上に第１導電型のエピタキシャル半導体層を形成する段階と、
前記エピタキシャル半導体層の形成された結果物上に第２導電型の第１不純物イオンを第１エネルギーで注入することにより、前記エピタキシャル半導体層の下部にトランジスタのドレイン領域を形成する段階と、
前記ドレイン領域の形成された結果物上に第２導電型の第２不純物イオンを前記第１エネルギーよりも低い第２エネルギーで注入することにより、前記エピタキシャル半導体層の上部にトランジスタのソース領域を形成する段階とからなることを特徴とする請求項２記載の半導体装置の製造方法。 - 前記キャパシターのストレージノードを形成する段階は、前記コンタクトホールの形成された結果物上に第１導電層を形成する段階と、
前記第１導電層上に物質パターンを形成する段階と、
前記物質パターンの形成された結果物上に第２導電層を形成する段階と、
前記第２導電層及び前記第１導電層をエッチバックする段階と、
前記物質パターンを取り除く段階とからなることを特徴とする請求項２記載の半導体装置の製造方法。 - 第１導電型の半導体基板上に導電層及び物質層を順に形成する段階と、
前記物質層、前記導電層及び前記半導体基板を蝕刻してビットラインを形成すると同時にトレンチを形成する段階と、
前記トレンチの内部を絶縁物質で埋め立ててトレンチ分離領域を形成する段階と、
前記物質層を取り除く段階と、
前記トレンチ分離領域を除く前記半導体基板上に、下から順にトランジスタのドレイン、チャネル及びソース領域を形成してなるシリコンピラーを形成する段階と、
前記トレンチ分離領域内部の絶縁物質層を前記シリコンピラーのドレイン領域まで蝕刻する段階と、
前記シリコンピラーを取り囲むようにゲート絶縁膜及びゲートラインを順に形成する段階と、
前記ゲートラインの形成された結果物上に絶縁物質を沈積し、これをエッチバックして平坦化層を形成する段階と、
前記平坦化層の形成された結果物上に絶縁層を形成する段階と、
前記絶縁層を部分的に蝕刻して前記シリコンピラーのソース領域を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールの形成された結果物上に、前記コンタクトホールを通じて前記ソース領域に接続されるキャパシターのストレージノードを形成する段階とを具備することを特徴とする半導体装置の製造方法。 - 前記ビットラインはエピタキシャル工程により形成されることを特徴とする請求項７記載の半導体装置の製造方法。
- 前記ゲート絶縁膜及びゲートラインを形成する段階は、前記シリコンピラーの表面上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の形成された結果物上に導電層を形成する段階と、
前記導電層、前記ゲート絶縁膜及び前記シリコンピラーを前記ドレイン領域まで蝕刻して前記シリコンピラーを取り囲むゲートラインを形成する段階とからなることを特徴とする請求項７記載の半導体装置の製造方法。 - 第１導電型の半導体基板内に第２導電型の埋没不純物層を形成する段階と、
前記埋没不純物層の形成された前記半導体基板の表面に第２導電型の表面不純物層を形成する段階と、
前記表面不純物層の形成された前記半導体基板に活性領域を限定するための第１トレンチ分離領域を形成する段階と、
前記活性領域の部分の前記半導体基板を前記埋没不純物層まで蝕刻して第２トレンチを形成する段階と、
前記第２トレンチの底部にビットラインを形成する段階と、
前記ビットラインの形成された前記第２トレンチの内部を絶縁物質で埋め立てる段階と、
前記第１トレンチ分離領域を前記埋没不純物層まで蝕刻して、前記第２導電型の埋没不純物層、前記第１導電型の半導体基板及び前記第２導電型の表面不純物層からなるシリコンピラーを形成する段階と、
前記シリコンピラーを取り囲むようにゲート絶縁膜及びゲートラインを順に形成する段階と、
前記ゲートラインの形成された結果物上に絶縁物質を沈積し、これをエッチバックして平坦化層を形成する段階と、
前記平坦化層の形成された結果物上に絶縁層を形成する段階と、
前記絶縁層を部分的に蝕刻して前記シリコンピラーの表面不純物層を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールの形成された結果物上に、前記コンタクトホールを通じて前記表面不純物層に接続されるキャパシターのストレージノードを形成する段階とを具備することを特徴とする半導体装置の製造方法。 - 前記第２導電型の埋没不純物層及び表面不純物層はエピタキシャル工程により形成されることを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記第２導電型の埋没不純物層は前記半導体基板に第２導電型の第１不純物イオンを第１エネルギーで注入して形成し、また、前記第２導電型の表面不純物層は前記半導体基板に第２導電型の第２不純物イオンを前記第１エネルギーよりも低い第２エネルギーで注入して形成することを特徴とする請求項１０記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94006232A KR960016773B1 (en) | 1994-03-28 | 1994-03-28 | Buried bit line and cylindrical gate cell and forming method thereof |
| KR94P6232 | 1994-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273221A JPH07273221A (ja) | 1995-10-20 |
| JP3671062B2 true JP3671062B2 (ja) | 2005-07-13 |
Family
ID=19379723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11298594A Expired - Fee Related JP3671062B2 (ja) | 1994-03-28 | 1994-05-26 | 半導体装置及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US5460994A (ja) |
| JP (1) | JP3671062B2 (ja) |
| KR (1) | KR960016773B1 (ja) |
| DE (1) | DE4418352B4 (ja) |
| FR (1) | FR2717950B1 (ja) |
| GB (1) | GB2288276B (ja) |
| IT (1) | IT1269825B (ja) |
Families Citing this family (97)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130871A (ja) * | 1993-06-28 | 1995-05-19 | Toshiba Corp | 半導体記憶装置 |
| JP3745392B2 (ja) * | 1994-05-26 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置 |
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-
1994
- 1994-03-28 KR KR94006232A patent/KR960016773B1/ko not_active IP Right Cessation
- 1994-05-18 US US08/246,227 patent/US5460994A/en not_active Expired - Lifetime
- 1994-05-24 IT ITMI941047A patent/IT1269825B/it active IP Right Grant
- 1994-05-26 DE DE4418352A patent/DE4418352B4/de not_active Expired - Fee Related
- 1994-05-26 FR FR9406390A patent/FR2717950B1/fr not_active Expired - Fee Related
- 1994-05-26 JP JP11298594A patent/JP3671062B2/ja not_active Expired - Fee Related
- 1994-05-27 GB GB9410762A patent/GB2288276B/en not_active Expired - Fee Related
-
1995
- 1995-05-08 US US08/442,713 patent/US5547889A/en not_active Expired - Lifetime
- 1995-06-29 US US08/442,712 patent/US5574299A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5547889A (en) | 1996-08-20 |
| US5460994A (en) | 1995-10-24 |
| ITMI941047A0 (it) | 1994-05-24 |
| JPH07273221A (ja) | 1995-10-20 |
| IT1269825B (it) | 1997-04-15 |
| GB2288276B (en) | 1998-04-29 |
| US5574299A (en) | 1996-11-12 |
| GB9410762D0 (en) | 1994-07-13 |
| DE4418352A1 (de) | 1995-11-16 |
| DE4418352B4 (de) | 2006-11-02 |
| GB2288276A (en) | 1995-10-11 |
| FR2717950B1 (fr) | 1996-06-21 |
| KR960016773B1 (en) | 1996-12-20 |
| FR2717950A1 (fr) | 1995-09-29 |
| ITMI941047A1 (it) | 1995-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041014 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041124 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050217 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050316 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050405 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050418 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100422 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110422 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110422 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120422 Year of fee payment: 7 |
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