KR20130047409A - 반도체 소자 및 그 형성방법 - Google Patents

반도체 소자 및 그 형성방법 Download PDF

Info

Publication number
KR20130047409A
KR20130047409A KR1020110112418A KR20110112418A KR20130047409A KR 20130047409 A KR20130047409 A KR 20130047409A KR 1020110112418 A KR1020110112418 A KR 1020110112418A KR 20110112418 A KR20110112418 A KR 20110112418A KR 20130047409 A KR20130047409 A KR 20130047409A
Authority
KR
South Korea
Prior art keywords
pillar
forming
method
bit line
semiconductor device
Prior art date
Application number
KR1020110112418A
Other languages
English (en)
Inventor
김승환
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110112418A priority Critical patent/KR20130047409A/ko
Publication of KR20130047409A publication Critical patent/KR20130047409A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/108Dynamic random access memory structures
    • H01L27/10805Dynamic random access memory structures with one-transistor one-capacitor memory cells
    • H01L27/10823Dynamic random access memory structures with one-transistor one-capacitor memory cells the transistor having a trench structure in the substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/108Dynamic random access memory structures
    • H01L27/10844Multistep manufacturing methods
    • H01L27/10847Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells
    • H01L27/10873Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells with at least one step of making the transistor
    • H01L27/10876Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells with at least one step of making the transistor the transistor having a trench structure in the substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/108Dynamic random access memory structures
    • H01L27/10844Multistep manufacturing methods
    • H01L27/10847Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells
    • H01L27/10882Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells with at least one step of making a data line
    • H01L27/10885Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells with at least one step of making a data line with at least one step of making a bit line
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41741Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666Vertical transistors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827Vertical transistors

Abstract

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 비트라인을 용이하게 형성할 수 있으며, 비트라인 공정마진을 증가시키고, 또한 인접한 비트라인 사이의 캐패시턴스를 감소시키는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자는, 반도체 기판에서 일 방향으로 연장되며, 수직채널 영역을 포함하는 제 1 및 제 2 필라; 상기 제 1 및 제 2 필라의 내부에서 상기 수직채널 영역 하부에 위치하는 제 1 비트라인; 및 상기 제 1 비트라인을 포함하는 제 1 필라 및 상기 제 2 필라 사이에 위치하는 절연막을 포함하는 특징으로 한다.

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 수직 채널 트랜지스터를 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.

일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.

반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.

반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있으며, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.

반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있는데 이중 하나가 수평 채널 영역을 가지던 종래의 수평형 트랜지스터를 대신하여 수직 채널 영역을 가지는 수직형 트랜지스터(vertical transistor)를 사용하는 것이다.

수직형 트랜지스터는 수직으로 연장된 필라(pillar)의 상하에 소스 및 드레인이 형성되고, 이 소스 및 드레인 사이에서 필라를 따라 상하 방향으로(수직으로) 채널이 형성되는 트랜지스터이며, 수평형 트랜지스터에 비하여 좁은 면적에 하나의 반도체 셀을 제작할 수 있다는 장점이 있다.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 필라의 내부에 비트라인을 형성함으로써, 비트라인 공정마진을 증가시키며 또한 인접한 비트라인 사이의 캐패시턴스를 감소시키는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명의 반도체 소자는, 반도체 기판으로부터 수직으로 연장되며, 수직채널 영역을 포함하는 제 1 필라 및 제 2 필라; 상기 제 1 필라 및 제 2 필라의 내부에서 상기 수직채널 영역 하부에 위치하는 제 1 비트라인; 및 상기 제 1 비트라인을 포함하는 제 1 필라 및 상기 제 2 필라 사이에 위치하는 층간절연막을 포함하는 것을 특징으로 한다.

나아가 상기 제 1 비트라인은 금속 실리사이드를 포함하는 것이 바람직하고, 상기 금속 실리사이드는, 코발트 실리사이드(CoSi2)를 포함할 수 있다.

또한 상기 제 1 비트라인은 상기 제 1 필라 및 제 2 필라의 양측에 구비될 수 있다.

그리고 상기 제 1 및 제 2 라인패턴의 측벽에서 상기 제 1 비트라인과 맞닿으며 위치하는 제 2 비트라인을 더 포함하는 것을 특징으로 한다.

아울러 상기 제 2 비트라인은, 티타늄 질화막(TiN), 텅스텐(W), 텅스텐 질화막(WN) 혹은 이들 중 둘 이상이 적층된 구조를 포함하는 것이 바람직하다.

나아가 상기 제 2 비트라인은 상기 제 1 필라 및 제 2 필라의 양측에 구비될 수 있다.

또한 상기 제 1 필라 및 상기 제 2 필라에서 상기 수직채널 영역의 상부에 위치하는 상부 접합영역; 및 상기 제 1 필라 및 상기 제 2 필라에서 상기 수직채널 영역의 하부에 위치하는 하부 접합영역을 더 포함하는 것이 바람직하다.

그리고 상기 제 1 비트라인은, 상기 하부 접합영역 내부에 위치할 수 있다.

아울러 상기 제 1 필라 및 상기 제 2 필라의 표면에 위치하는 월 산화막을 더 포함하는 것을 특징으로 한다. 상기 월 산화막은, 상기 제 1 필라 및 상기 제 2 필라의 상기 수직채널 영역 및 상부 접합영역에 위치하는 것이 바람직하다.

나아가 상기 제 1 필라 및 제 2 필라의 좌우 측면에 위치하는 스페이서를 더 포함하는 것을 특징으로 하며, 상기 스페이서는 질화막을 포함할 수 있다.

또한 상기 상부 접합영역 및 상기 하부 접합영역은 N형이고, 상기 수직채널 영역은 P형인 것을 특징으로 한다. 또는 상기 상부 접합영역 및 상기 하부 접합영역은 P형이고, 상기 수직채널 영역은 N형인 것이 바람직하다.

그리고 상기 제 1 필라 및 상기 제 2 필라의 상부에 위치하며 질화막을 포함하는 필라 하드마스크를 더 포함할 수 있다.

아울러 상기 층간절연막은, 제 1 층간절연막; 및 상기 제 1 층간절연막 상부에 위치하는 제 2 층간절연막을 포함하는 것을 특징으로 한다.

나아가 상기 제 1 필라 및 상기 제 2 필라는, 라인 패턴을 포함하는 것을 특징으로 한다.

또한 상기 수직채널 영역에 대응되는 영역에 위치하며, 상기 수직채널 영역과 맞닿으며 연장되는 게이트를 더 포함하는 것이 바람직하다.

그리고 상기 제 1 필라 및 제 2 필라 상부에 위치하며, 상기 상부 접합영역과 연결되는 캐패시터를 더 포함할 수 있다.

한편, 본 발명에 따르는 반도체 소자의 형성방법은, 반도체 기판 상부에 제 1 필라 및 제 2 필라를 형성하는 단계; 상기 제 1 필라 및 제 2 필라의 내부에 제 1 비트라인을 형성하는 단계; 및 상기 제 1 비트라인을 포함하는 제 1 필라 및 상기 제 2 필라 사이에 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.

나아가 상기 제 1 필라 및 제 2 필라를 형성하는 단계는: 상기 반도체 기판 상부에 필라 하드마스크를 형성하는 단계; 및 상기 필라 하드마스크를 마스크로 상기 기판을 식각하는 단계를 포함하는 것이 바람직하다.

또한 상기 제 1 필라 및 제 2 필라를 형성하는 단계는: 상기 기판 상부에 실리콘을 에피택셜 성장시키는 단계를 포함할 수 있다.

그리고 상기 제 1 필라 및 제 2 필라를 형성하는 단계 이후, 상기 제 1 필라 및 제 2 필라 표면에 산화 공정을 실시하여 월 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

아울러 상기 제 1 비트라인을 형성하는 단계 이전, 상기 제 1 필라 및 상기 제 2 필라의 하부에 하부 접합영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

나아가 상기 하부 접합영역을 형성하는 단계는, 이온주입 공정 혹은 인(Ph) 또는 비소(As)를 이용한 플라즈마 도핑 공정을 포함하는 것이 바람직하다.

또한 상기 하부 접합영역을 형성하는 단계는, 상기 반도체 기판 상부의 월 산화막을 제거하는 단계; 및 상기 반도체 기판을 소정 깊이 식각하는 단계를 더 포함할 수 있다.

아울러 상기 제 1 비트라인을 형성하는 단계는, 상기 제 1 필라 및 상기 제 2 필라 전면에 제 1 도전층을 형성하는 단계; 및 상기 반도체 기판 상부의 제 1 도전층을 제거하는 단계; 및 급속 열처리 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.

한편, 상기 급속 열처리 공정은, 상기 제 1 도전층의 금속 물질과 상기 제 1 필라 및 제 2 필라의 실리콘이 반응하는 것을 특징으로 한다.

나아가 상기 제 1 도전층을 제거하는 단계는, 상기 반도체 기판을 소정 깊이 식각하는 단계를 포함하는 것이 바람직하다.

또한 상기 제 1 도전층은 코발트(Co)를 포함할 수 있다.

그리고 상기 반도체 기판 상부의 제 1 도전층을 제거하는 단계 이후, 상기 제 1 필라 및 제 2 필라에 대한 경사 식각공정을 수행하여, 상기 제 1 필라 및 제 2 필라의 한쪽 면에 형성된 제 1 도전층을 추가로 제거하는 단계를 더 포함하는 것을 특징으로 한다.

아울러 상기 제 1 비트라인을 형성하는 단계 이후, 상기 제 1 필라 및 제 2 필라의 측면에 상기 제 1 비트라인과 맞닿는 제 2 비트라인을 형성하는 단계를 더 포함하는 것이 바람직하다.

나아가 상기 제 2 비트라인을 형성하는 단계는, 상기 제 1 비트라인이 형성된 상기 제 1 필라 및 제 2 필라의 전면에 제 2 도전층을 형성하는 단계; 상기 반도체 기판 상부의 상기 제 2 도전층을 제거하는 단계; 상기 제 1 필라 및 제 2 필라 사이에 소정 높이의 제 1 층간절연막을 형성하는 단계; 및 상기 제 1 층간절연막 상부에 위치한 상기 제 2 도전층을 제거하는 단계를 포함하는 것을 특징으로 한다.

또한 상기 소정 높이의 제 1 층간절연막을 형성하는 단계는, 상기 제 1 필라 및 제 2 필라 전면에 제 1 층간절연막을 형성하여 평탄화하는 단계; 및 상기 제 1 층간절연막에 대한 에치백 공정을 실시하는 단계를 포함하는 것이 바람직하다.

그리고 상기 제 1 층간절연막의 표면은, 상기 제 1 비트라인의 상측 단부와 동일하거나 높을 수 있다.

아울러 상기 제 1 비트라인을 형성하는 단계 이후, 상기 제 1 필라 및 제 2 필라의 측벽에 질화막을 포함하는 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.

한편 상기 제 1 필라 및 제 2 필라에 채널 이온주입을 실시하여 수직채널 영역을 형성하는 단계; 및 상기 제 1 필라 및 제 2 필라에 상부 접합영역 이온주입을 실시하여 상부 접합영역을 형성하는 단계를 더 포함하는 것이 바람직하다.

나아가 상기 수직채널 영역에 맞닿는 게이트를 형성하는 단계를 더 포함할 수 있다.

또한 상기 제 1 필라 및 제 2 필라의 상부에 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 한다.

본 발명의 반도체 소자 및 그 형성방법은 비트라인을 용이하게 형성할 수 있으며, 비트라인 공정마진을 증가시키고, 또한 인접한 비트라인 사이의 캐패시턴스를 감소시키는 효과를 제공한다.

도 1은 본 발명에 따르는 반도체 소자를 도시한 단면도; 그리고,
도 2 내지 도 13은 본 발명에 따르는 반도체 소자의 형성방법을 도시한 단면도이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.

도 1은 본 발명에 따르는 반도체 소자를 도시한 단면도이며, 도 1을 참조하여 본 발명에 따르는 반도체 소자의 구조를 설명하면 다음과 같다.

도 1을 참조하면, 반도체 기판(10; semiconductor substrate)으로부터 수직한 방향으로 연장된 필라(12, 14; pillar)가 구비되며, 이 서로 인접한 두 필라(12, 14)를 각각 제 1 필라(12) 및 제 2 필라(14)로 지칭한다. 필라(12, 14)의 상부에는 상부 접합영역(12a, 14a; upper junction region)이 형성되고, 필라(12, 14)의 중심부에는 수직 채널 영역(12b, 14b; vertical channel region)이 형성되며, 필라(12, 14)의 하부에는 하부 접합영역(15; lower junction region)이 형성된다. 따라서 상부 접합영역(12a)과 하부 접합영역(15) 사이에 위치한 수직 채널영역(12b)을 따라 트랜지스터의 채널(channel)이 형성된다.

하부 접합영역(15)은 N형(N type) 혹은 P형(P type)으로 형성될 수 있으며, 도 1과 같이 하부 접합영역(15)이 N형으로 형성되는 경우에 상부 접합영역(12a, 14a)은 역시 N형, 수직채널 영역(12b, 14b)은 P형으로 형성된다. 반대로 하부 접합영역(15)이 P형으로 형성되는 경우에는, 상부 접합영역(12a, 14a)은 P형, 수직채널 영역(12b, 14b)은 N형으로 형성될 수 있다.

그리고 필라(12, 14)에서 수직채널 영역(12b, 14b)의 하부, 바람직하게는 하부 접합영역(15)의 내부에(inside) 제 1 비트라인(22; first bit line)이 구비된다. 제 1 비트라인(22)은 인접한 두 필라(12, 14)의 사이가 아니라 두 필라(12, 14)의 내부에(inside) 형성되며, 금속 실리사이드(metal silicide) 물질을 포함하는 것이 바람직하다. 금속 실리사이드 물질로는 코발트 실리사이드(CoSi2)를 포함할 수 있다. 이 제 1 비트라인(22)은 도 1과 같이 필라(12, 14)의 좌우 측면에 형성되는 것이 비트라인 저항감소 측면에서 바람직하나, 필라(12, 14)의 일측 면에만 형성될 수도 있다.

필라(12, 14)에서 제 1 비트라인(22)의 외부에는, 제 1 비트라인(22)과 맞닿는 제 2 비트라인(26)이 형성될 수 있다. 제 2 비트라인(26)은 금속 물질을 포함하는 것이 바람직하며, 이 금속 물질로는 티타늄 질화막(TiN), 텅스텐(W), 텅스텐 질화막(WN) 혹은 이들 중 둘 이상이 적층된 구조(예컨대, 텅스텐 질화막과 텅스텐이 적층된 구조)를 포함할 수 있다. 제 2 비트라인(26) 또한 도 1과 같이 필라(12, 14)의 좌우 측면에 형성되는 것이 비트라인 저항감소 측면에서 바람직하나, 필라(12, 14)의 일측 면에만 형성될 수도 있다.

필라(12, 14)에서 하부 접합영역(15)을 제외한 상부 접합 영역(12a, 14a) 및 수직채널 영역(12b, 14b)의 좌우 측면에는 월 산화막(18; wall oxide)이 형성될 수 있다. 이 월 산화막(18)은 게이트 절연막과 같은 구성으로, 실리콘 재질의 필라 표면을 보호하기 위한 것이며, SiO , ONO, HfO2x, ZrO 등의 High-K 물질이나 PZT 물질을 CVD(기상화학증착) 방법 혹은 퍼니스(furnace)에서 반도체 기판을 가열하는 방법에 의해 형성될 수 있다. 또는 필라(12, 14) 표면에 Zr 이나 Hf 와 같은 High-K 물질을 ALD 에 의해 증착한 후 자연 산화시키는 방법으로 월 산화막(18)을 형성할 수도 있다.

월 산화막(18)이 표면에 형성된 필라(12, 14)의 좌우 측면에는, 월 산화막(18)의 외부 면을 따라 스페이서(40)가 형성될 수 있다. 이 스페이서(40) 역시 필라(12, 14)의 표면을 보호하는 구성이며, 스페이서(40)의 물질로는 식각선택비가 낮은 질화막(nitride)이 포함되는 것이 바람직하다.

이와 같은 구성을 포함하는 본 발명에 따르는 반도체 소자는 비트라인(22)이 필라(12, 14) 사이가 아닌 필라(12, 14)의 내부에 형성되기 때문에, 인접한 비트라인(22) 사이의 공간을 넓게 확보하여 비트라인(22) 공정마진을 향상시킬 수 있다. 그리고 인접한 비트라인(22) 사이에 발생하는 캐패시턴스를 감소시키는 효과도 제공할 수 있다.

도 2 내지 도 13은 본 발명에 따르는 반도체 소자의 형성방법을 도시한 단면도이며, 도 2 내지 도 13을 참조하여 본 발명에 따르는 반도체 소자의 형성방법을 설명하면 다음과 같다.

먼저 도 2를 참조하면, 반도체 기판(10)을 패터닝하여 제 1 필라(12) 및 제 2 필라(14)를 형성한다. 도 2는 단면도만을 도시하고 있으나, 이 필라(12, 14)는 전후(앞뒤) 방향을 따라 연장되는 라인 패턴(line pattern)으로 형성될 수 있고, 혹은 기판(10)으로부터 다수의 필라(12, 14)가 기둥 형상으로 수직하게 연장된 구조로 형성될 수도 있다.

이 때 필라(12, 14)를 형성하는 방법은 여러 가지가 있으며, 도 2에 도시된 바와 같이 기판(10) 상부에 필라 하드마스크(16)를 형성하고 이를 마스크로 기판(10)을 식각하여 필라(12, 14)를 형성할 수 있다. 이 때 하드마스크(16)로는 감광막, 산화막, 질화막, 실리콘 산화질화막, 비정질탄소층 등 다양한 물질이 사용될 수 있으며, 실리콘(Si) 재질인 기판(10)과의 식각선택비가 있는 것이 바람직하다. 혹은, 도시되지 않았으나 기판(10)의 상부에 실리콘을 에피택셜 성장(Selective Epitaxial Growth)시키는 방법으로 필라(12, 14)를 형성할 수도 있다. 그리고 필라(12, 14)에 대한 산화(oxidation) 공정을 실시하여 필라(12, 14) 표면에 월 산화막(18)을 형성한다.

도 3에 도시된 바와 같이, 비등방성 식각(unisotropic etch; 혹은 스페이서 식각 - spacer etch)을 실시하여 기판(10) 상부의 월 산화막(18)을 제거하고, 필라(12, 14) 측벽의 월 산화막(18)은 잔류시킨다. 또한 이 비등방성 식각으로 기판(10)을 소정 깊이 더 식각하여, 실리콘(Si)을 포함하는 기판(10)의 일부를 노출시킨다. 이는 필라(12, 14)의 높이가 더 높아진 것으로 볼 수도 있으며, 월 산화막(18)이 없는 필라(12, 14)의 하부가 노출된 것이 된다.

그리고 필라(12, 14)의 하부에 하부 접합영역(15)을 형성한다. 하부 접합영역(15)을 형성하는 방법에는 여러 가지가 있으며, 이온주입 혹은 플라즈마 도핑(PLAD; Plasma doping) 등을 이용할 수 있다. 플라즈마 도핑시 소스는 인(Ph) 또는 비소(As)를 사용할 수 있다. 한편 상술한 바와 같이 하부 접합영역(15)은 N형 혹은 P형으로 형성될 수 있다.

도 4를 참조하면, 하부 접합영역(15)이 형성된 필라(12, 14)의 전면에 제 1 도전층(24)을 형성한다. 제 1 도전층(24)은 금속 물질을 포함하는 것이 바람직하며, 코발트(Co)를 포함할 수 있다. 제 1 도전층(24)은 필라(12, 14)의 측벽을 포함한 전면에 균일하게 형성되는 것이 바람직하며, CVD(Chemical Vapor Deposition) 혹은 ALD(Atomic Layer Deposition)과 같은 공정으로 증착될 수 있다.

도 5에 도시된 바와 같이 비등방성 식각(혹은 스페이서 식각)을 실시하여 기판(10) 상부에 형성된 제 1 도전층(24)을 제거한다. 이 때 필라(12, 14) 상부면의 제 1 도전층(24) 또한 함께 제거될 수 있으나, 필라(12, 14) 측벽(sidewall)의 제 1 도전층(24)은 잔류하게 된다. 또한 이 과정에서 하부 접합영역(15)이 둘로 분리된다. 즉 두 필라(12, 14) 사이의 기판(10)도 소정 깊이 식각되면서, 하부 접합영역(15)은 두 필라(12, 14)의 하부에만 잔류하며 기판(10)에는 잔류하지 않게 된다.

도 6을 참조하면, 급속 열처리(RTA; Rapid Thermal Annealing) 공정을 실시하여 필라(12, 14) 내부에 제 1 비트라인(22)을 형성한다. 이 급속 열처리 공정을 실시하면, 제 1 도전층(24)의 금속 물질이 필라(12, 14)의 실리콘(Si)과 반응하여 필라(12, 14) 내부에 금속 실리사이드(metal silicide)가 형성되며, 금속 물질이 코발트(Co)인 경우 코발트 실리사이드(CoSi2)로 형성된다. 이 금속 실리사이드는 반도체 소자에서 비트라인(bit line)으로 동작하게 되며 제 1 비트라인(22)이라고 지칭한다. 급속 열처리 공정 이후에는 필라(12, 14) 측벽에 잔류하는 제 1 도전층(24) 즉, 월 산화막(18) 때문에 실리콘과 반응하지 않고(실리사이드를 형성하지 못하고) 잔류한 제 1 도전층(24)을 클리닝(cleaning) 공정 등으로 제거한다.

여기서 제 1 비트라인(22)은 도 6에 도시된 바와 같이 필라(12, 14)의 좌우 측면에 모두 형성되는 것이 바람직하나, 필라(12, 14)의 한쪽 측면에만 형성될 수도 있다. 이 경우 도 5에서 제 1 도전층(24)을 필라(12, 14)의 한쪽 측면에만 형성할 필요가 있으며, 예컨대 도 5에 도시된 상태에서 경사 식각(slant etch) 공정을 실시하여 필라(12, 14)의 한쪽 면(좌측 면 혹은 우측 면)에 형성된 제 1 도전층(24)을 제거할 수 있다. 이후 도 5에 도시된 급속 열처리 공정을 실시함으로써 필라(12, 14)의 한쪽 측면에만 제 1 비트라인(22)을 형성할 수 있다.

도 7에 도시된 바와 같이 제 1 비트라인(22)이 형성된 필라(12, 14)의 전면에 제 2 도전층(28)을 형성한다. 제 2 도전층(28) 역시 금속 등 도전물질을 포함하는 것이 바람직하며, 티타늄 질화막(TiN), 텅스텐(W), 텅스텐 질화막(WN) 혹은 이들이 둘 이상 적층된 구조를 포함할 수 있다. 제 2 도전층(28)은 필라(12, 14)의 측벽을 포함한 전면에 균일하게 형성되는 것이 바람직하며, CVD(Chemical Vapor Deposition) 혹은 ALD(Atomic Layer Deposition)과 같은 공정으로 증착될 수 있다.

도 8을 참조하면, 비등방성 식각(혹은 스페이서 식각)을 실시하여 기판(10) 상부에 형성된 제 2 도전층(28)을 제거한다. 이 때 기판(10) 또한 소정 깊이 식각되어 제거될 수 있으며, 필라(12, 14)의 높이 또한 상대적으로 더 높아질 수 있다. 이는 인접한 두 필라(12, 14) 표면의 제 2 도전층(28)이 서로 전기적으로 연결되지 않도록 분리하는 공정이다.

도 9에 도시된 바와 같이, 기판(10)의 상부 및 필라(12, 14) 사이의 공간을 제 1 층간절연막(32)으로 채워 평탄화시키고, 동시에 인접한 필라(12, 14) 측벽에 형성된 제 2 도전층(28)을 서로 절연시킨다. 제 1 층간절연막(32)은 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP), SOD(Spin On Dielectric), PE-TEOS(Plasma enhanced Tetra Ethyle Ortho Silicate) 및 SROx(Silicon Rich oxide) 등을 포함할 수 있으며, SOD를 포함하는 것이 바람직하다.

도 10을 참조하면, 제 1 층간절연막(32)을 소정 깊이 제거한다. 이 때 잔류하는 제 1 층간절연막(32)의 표면은 제 1 비트라인(22)의 상측 단부(upper end) 혹은 하부 접합영역(15)의 상측 단부와 동일하거나 다소 높은 것이 바람직하다. 이는 후술할 바와 같이 제 1 층간절연막(32)이 제거된 높이의 제 2 도전층(28)은 제거되고, 제 1 층간절연막(32)이 잔류한 높이의 제 2 도전층(28)이 제 2 비트라인(26)이 되기 때문이다.

도 11에 도시된 바와 같이, 잔류한 제 1 층간절연막(32) 상부의 제 2 도전층(28)을 클리닝(cleaning) 공정 등으로 제거한다. 이 결과 제 1 층간절연막(32)이 잔류한 높이까지만 제 2 도전층(28)이 남게 되며, 이는 제 2 비트라인(26)이 된다. 제 2 비트라인(26)은 필라(12, 14)의 내부가 아닌 외부에(outside) 위치하지만, 제 1 비트라인(22)과 접촉하면서 구비되어, 전체 비트라인(22, 26)의 저항을 감소시키는 역할을 하게 된다.

다만 상술한 도 7 내지 도 11에 도시된 제 1 비트라인(26) 형성 공정은 본 발명에서 생략 가능한 공정이다. 즉, 필라(12, 14) 내부에 형성된 제 1 비트라인(24)만으로도 본 발명에 따르는 반도체 소자의 동작이 가능하지만, 제 1 비트라인(24)의 저항을 더 감소시키기 위하여 제 1 비트라인(24) 외부에 제 2 비트라인(26)을 추가로 형성할 수 있는 것이다.

도 12를 참조하면, 제 2 도전층(28)이 제거된 필라(12, 14) 전면에 스페이서 물질을 증착한 후 에치백(etch back)하여 필라(12, 14)의 측벽(sidewall)에만 스페이서(40)를 형성한다. 이 스페이서 물질로는 질화막(nitride) 등을 사용할 수 있으며, 이 스페이서(40)는 필라 하드마스크(16)와 함께 필라(12, 14) 표면을 보호하는 역할을 한다.

도 13에 도시된 바와 같이 스페이서(40)가 형성된 필라(12, 14)의 전면에 제 2 층간절연막(34)을 형성하여 필라(12, 14)를 포함한 구성을 모두 평탄화한다.

이후, 본 발명의 도면에 도시되지는 않았으나, 필라(12, 14)에 채널 이온주입, 상부 접합영역 이온주입 공정 등을 실시하고, 수직채널 영역(12b, 14b)에 대응되는 영역에 수직채널 영역(12b, 14b)과 맞닿는 게이트(미도시; gate)를 형성한다. 이 때 게이트는 평면도 상에서 비트라인(22, 26)과 수직하는 방향으로 연장되도록 형성되며, 필라(12, 14)의 주위를 감싸는 써라운딩 게이트(surrounding gate), 필라(12, 14)의 양 측면에 맞닿으며 연장되는 더블 게이트(double gate) 등과 같은 구조로 형성될 수 있다. 이후 필라(12, 14) 상부의 필라 하드마스크(16)를 제거하고 상부 접합영역(12a, 14b)과 연결되는 캐패시터를 형성한다.

이와 같은 본 발명에 따르는 반도체 소자의 형성방법은 필라(12, 14) 내부에 비트라인(22)을 용이하게 형성할 수 있고, 인접한 필라(12, 14)의 비트라인(22) 사이의 공간을 넓게 확보하여 비트라인(22) 공정마진을 향상시킬 수 있다. 그리고 인접한 비트라인(22) 사이에 발생하는 캐패시턴스를 감소시키는 효과도 제공할 수 있다.

본 발명의 반도체 소자는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며 이에 한정되지 않고 SRAM(Static Random Access Memory), Flash Memory, FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등에 적용될 수 있다.

상술한 반도체 소자의 주요 제품군으로는 데스크탑 컴퓨터, 노트북, 서버에 사용되는 컴퓨팅 메모리뿐만 아니라 다양한 스펙(Spec)의 그래픽스 메모리와 최근 이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD picture card, USB Flash Device 등과 같은 휴대용 저장매체뿐만 아니라 MP3P, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 제공될 수 있다. 또한 반도체 소자의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded device 등의 기술에도 적용될 수 있다. 그리고 CIS(CMOS image sensor)도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비등 다양한 분야에 공급될 수 있다.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

10 : 기판 12 : 제 1 필라
14 : 제 2 필라 12a, 14a : 상부 접합영역
12b, 14b : 수직채널영역 15 : 하부 접합영역
16 : 필라 하드마스크 18 : 월 산화막(wall oxide layer)
22 : 제 1 비트라인 24 : 제 1 도전층
26 : 제 2 비트라인 28 : 제 2 도전층
32 : 제 1 층간절연막 34 : 제 2 층간절연막
40 : 스페이서

Claims (40)

  1. 반도체 기판으로부터 수직으로 연장되며, 수직채널 영역을 포함하는 제 1 필라 및 제 2 필라;
    상기 제 1 필라 및 제 2 필라의 내부에서 상기 수직채널 영역 하부에 위치하는 제 1 비트라인; 및
    상기 제 1 비트라인을 포함하는 제 1 필라 및 상기 제 2 필라 사이에 위치하는 층간절연막
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제 1 비트라인은 금속 실리사이드를 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 금속 실리사이드는, 코발트 실리사이드(CoSi2)를 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제 1 비트라인은 상기 제 1 필라 및 제 2 필라의 양측에 구비되는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 제 1 및 제 2 라인패턴의 측벽에서 상기 제 1 비트라인과 맞닿으며 위치하는 제 2 비트라인
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 제 2 비트라인은, 티타늄 질화막(TiN), 텅스텐(W), 텅스텐 질화막(WN) 혹은 이들 중 둘 이상이 적층된 구조를 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 5에 있어서,
    상기 제 2 비트라인은 상기 제 1 필라 및 제 2 필라의 양측에 구비되는 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 제 1 필라 및 상기 제 2 필라에서 상기 수직채널 영역의 상부에 위치하는 상부 접합영역; 및
    상기 제 1 필라 및 상기 제 2 필라에서 상기 수직채널 영역의 하부에 위치하는 하부 접합영역
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 청구항 8에 있어서,
    상기 제 1 비트라인은,
    상기 하부 접합영역 내부에 위치하는 것을 특징으로 하는 반도체 소자.
  10. 청구항 1에 있어서,
    상기 제 1 필라 및 상기 제 2 필라의 표면에 위치하는 월 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 청구항 10에 있어서,
    상기 월 산화막은, 상기 제 1 필라 및 상기 제 2 필라의 상기 수직채널 영역 및 상부 접합영역에 위치하는 것을 특징으로 하는 반도체 소자.
  12. 청구항 1에 있어서,
    상기 제 1 필라 및 제 2 필라의 좌우 측면에 위치하는 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  13. 청구항 12에 있어서,
    상기 스페이서는 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 청구항 8에 있어서,
    상기 상부 접합영역 및 상기 하부 접합영역은 N형이고,
    상기 수직채널 영역은 P형인 것을 특징으로 하는 반도체 소자.
  15. 청구항 8에 있어서,
    상기 상부 접합영역 및 상기 하부 접합영역은 P형이고,
    상기 수직채널 영역은 N형인 것을 특징으로 하는 반도체 소자.
  16. 청구항 1에 있어서,
    상기 제 1 필라 및 상기 제 2 필라의 상부에 위치하며 질화막을 포함하는 필라 하드마스크
    를 더 포함하는 것을 특징으로 하는 반도체 소자.
  17. 청구항 1에 있어서,
    상기 층간절연막은,
    제 1 층간절연막; 및
    상기 제 1 층간절연막 상부에 위치하는 제 2 층간절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  18. 청구항 1에 있어서,
    상기 제 1 필라 및 상기 제 2 필라는, 라인 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  19. 청구항 1에 있어서,
    상기 수직채널 영역에 대응되는 영역에 위치하며, 상기 수직채널 영역과 맞닿으며 연장되는 게이트
    를 더 포함하는 것을 특징으로 하는 반도체 소자.
  20. 청구항 8에 있어서,
    상기 제 1 필라 및 제 2 필라 상부에 위치하며, 상기 상부 접합영역과 연결되는 캐패시터
    를 더 포함하는 것을 특징으로 하는 반도체 소자.
  21. 반도체 기판 상부에 제 1 필라 및 제 2 필라를 형성하는 단계;
    상기 제 1 필라 및 제 2 필라의 내부에 제 1 비트라인을 형성하는 단계; 및
    상기 제 1 비트라인을 포함하는 제 1 필라 및 상기 제 2 필라 사이에 층간절연막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  22. 청구항 21에 있어서,
    상기 제 1 필라 및 제 2 필라를 형성하는 단계는:
    상기 반도체 기판 상부에 필라 하드마스크를 형성하는 단계; 및
    상기 필라 하드마스크를 마스크로 상기 기판을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  23. 청구항 21에 있어서,
    상기 제 1 필라 및 제 2 필라를 형성하는 단계는:
    상기 기판 상부에 실리콘을 에피택셜 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  24. 청구항 21에 있어서,
    상기 제 1 필라 및 제 2 필라를 형성하는 단계 이후,
    상기 제 1 필라 및 제 2 필라 표면에 산화 공정을 실시하여 월 산화막을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  25. 청구항 21에 있어서,
    상기 제 1 비트라인을 형성하는 단계 이전,
    상기 제 1 필라 및 상기 제 2 필라의 하부에 하부 접합영역을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  26. 청구항 25에 있어서,
    상기 하부 접합영역을 형성하는 단계는,
    이온주입 공정 혹은 인(Ph) 또는 비소(As)를 이용한 플라즈마 도핑 공정을 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  27. 청구항 25에 있어서,
    상기 하부 접합영역을 형성하는 단계는,
    상기 반도체 기판 상부의 월 산화막을 제거하는 단계; 및
    상기 반도체 기판을 소정 깊이 식각하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  28. 청구항 21에 있어서,
    상기 제 1 비트라인을 형성하는 단계는,
    상기 제 1 필라 및 상기 제 2 필라 전면에 제 1 도전층을 형성하는 단계; 및
    상기 반도체 기판 상부의 제 1 도전층을 제거하는 단계;
    급속 열처리 공정을 실시하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  29. 청구항 28에 있어서,
    상기 급속 열처리 공정은,
    상기 제 1 도전층의 금속 물질과 상기 제 1 필라 및 제 2 필라의 실리콘이 반응하는 것을 특징으로 하는 반도체 소자의 형성방법.
  30. 청구항 28에 있어서,
    상기 제 1 도전층을 제거하는 단계는,
    상기 반도체 기판을 소정 깊이 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  31. 청구항 28에 있어서,
    상기 제 1 도전층은 코발트(Co)를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  32. 청구항 28에 있어서,
    상기 반도체 기판 상부의 제 1 도전층을 제거하는 단계 이후,
    상기 제 1 필라 및 제 2 필라에 대한 경사 식각공정을 수행하여, 상기 제 1 필라 및 제 2 필라의 한쪽 면에 형성된 제 1 도전층을 추가로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  33. 청구항 21에 있어서,
    상기 제 1 비트라인을 형성하는 단계 이후,
    상기 제 1 필라 및 제 2 필라의 측면에 상기 제 1 비트라인과 맞닿는 제 2 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  34. 청구항 33에 있어서,
    상기 제 2 비트라인을 형성하는 단계는,
    상기 제 1 비트라인이 형성된 상기 제 1 필라 및 제 2 필라의 전면에 제 2 도전층을 형성하는 단계;
    상기 반도체 기판 상부의 상기 제 2 도전층을 제거하는 단계;
    상기 제 1 필라 및 제 2 필라 사이에 소정 높이의 제 1 층간절연막을 형성하는 단계; 및
    상기 제 1 층간절연막 상부에 위치한 상기 제 2 도전층을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  35. 청구항 34에 있어서,
    상기 소정 높이의 제 1 층간절연막을 형성하는 단계는,
    상기 제 1 필라 및 제 2 필라 전면에 제 1 층간절연막을 형성하여 평탄화하는 단계; 및
    상기 제 1 층간절연막에 대한 에치백 공정을 실시하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  36. 청구항 34에 있어서,
    상기 제 1 층간절연막의 표면은,
    상기 제 1 비트라인의 상측 단부와 동일하거나 높은 것을 특징으로 하는 반도체 소자의 형성방법.
  37. 청구항 21에 있어서,
    상기 제 1 비트라인을 형성하는 단계 이후,
    상기 제 1 필라 및 제 2 필라의 측벽에 질화막을 포함하는 스페이서를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  38. 청구항 21에 있어서,
    상기 제 1 필라 및 제 2 필라에 채널 이온주입을 실시하여 수직채널 영역을 형성하는 단계; 및
    상기 제 1 필라 및 제 2 필라에 상부 접합영역 이온주입을 실시하여 상부 접합영역을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  39. 청구항 38에 있어서,
    상기 수직채널 영역에 맞닿는 게이트를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  40. 청구항 21에 있어서,
    상기 제 1 필라 및 제 2 필라의 상부에 캐패시터를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
KR1020110112418A 2011-10-31 2011-10-31 반도체 소자 및 그 형성방법 KR20130047409A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110112418A KR20130047409A (ko) 2011-10-31 2011-10-31 반도체 소자 및 그 형성방법

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR1020110112418A KR20130047409A (ko) 2011-10-31 2011-10-31 반도체 소자 및 그 형성방법
TW101112204A TWI538031B (zh) 2011-10-31 2012-04-06 半導體元件和製造其之方法
US13/447,034 US9214468B2 (en) 2011-10-31 2012-04-13 Semiconductor device and method for fabricating the same
CN201210137492XA CN103094345A (zh) 2011-10-31 2012-05-04 半导体器件及其制造方法
JP2012119686A JP2013098532A (ja) 2011-10-31 2012-05-25 半導体素子及びその形成方法

Publications (1)

Publication Number Publication Date
KR20130047409A true KR20130047409A (ko) 2013-05-08

Family

ID=48171497

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110112418A KR20130047409A (ko) 2011-10-31 2011-10-31 반도체 소자 및 그 형성방법

Country Status (5)

Country Link
US (1) US9214468B2 (ko)
JP (1) JP2013098532A (ko)
KR (1) KR20130047409A (ko)
CN (1) CN103094345A (ko)
TW (1) TWI538031B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385157B2 (en) 2014-07-11 2016-07-05 Samsung Electronics Co., Ltd. Pixel of an image sensor, and image sensor

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960016773B1 (en) * 1994-03-28 1996-12-20 Samsung Electronics Co Ltd Buried bit line and cylindrical gate cell and forming method thereof
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US6074960A (en) * 1997-08-20 2000-06-13 Micron Technology, Inc. Method and composition for selectively etching against cobalt silicide
JP4593960B2 (ja) * 2004-04-14 2010-12-08 白土 猛英 半導体記憶装置
US7355230B2 (en) * 2004-11-30 2008-04-08 Infineon Technologies Ag Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
US7326611B2 (en) 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
TWI291218B (en) * 2006-03-10 2007-12-11 Promos Technologies Inc Vertical-type surrounding gate semiconductor device
KR100908819B1 (ko) * 2007-11-02 2009-07-21 주식회사 하이닉스반도체 수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법
US7935598B2 (en) * 2007-12-24 2011-05-03 Hynix Semiconductor Inc. Vertical channel transistor and method of fabricating the same
KR100949265B1 (ko) * 2008-04-01 2010-03-25 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100971411B1 (ko) * 2008-05-21 2010-07-21 주식회사 하이닉스반도체 반도체 장치의 수직 채널 트랜지스터 형성 방법
US7838925B2 (en) * 2008-07-15 2010-11-23 Qimonda Ag Integrated circuit including a vertical transistor and method
JP2010141259A (ja) * 2008-12-15 2010-06-24 Elpida Memory Inc 半導体装置及びその製造方法
KR101087877B1 (ko) * 2008-12-23 2011-11-30 주식회사 하이닉스반도체 고집적 반도체 장치의 제조 방법 및 반도체 장치
KR20100099912A (ko) * 2009-03-04 2010-09-15 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR101077445B1 (ko) * 2009-05-28 2011-10-26 주식회사 하이닉스반도체 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
KR101205173B1 (ko) * 2009-07-28 2012-11-27 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
KR101087895B1 (ko) * 2009-07-31 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR101116354B1 (ko) * 2009-09-30 2012-03-09 주식회사 하이닉스반도체 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법
KR101164955B1 (ko) * 2009-09-30 2012-07-12 에스케이하이닉스 주식회사 단일 측벽 콘택을 갖는 반도체장치 및 제조 방법
KR101149043B1 (ko) * 2009-10-30 2012-05-24 에스케이하이닉스 주식회사 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법
KR101110545B1 (ko) * 2009-11-10 2012-01-31 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101096187B1 (ko) * 2009-11-30 2011-12-22 주식회사 하이닉스반도체 반도체 장치 제조 방법
KR101140093B1 (ko) * 2010-04-26 2012-04-30 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
KR101129955B1 (ko) * 2010-06-10 2012-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101669261B1 (ko) * 2010-06-14 2016-10-25 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법
KR20120012593A (ko) * 2010-08-02 2012-02-10 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8207032B2 (en) * 2010-08-31 2012-06-26 Micron Technology, Inc. Methods of forming pluralities of vertical transistors, and methods of forming memory arrays
KR101160036B1 (ko) * 2010-11-26 2012-06-26 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
KR101140057B1 (ko) * 2010-12-16 2012-05-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101168338B1 (ko) * 2011-02-28 2012-07-31 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR101227339B1 (ko) * 2011-05-12 2013-01-28 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
US8994084B2 (en) * 2011-08-30 2015-03-31 Winbond Electronics Corp. Dynamic random access memory and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385157B2 (en) 2014-07-11 2016-07-05 Samsung Electronics Co., Ltd. Pixel of an image sensor, and image sensor

Also Published As

Publication number Publication date
US9214468B2 (en) 2015-12-15
JP2013098532A (ja) 2013-05-20
TW201318045A (zh) 2013-05-01
US20130105875A1 (en) 2013-05-02
CN103094345A (zh) 2013-05-08
TWI538031B (zh) 2016-06-11

Similar Documents

Publication Publication Date Title
US9379123B2 (en) Semiconductor memory devices and methods of fabricating the same
US9698097B2 (en) Semiconductor device with air gap and method for fabricating the same
US9960182B2 (en) Three-dimensional semiconductor memory device and method of fabricating the same
US9634109B2 (en) Semiconductor device having dual work function gate structure, method for fabricating the same, transistor circuit having the same, memory cell having the same, and electronic device having the same
US9620451B2 (en) Semiconductor memory device with selectively located air gaps
US10153284B2 (en) Semiconductor device having buried gate structure and method for manufacturing the same, memory cell having the same and electronic device having the same
US9245849B2 (en) Semiconductor device with air gap
US9356095B2 (en) Vertical devices and methods of forming
US20160172304A1 (en) Semiconductor device including air gaps and method of fabricating the same
US9305933B2 (en) Methods of forming semiconductor memory devices
US9165859B2 (en) Semiconductor device with air gap and method for fabricating the same
CN104347592B (zh) 具有气隙的半导体器件及其制造方法
US9514980B2 (en) Semiconductor device with air gap and method for fabricating the same
US9472646B2 (en) Dual work function buried gate type transistor and method for fabricating the same
CN102237310B (zh) 集成电路及其制造方法
US8664101B2 (en) Multiple mold structure methods of manufacturing vertical memory devices
CN103378153B (zh) 用于集成有电容器的FinFET的结构和方法
US8999797B2 (en) Semiconductor device with air gaps and method for fabricating the same
US9640426B2 (en) Semiconductor device with self-aligned air gap and method for fabricating the same
DE102015101205A1 (de) Halbleitervorrichtungen mit leitfähigen Kontaktstellen und Verfahren zum Herstellen derselben
US9472644B2 (en) Semiconductor device with air gap and method for fabricating the same
KR100881825B1 (ko) 반도체 소자 및 그 제조 방법
US8530959B2 (en) Three-dimensional semiconductor memory device
KR101669470B1 (ko) 금속 실리사이드층을 포함하는 반도체 소자
KR20150137428A (ko) 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination