JPH0563155A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0563155A JPH0563155A JP3245021A JP24502191A JPH0563155A JP H0563155 A JPH0563155 A JP H0563155A JP 3245021 A JP3245021 A JP 3245021A JP 24502191 A JP24502191 A JP 24502191A JP H0563155 A JPH0563155 A JP H0563155A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 深いトレンチ状の凹部104 の下部の壁面に形
成された誘電体膜105 とこの誘電体膜を介して前記凹部
の前記下部に充填された導電層106 （ストレージノー
ド）と第１半導体層101 （プレート電極）とによってキ
ャパシタ構造が形成されており、このキャパシタ構造が
前記第１半導体層内に完全に埋め込まれていると共に、
前記導電層が前記凹部の上部に充填された導電材料層10
8 を介して取り出されて前記第２半導体層内の不純物拡
散領域110 に導電層114 によって接続され、前記導電材
料層は前記第２半導体層に反転層が生じないようにこの
第２半導体層とは絶縁分離されている半導体装置。 【効果】 蓄積電荷のリークがなく、表面を平坦化で
き、しかも配線や製膜上で製造工程が容易となる。
成された誘電体膜105 とこの誘電体膜を介して前記凹部
の前記下部に充填された導電層106 （ストレージノー
ド）と第１半導体層101 （プレート電極）とによってキ
ャパシタ構造が形成されており、このキャパシタ構造が
前記第１半導体層内に完全に埋め込まれていると共に、
前記導電層が前記凹部の上部に充填された導電材料層10
8 を介して取り出されて前記第２半導体層内の不純物拡
散領域110 に導電層114 によって接続され、前記導電材
料層は前記第２半導体層に反転層が生じないようにこの
第２半導体層とは絶縁分離されている半導体装置。 【効果】 蓄積電荷のリークがなく、表面を平坦化で
き、しかも配線や製膜上で製造工程が容易となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、例えばダイ
ナミックＲＡＭ（Random Access Memory）及びその製造
方法に関するものである。
ナミックＲＡＭ（Random Access Memory）及びその製造
方法に関するものである。
【０００２】
【従来技術】従来、半導体集積回路装置、例えばダイナ
ミックＲＡＭでは、図36に示すような構造のスタック型
メモリーセルが知られている。
ミックＲＡＭでは、図36に示すような構造のスタック型
メモリーセルが知られている。
【０００３】即ち、Ｐ- 型シリコン基板１（具体的に
は、シリコン基板に形成されたウエルであってよい。）
の一主面に形成されたフィールド酸化膜２により区画さ
れたセル領域に、Ｎ+ 型ソース領域３及びドレイン領域
４、これら両領域間上のゲート絶縁膜５、このゲート絶
縁膜上のポリシリコンゲート電極６（ワードライン）が
夫々形成され、横型の伝達用のＮチャネル絶縁ゲート電
界効果トランジスタ（トランスファゲート）Ｔｒ1 が構
成されている（図中の７は、コンタトクホール８に被着
されたビットラインである）。
は、シリコン基板に形成されたウエルであってよい。）
の一主面に形成されたフィールド酸化膜２により区画さ
れたセル領域に、Ｎ+ 型ソース領域３及びドレイン領域
４、これら両領域間上のゲート絶縁膜５、このゲート絶
縁膜上のポリシリコンゲート電極６（ワードライン）が
夫々形成され、横型の伝達用のＮチャネル絶縁ゲート電
界効果トランジスタ（トランスファゲート）Ｔｒ1 が構
成されている（図中の７は、コンタトクホール８に被着
されたビットラインである）。
【０００４】他方、ソース領域３上では、層間絶縁膜９
に設けたコンタクトホール10を介してポリシリコン電極
11が被着され、このポリシリコン電極の表面には絶縁膜
12、更には対向電極（アースライン）13が設けられ、記
憶用キャパシタＣ1 が構成されている。なお、両ライン
７−13間は層間絶縁膜14で絶縁されている。
に設けたコンタクトホール10を介してポリシリコン電極
11が被着され、このポリシリコン電極の表面には絶縁膜
12、更には対向電極（アースライン）13が設けられ、記
憶用キャパシタＣ1 が構成されている。なお、両ライン
７−13間は層間絶縁膜14で絶縁されている。
【０００５】このようにして、上記の伝達用トランジス
タと記憶用キャパシタとで単位素子としてのスタック型
メモリーセルが構成されることになる。しかしながら、
このメモリーセルでは、次のような利点と同時に欠点も
あり、十分なものではない。
タと記憶用キャパシタとで単位素子としてのスタック型
メモリーセルが構成されることになる。しかしながら、
このメモリーセルでは、次のような利点と同時に欠点も
あり、十分なものではない。
【０００６】利点：電荷を蓄えるコンデンサ（キャパシ
タ）を半導体基板１上に作り込み、その外壁を絶縁膜14
及び９で覆っているため、隣接するセル間（又はコンデ
ンサ間）のスペースを小さくしてもパンチスルーは生じ
ない。 欠点：コンデンサを半導体基板１上に作り込むため、表
面は起伏の大きな形状となり、金属膜７等の形成時の被
着性やパターニングに故障が生じることがある。
タ）を半導体基板１上に作り込み、その外壁を絶縁膜14
及び９で覆っているため、隣接するセル間（又はコンデ
ンサ間）のスペースを小さくしてもパンチスルーは生じ
ない。 欠点：コンデンサを半導体基板１上に作り込むため、表
面は起伏の大きな形状となり、金属膜７等の形成時の被
着性やパターニングに故障が生じることがある。
【０００７】一方、図37に示す如きトレンチ型のメモリ
ーセル構造も知られている。このメモリーセルによれ
ば、半導体基体板１内に所定深さのトレンチ状の深い凹
部20が設けられ、この凹部20には絶縁膜25を介してＮ+
型ポリシリコン（フィールドプレート）33が充填されて
いる。
ーセル構造も知られている。このメモリーセルによれ
ば、半導体基体板１内に所定深さのトレンチ状の深い凹
部20が設けられ、この凹部20には絶縁膜25を介してＮ+
型ポリシリコン（フィールドプレート）33が充填されて
いる。
【０００８】そして、凹部20の外側全面に拡散形成され
たＮ+ 型拡散領域23をストレージノード電極として用い
てキャパシタＣ2が形成されている。また、凹部20の側
方（図では左側）の表面には、Ｎ+ 型ソース領域23、及
びビットライン17に接続されたＮ+ 型ドレイン領域24が
所定のパターンに拡散形成されていて、これらの間には
ゲート酸化膜15を介してワード線としてゲート電極16が
設けられ、横型の伝達用のＮチャネル絶縁ゲート電界効
果トランジスタ（トランスファゲート）Ｔｒ2 が接続さ
れている。
たＮ+ 型拡散領域23をストレージノード電極として用い
てキャパシタＣ2が形成されている。また、凹部20の側
方（図では左側）の表面には、Ｎ+ 型ソース領域23、及
びビットライン17に接続されたＮ+ 型ドレイン領域24が
所定のパターンに拡散形成されていて、これらの間には
ゲート酸化膜15を介してワード線としてゲート電極16が
設けられ、横型の伝達用のＮチャネル絶縁ゲート電界効
果トランジスタ（トランスファゲート）Ｔｒ2 が接続さ
れている。
【０００９】こうしたメモリーセルはトレンチ型と称さ
れるものであるが、トレンチ状の凹部20を用いてキャパ
シタを構成しているため、次の利点を有してはいるが、
同時に欠点もある。
れるものであるが、トレンチ状の凹部20を用いてキャパ
シタを構成しているため、次の利点を有してはいるが、
同時に欠点もある。
【００１０】利点：電荷を蓄えるコンデンサを半導体基
板１中に作り込むので、半導体基板表面の起伏を比較的
に小さく抑え、かつ、隣接するセル間の距離も可能な限
り縮めることができる。
板１中に作り込むので、半導体基板表面の起伏を比較的
に小さく抑え、かつ、隣接するセル間の距離も可能な限
り縮めることができる。
【００１１】欠点：しかし、半導体基板１内の拡散領域
23を電荷蓄積に用いているので、隣接するトレンチ間の
スペースを小さくしてゆくと、拡散領域間でパンチスル
ーが生じ、電荷を失うことがある。
23を電荷蓄積に用いているので、隣接するトレンチ間の
スペースを小さくしてゆくと、拡散領域間でパンチスル
ーが生じ、電荷を失うことがある。
【００１２】更に、トレンチ内にキャパシタをスタック
型に作り込んだメモリーセルとして、図38に示す如きＳ
ＴＴ（Stacked in Trench ）構造のデバイスが知られて
いる。
型に作り込んだメモリーセルとして、図38に示す如きＳ
ＴＴ（Stacked in Trench ）構造のデバイスが知られて
いる。
【００１３】このＳＴＴ型のメモリーセルでは、Ｎ+ 型
拡散領域53は絶縁膜35の壁面上に被着されたキャパシタ
用Ｎ+ 型ポリシリコン電極63に接続されている。溝20の
側方には、拡散領域53に連設されたＮ+ 型ソース領域32
及びビットラインに接続されるＮ+ 型ドレイン領域24が
所定のパターンに拡散形成されていて、これらの間には
ゲート酸化膜15を介してワード線としてのゲート電極16
が設けられ、横型の伝達用Ｎチャネル絶縁ゲート電界効
果トランジスタ（トランスファゲート）Ｔｒ3 が接続さ
れている。トランスファゲートＴｒ3 は１つのセル領域
において２個設けられ、これらに共通にビット線を設
け、かつ、隣接するキャパシタＣ3 間は誘電体膜65上の
Ｎ+ 型ポリシリコン電極（フィールドプレート）66によ
って互いに連結されている（図中の26はポリシリコンの
酸化膜である）。
拡散領域53は絶縁膜35の壁面上に被着されたキャパシタ
用Ｎ+ 型ポリシリコン電極63に接続されている。溝20の
側方には、拡散領域53に連設されたＮ+ 型ソース領域32
及びビットラインに接続されるＮ+ 型ドレイン領域24が
所定のパターンに拡散形成されていて、これらの間には
ゲート酸化膜15を介してワード線としてのゲート電極16
が設けられ、横型の伝達用Ｎチャネル絶縁ゲート電界効
果トランジスタ（トランスファゲート）Ｔｒ3 が接続さ
れている。トランスファゲートＴｒ3 は１つのセル領域
において２個設けられ、これらに共通にビット線を設
け、かつ、隣接するキャパシタＣ3 間は誘電体膜65上の
Ｎ+ 型ポリシリコン電極（フィールドプレート）66によ
って互いに連結されている（図中の26はポリシリコンの
酸化膜である）。
【００１４】こうしたＳＴＴ型のメモリーセルも、次の
ような利点と欠点を有している。 利点：トレンチ内の内壁に絶縁膜35を形成し、その内側
に電荷を蓄えるコンデンサを作り込んでいるので、蓄積
電荷がリークすることがなく、トレンチ間の距離を詰め
ても差支えない。 欠点：電荷を蓄積するポリシリコン電極63（ストレージ
ノード）とポリシリコン電極66（プレート電極）とを良
好な絶縁を保ちながら引き出すのが難しい。特に、トレ
ンチ内に各膜や層を順次形成する構造であるから、互い
の絶縁分離を十分に出すことがその複雑な製造工程から
して困難となり、工程数も多くて複雑である。
ような利点と欠点を有している。 利点：トレンチ内の内壁に絶縁膜35を形成し、その内側
に電荷を蓄えるコンデンサを作り込んでいるので、蓄積
電荷がリークすることがなく、トレンチ間の距離を詰め
ても差支えない。 欠点：電荷を蓄積するポリシリコン電極63（ストレージ
ノード）とポリシリコン電極66（プレート電極）とを良
好な絶縁を保ちながら引き出すのが難しい。特に、トレ
ンチ内に各膜や層を順次形成する構造であるから、互い
の絶縁分離を十分に出すことがその複雑な製造工程から
して困難となり、工程数も多くて複雑である。
【００１５】以上に説明したように、従来のメモリーセ
ルはいずれも一長一短があり、これは集積度を高めるに
従って顕著となる。
ルはいずれも一長一短があり、これは集積度を高めるに
従って顕著となる。
【００１６】
【発明の目的】本発明の目的は、蓄積電荷のリークがな
く、表面を平坦化でき、しかも配線や製膜上で製造工程
が容易となる半導体装置及びその製造方法を提供するこ
とにある。
く、表面を平坦化でき、しかも配線や製膜上で製造工程
が容易となる半導体装置及びその製造方法を提供するこ
とにある。
【００１７】
【発明の構成】即ち、本発明は、第１導電型の第１半導
体層上に第２導電型の第２半導体層が設けられ、この第
２半導体層の表面側から前記第１半導体層の十分深い位
置まで凹部が形成され、この凹部の下部の壁面に形成さ
れた誘電体膜とこの誘電体膜を介して前記凹部の前記下
部に充填された導電層と前記第１半導体層とによってキ
ャパシタ構造が形成されており、このキャパシタ構造が
前記第１半導体層内に完全に埋め込まれていると共に、
前記導電層が前記凹部の上部に充填された導電材料層を
介して取り出されて前記第２半導体層内の不純物拡散領
域に接続され、前記導電材料層は前記第２半導体層に反
転層が生じないようにこの第２半導体層とは絶縁分離さ
れている半導体装置に係るものである。
体層上に第２導電型の第２半導体層が設けられ、この第
２半導体層の表面側から前記第１半導体層の十分深い位
置まで凹部が形成され、この凹部の下部の壁面に形成さ
れた誘電体膜とこの誘電体膜を介して前記凹部の前記下
部に充填された導電層と前記第１半導体層とによってキ
ャパシタ構造が形成されており、このキャパシタ構造が
前記第１半導体層内に完全に埋め込まれていると共に、
前記導電層が前記凹部の上部に充填された導電材料層を
介して取り出されて前記第２半導体層内の不純物拡散領
域に接続され、前記導電材料層は前記第２半導体層に反
転層が生じないようにこの第２半導体層とは絶縁分離さ
れている半導体装置に係るものである。
【００１８】また、本発明は、キャパシタを組み込んだ
半導体装置を製造するに際し、（ａ）第１導電型の第１
半導体層上に第２導電型の第２半導体層を形成する工程
と、（ｂ）前記第２半導体層の表面側から前記第１半導
体層の十分深い位置まで凹部を形成する工程と、（ｃ）
前記凹部の壁面に誘電体膜を形成する工程と、（ｄ）前
記誘電体膜の内側において、前記第２半導体層よりも深
い位置に導電層を充填する工程と、（ｅ）前記導電層の
上部において前記凹部の壁面に、前記誘電体膜よりも厚
い絶縁膜を形成する工程と、（ｆ）前記絶縁膜の内側に
おいて、前記導電層に接する導電材料層を充填する工程
と、（ｇ）前記第２半導体層内に不純物拡散領域を形成
する工程と、（ｈ）前記導電材料層と前記不純物拡散領
域とを接続する工程とを有する半導体装置の製造方法も
提供するものである。
半導体装置を製造するに際し、（ａ）第１導電型の第１
半導体層上に第２導電型の第２半導体層を形成する工程
と、（ｂ）前記第２半導体層の表面側から前記第１半導
体層の十分深い位置まで凹部を形成する工程と、（ｃ）
前記凹部の壁面に誘電体膜を形成する工程と、（ｄ）前
記誘電体膜の内側において、前記第２半導体層よりも深
い位置に導電層を充填する工程と、（ｅ）前記導電層の
上部において前記凹部の壁面に、前記誘電体膜よりも厚
い絶縁膜を形成する工程と、（ｆ）前記絶縁膜の内側に
おいて、前記導電層に接する導電材料層を充填する工程
と、（ｇ）前記第２半導体層内に不純物拡散領域を形成
する工程と、（ｈ）前記導電材料層と前記不純物拡散領
域とを接続する工程とを有する半導体装置の製造方法も
提供するものである。
【００１９】
【実施例】以下、本発明の実施例を説明する。
【００２０】図１〜図３は、本発明の第１の実施例によ
るダイナミックＲＡＭ（例えば64メガビット用）を示す
ものである。
るダイナミックＲＡＭ（例えば64メガビット用）を示す
ものである。
【００２１】本実施例のダイナミックＲＡＭのメモリー
セルによれば、図１のように、Ｐ- 型シリコン半導体基
板100 の一主面側にＮ+ 型半導体層101 が例えばエピタ
キシャル法で厚さ10〜15μｍに形成され、この半導体層
101 上には深さ２〜３μｍのＰ- 型半導体層102 及びＰ
型ウエル103 が例えばエピタキシャル法又は熱拡散法で
夫々形成されている。半導体層101 は後記のキャパシタ
（コンデンサ）のプレート電極となるものである。
セルによれば、図１のように、Ｐ- 型シリコン半導体基
板100 の一主面側にＮ+ 型半導体層101 が例えばエピタ
キシャル法で厚さ10〜15μｍに形成され、この半導体層
101 上には深さ２〜３μｍのＰ- 型半導体層102 及びＰ
型ウエル103 が例えばエピタキシャル法又は熱拡散法で
夫々形成されている。半導体層101 は後記のキャパシタ
（コンデンサ）のプレート電極となるものである。
【００２２】そして、半導体層103 の表面から半導体層
101 の十分深い位置に至る迄、トレンチ状の深い凹部10
4 が例えば深さ10〜15μｍに形成され、この凹部を用い
てキャパシタＣが構成されている。
101 の十分深い位置に至る迄、トレンチ状の深い凹部10
4 が例えば深さ10〜15μｍに形成され、この凹部を用い
てキャパシタＣが構成されている。
【００２３】即ち、凹部104 の下部（半導体層101 中に
埋没された部分）の壁面に誘電体膜105 （ＳｉＯ2 膜
等）が厚さ50〜150 Åに形成され、この誘電体膜105 の
内側にはＮ+ 型ポリシリコンのストレージノード106 が
充填され、このポリシリコン層106 −誘電体膜105 −半
導体層101 によって、トランスファゲートＴｒに接続さ
れたキャパシタＣが構成されている。
埋没された部分）の壁面に誘電体膜105 （ＳｉＯ2 膜
等）が厚さ50〜150 Åに形成され、この誘電体膜105 の
内側にはＮ+ 型ポリシリコンのストレージノード106 が
充填され、このポリシリコン層106 −誘電体膜105 −半
導体層101 によって、トランスファゲートＴｒに接続さ
れたキャパシタＣが構成されている。
【００２４】このキャパシタＣの部分はプレート電極と
しての半導体層101内に完全に埋め込まれた状態となっ
ていること、及び半導体層101 はメモリーセル部の各キ
ャパシタに共通の単一層からなっていることが重要であ
る。半導体層101 はプレート電極として1018〜1019／cm
3 の高不純物濃度を有していることが好ましく、また通
常は接地されるか或いは負極に接続される。また、Ｐ型
層102 （更には103 ）の不純物濃度は1016〜10
17／cm 3 、半導体基板100 の不純物濃度は1015〜1016／
cm 3 とするのがよい。更に、Ｎ+ 型拡散領域110 、111
の不純物濃度は５×1018〜５×1019／cm 3 とするのがよ
い。
しての半導体層101内に完全に埋め込まれた状態となっ
ていること、及び半導体層101 はメモリーセル部の各キ
ャパシタに共通の単一層からなっていることが重要であ
る。半導体層101 はプレート電極として1018〜1019／cm
3 の高不純物濃度を有していることが好ましく、また通
常は接地されるか或いは負極に接続される。また、Ｐ型
層102 （更には103 ）の不純物濃度は1016〜10
17／cm 3 、半導体基板100 の不純物濃度は1015〜1016／
cm 3 とするのがよい。更に、Ｎ+ 型拡散領域110 、111
の不純物濃度は５×1018〜５×1019／cm 3 とするのがよ
い。
【００２５】そして、凹部104 の上部（ポリシリコン層
106 上）においては、壁面（実際には誘電体膜105 ）上
に比較的厚い、例えば500 〜1000Åの反転防止用の絶縁
膜107 （ＳｉＯ2 膜等）が形成され、この内側にはＮ+
型ポリシリコン層108 がストレージノード106 の取り出
し若しくは引出しのために充填されている。
106 上）においては、壁面（実際には誘電体膜105 ）上
に比較的厚い、例えば500 〜1000Åの反転防止用の絶縁
膜107 （ＳｉＯ2 膜等）が形成され、この内側にはＮ+
型ポリシリコン層108 がストレージノード106 の取り出
し若しくは引出しのために充填されている。
【００２６】ウエル103 においては、各キャパシタ間は
フィールドＳｉＯ2 膜109 で分離されており、分離され
た各セル領域ではＮ+ 型ソース領域110 とドレイン領域
111とが夫々拡散法で形成されている。そのうち、ソー
ス領域110 は、ポリシリコン層108 上のＳｉＯ2 膜112
に設けた開口113 に被着されたＮ+ 型ポリシリコン層11
4 を介して、ポリシリコン層108 からストレージノード
106 に接続されている。ドレイン領域111 は絶縁膜121
のコンタクトホール122 を介してポリシリコンのビット
ライン115 に接続されている。
フィールドＳｉＯ2 膜109 で分離されており、分離され
た各セル領域ではＮ+ 型ソース領域110 とドレイン領域
111とが夫々拡散法で形成されている。そのうち、ソー
ス領域110 は、ポリシリコン層108 上のＳｉＯ2 膜112
に設けた開口113 に被着されたＮ+ 型ポリシリコン層11
4 を介して、ポリシリコン層108 からストレージノード
106 に接続されている。ドレイン領域111 は絶縁膜121
のコンタクトホール122 を介してポリシリコンのビット
ライン115 に接続されている。
【００２７】なお、ウエル103 上には、トランスファゲ
ートＴｒを構成すべく、ゲート酸化膜116 を介してポリ
シリコンゲート電極117 （ワードライン）とＳｉＯ2 層
118とが積層されている。ゲート電極の側面にはシリコ
ン酸化膜119 とナイトライド膜120 （サイドウォール）
とが設けられている。そして、ポリシリコン層114 の表
面と、更にはコンタクトホール122 を除く全面には、Ｓ
ｉＯ2膜123 、124 が設けられ、更に全面に絶縁膜121
が被着されている。
ートＴｒを構成すべく、ゲート酸化膜116 を介してポリ
シリコンゲート電極117 （ワードライン）とＳｉＯ2 層
118とが積層されている。ゲート電極の側面にはシリコ
ン酸化膜119 とナイトライド膜120 （サイドウォール）
とが設けられている。そして、ポリシリコン層114 の表
面と、更にはコンタクトホール122 を除く全面には、Ｓ
ｉＯ2膜123 、124 が設けられ、更に全面に絶縁膜121
が被着されている。
【００２８】図２は、上記したメモリーセル部の平面図
であり、また図３は同メモリーセル部Ａと周辺回路部Ｂ
を共に示した断面図である。
であり、また図３は同メモリーセル部Ａと周辺回路部Ｂ
を共に示した断面図である。
【００２９】メモリーセル部Ａの周辺回路部Ｂとの近傍
領域では、上記と同様の凹部104 の下部に絶縁膜105 を
介してポリシリコン層106が充填されているが、その上
部は絶縁膜105 及び107 はなく、プラグ用のポリシリコ
ン125 が充填されている。そして、このポリシリコン層
125 からオートドープされて形成されたＮ+ 型半導体領
域126 を通して、プレート電極としての半導体層101 が
ポリシリコン層125 へ、更にはポリシリコン電極127 へ
と取り出されている。
領域では、上記と同様の凹部104 の下部に絶縁膜105 を
介してポリシリコン層106が充填されているが、その上
部は絶縁膜105 及び107 はなく、プラグ用のポリシリコ
ン125 が充填されている。そして、このポリシリコン層
125 からオートドープされて形成されたＮ+ 型半導体領
域126 を通して、プレート電極としての半導体層101 が
ポリシリコン層125 へ、更にはポリシリコン電極127 へ
と取り出されている。
【００３０】周辺回路部Ｂは、公知のように、各ウエル
128 、129内に、Ｎ+ 型拡散領域130 、131 、ゲート酸
化膜116 及びポリシリコンゲート電極132 からなるＮチ
ャネル絶縁ゲート電界効果トランジスタと、Ｐ+ 型拡散
領域133 、134 、ゲート酸化膜116 及びポリシリコンゲ
ート電極135からなるＰチャネル絶縁ゲート電界効果ト
ランジスタとが夫々設けられている。
128 、129内に、Ｎ+ 型拡散領域130 、131 、ゲート酸
化膜116 及びポリシリコンゲート電極132 からなるＮチ
ャネル絶縁ゲート電界効果トランジスタと、Ｐ+ 型拡散
領域133 、134 、ゲート酸化膜116 及びポリシリコンゲ
ート電極135からなるＰチャネル絶縁ゲート電界効果ト
ランジスタとが夫々設けられている。
【００３１】なお、上記のポリシリコン層115 、127 、
更には拡散領域130 に接続されたポリシリコン電極136
の表面にはチタンシリサイド膜137 を設け、その上部に
被着した絶縁膜138 に形成したコンタクトホール139 、
140 、141 を用いて周辺回路部ＢではＡｌ配線142 、14
3 が設けられている。メモリーセル部Ａでは、絶縁膜13
8 上にＡｌ配線143 が設けられ、更に絶縁膜144 を被着
し、その上に上層のＡｌ配線145 が設けられている。周
辺回路部Ｂではコンタクトホール146 、147 にＡｌ配線
148 や上記の143 に接続された149 が被着されている。
更には拡散領域130 に接続されたポリシリコン電極136
の表面にはチタンシリサイド膜137 を設け、その上部に
被着した絶縁膜138 に形成したコンタクトホール139 、
140 、141 を用いて周辺回路部ＢではＡｌ配線142 、14
3 が設けられている。メモリーセル部Ａでは、絶縁膜13
8 上にＡｌ配線143 が設けられ、更に絶縁膜144 を被着
し、その上に上層のＡｌ配線145 が設けられている。周
辺回路部Ｂではコンタクトホール146 、147 にＡｌ配線
148 や上記の143 に接続された149 が被着されている。
【００３２】上記した如くに構成されたダイナミックＲ
ＡＭ、特にそのメモリーセルによれば、本発明に基い
て、キャパシタＣをプレート電極101 中に完全に埋め込
み、そのストレージノード106 を厚い絶縁膜107 でＰ型
層102 、103 とは絶縁分離した状態で取り出し、トラン
スファゲートのソース領域110 に接続しているので、次
の（１）〜（５）に示す特長を有している。
ＡＭ、特にそのメモリーセルによれば、本発明に基い
て、キャパシタＣをプレート電極101 中に完全に埋め込
み、そのストレージノード106 を厚い絶縁膜107 でＰ型
層102 、103 とは絶縁分離した状態で取り出し、トラン
スファゲートのソース領域110 に接続しているので、次
の（１）〜（５）に示す特長を有している。
【００３３】（１）キャパシタＣのプレート電極とし
て、高不純物濃度のＮ+ 型半導体層101を単一層として
各キャパシタに共通に設けているので、プレート電極自
体の配線は極めて単純なものとなり、従来のようにセル
内で複雑な配線を設ける必要がない。
て、高不純物濃度のＮ+ 型半導体層101を単一層として
各キャパシタに共通に設けているので、プレート電極自
体の配線は極めて単純なものとなり、従来のようにセル
内で複雑な配線を設ける必要がない。
【００３４】（２）プレート電極101 が半導体層中に
（Ｐ型層102下に）埋め込まれた状態となっているの
で、半導体基板の表面のトポロジー（形状変化や段差）
が小さくて平坦となり、従ってセルの微細化、高集積化
に好適となり、またデバイスの製造プロセスを簡略化で
きる。
（Ｐ型層102下に）埋め込まれた状態となっているの
で、半導体基板の表面のトポロジー（形状変化や段差）
が小さくて平坦となり、従ってセルの微細化、高集積化
に好適となり、またデバイスの製造プロセスを簡略化で
きる。
【００３５】（３）凹部104 内には単に誘電体膜105 、
ポリシリコン層106 や108 を埋め込んだいわばシンプル
トレンチ構造であり、キャパシタＣ全体を半導体層101
中に包含させ、この半導体層101 は他の層102 、103 と
は分離させた構成であるため、構造的にみて製造工程が
容易であり、多くの膜や層をトレンチ内に作り込む必要
はない。
ポリシリコン層106 や108 を埋め込んだいわばシンプル
トレンチ構造であり、キャパシタＣ全体を半導体層101
中に包含させ、この半導体層101 は他の層102 、103 と
は分離させた構成であるため、構造的にみて製造工程が
容易であり、多くの膜や層をトレンチ内に作り込む必要
はない。
【００３６】（４）上記のシンプルトレンチ構造のた
め、凹部104 の下部の全壁面に亘ってキャパシタを形成
でき、そのキャパシタ面積を大きくできる。そして、キ
ャパシタの容量（キャパシタ面積）は凹部104 の深さに
よって容易に制御できる。
め、凹部104 の下部の全壁面に亘ってキャパシタを形成
でき、そのキャパシタ面積を大きくできる。そして、キ
ャパシタの容量（キャパシタ面積）は凹部104 の深さに
よって容易に制御できる。
【００３７】（５）ストレージノード106 を上部へ取り
出すためのポリシリコン層108 の周囲は厚い絶縁膜107
で覆われていてＰ型層102 、103 とは完全に分離されて
いるので、Ｐ型層102 、103 側では電界が緩和され、反
転層が生じることはなく、蓄積電荷がリークすることが
なく、電荷保持能力が高くなる。これは、Ｎ+ 型領域11
0 がＰ型層103 で完全に囲まれていて空乏層が延びても
Ｎ+ 型層101 に到達することはないことからも、一層有
利である。
出すためのポリシリコン層108 の周囲は厚い絶縁膜107
で覆われていてＰ型層102 、103 とは完全に分離されて
いるので、Ｐ型層102 、103 側では電界が緩和され、反
転層が生じることはなく、蓄積電荷がリークすることが
なく、電荷保持能力が高くなる。これは、Ｎ+ 型領域11
0 がＰ型層103 で完全に囲まれていて空乏層が延びても
Ｎ+ 型層101 に到達することはないことからも、一層有
利である。
【００３８】次に、上記したデバイスの製造方法の一例
を図４〜図23について説明する。
を図４〜図23について説明する。
【００３９】まず図４のように、Ｐ- 型基板100 上にＮ
+ 型半導体層101 をエピタキシャル成長させ、更にこの
上にＰ- 型半導体層102 をエピタキシャル成長させる。
そして、表面にＳｉＯ2 膜150 を形成し、ナイトライド
膜151を周辺回路部Ｂ上にのみ設ける。メモリーセル部
Ａでは、ナイトライド膜151 をマスクにＰ型不純物（例
えばボロン）をイオン注入し、Ｐ型イオン注入層152 を
形成する。
+ 型半導体層101 をエピタキシャル成長させ、更にこの
上にＰ- 型半導体層102 をエピタキシャル成長させる。
そして、表面にＳｉＯ2 膜150 を形成し、ナイトライド
膜151を周辺回路部Ｂ上にのみ設ける。メモリーセル部
Ａでは、ナイトライド膜151 をマスクにＰ型不純物（例
えばボロン）をイオン注入し、Ｐ型イオン注入層152 を
形成する。
【００４０】次いで図５のように、ナイトライド膜151
のない領域を酸化し、酸化膜153 を形成すると同時に、
メモリーセル部ＡにＰ型ウエル103 を形成する。そし
て、新たにナイトライド膜154 を付け直し、フォトレジ
スト155 でパターニングした後、Ｎ型不純物（例えばア
ンチモン）をイオン注入し、Ｎ型イオン注入層156 を形
成する。
のない領域を酸化し、酸化膜153 を形成すると同時に、
メモリーセル部ＡにＰ型ウエル103 を形成する。そし
て、新たにナイトライド膜154 を付け直し、フォトレジ
スト155 でパターニングした後、Ｎ型不純物（例えばア
ンチモン）をイオン注入し、Ｎ型イオン注入層156 を形
成する。
【００４１】次いで図６のように、イオン注入層156 上
のみ酸化して酸化膜157 を形成すると同時に、Ｎ型ウエ
ル129 を形成する。更に、ナイトライド膜154 の除去後
に、Ｐ型不純物（例えばボロン）のイオン注入でＰ型イ
オン注入層158 を選択的に形成する。
のみ酸化して酸化膜157 を形成すると同時に、Ｎ型ウエ
ル129 を形成する。更に、ナイトライド膜154 の除去後
に、Ｐ型不純物（例えばボロン）のイオン注入でＰ型イ
オン注入層158 を選択的に形成する。
【００４２】次いで熱処理によりＰ型ウエル128 を図７
のように形成した後、シリコン表面にあるＳｉＯ2 膜15
0 、153 、157 を除去してから、ＳｉＯ2 膜159 とＳｉ
3Ｎ4 （ナイトライド）膜160 を積層し、これらをフォ
トエッチングでパターニングし、更に残ったナイトライ
ド膜160 をマスクにしてシリコン表面をエッチングし、
フィールド酸化膜用の浅い凹部161 を形成する。
のように形成した後、シリコン表面にあるＳｉＯ2 膜15
0 、153 、157 を除去してから、ＳｉＯ2 膜159 とＳｉ
3Ｎ4 （ナイトライド）膜160 を積層し、これらをフォ
トエッチングでパターニングし、更に残ったナイトライ
ド膜160 をマスクにしてシリコン表面をエッチングし、
フィールド酸化膜用の浅い凹部161 を形成する。
【００４３】次いで図８のように、ナイトライド膜160
をマスクとしたＬＯＣＯＳ（LocalOxidation of Silico
n）法により素子分離用のフィールド酸化膜109 を選択
的に成長させる。そして次に、ナイトライド膜160 及び
ＳｉＯ2 膜159 を除去し、ＳｉＯ2 膜162 を付け直し、
フォトレジスト163でメモリーセル部Ａを覆い、この状
態で周辺回路部Ｂのトランジスタのしきい値調整のため
にイオン注入（図示せず）を行う。
をマスクとしたＬＯＣＯＳ（LocalOxidation of Silico
n）法により素子分離用のフィールド酸化膜109 を選択
的に成長させる。そして次に、ナイトライド膜160 及び
ＳｉＯ2 膜159 を除去し、ＳｉＯ2 膜162 を付け直し、
フォトレジスト163でメモリーセル部Ａを覆い、この状
態で周辺回路部Ｂのトランジスタのしきい値調整のため
にイオン注入（図示せず）を行う。
【００４４】次いで図９のように、レジスト163 を除去
してから、再度ナイトライド膜164を被着し、これを所
定パターンにエッチングした後、ナイトライド膜164 を
マスクにしてシリコン層103 、102、101 を深くエッチ
ングする。これによってメモリーセル部において、深さ
10〜15μｍのトレンチ状の凹部104 を多数形成する。
してから、再度ナイトライド膜164を被着し、これを所
定パターンにエッチングした後、ナイトライド膜164 を
マスクにしてシリコン層103 、102、101 を深くエッチ
ングする。これによってメモリーセル部において、深さ
10〜15μｍのトレンチ状の凹部104 を多数形成する。
【００４５】次いで図10のようにＣＶＤ法（化学反応気
相成長法）又は熱酸化法によって凹部104 の壁面に厚さ
30ÅのＳｉＯ2 膜と厚さ40Åのナイトライド膜を積層
し、更にナイトライド膜を酸化し、これによって誘電体
膜105 を形成する。
相成長法）又は熱酸化法によって凹部104 の壁面に厚さ
30ÅのＳｉＯ2 膜と厚さ40Åのナイトライド膜を積層
し、更にナイトライド膜を酸化し、これによって誘電体
膜105 を形成する。
【００４６】次いで全面にＮ型ポリシリコン（ヒ素をド
ープしたもの）をＣＶＤ法によって全面に堆積させ、更
にＲＩＥ（Reactive ion etching）によるエッチバック
技術で一様にエッチングして、凹部104 内の下部に（Ｎ
+ 型層101 内に埋没するように）図11の如くにポリシリ
コン106 を選択的に残す。このエッチバック量は、ポリ
シリコン97自体がステップカバレッジ性（即ち、段差が
あってもこの上に一様に堆積し、均一厚みの膜を形成す
る性質）が良いために場所的に均一な量となり、従って
常に安定した均一深さ（これはストレージノードに対応
するもの）にポリシリコン106 を残すことができる。
ープしたもの）をＣＶＤ法によって全面に堆積させ、更
にＲＩＥ（Reactive ion etching）によるエッチバック
技術で一様にエッチングして、凹部104 内の下部に（Ｎ
+ 型層101 内に埋没するように）図11の如くにポリシリ
コン106 を選択的に残す。このエッチバック量は、ポリ
シリコン97自体がステップカバレッジ性（即ち、段差が
あってもこの上に一様に堆積し、均一厚みの膜を形成す
る性質）が良いために場所的に均一な量となり、従って
常に安定した均一深さ（これはストレージノードに対応
するもの）にポリシリコン106 を残すことができる。
【００４７】次いで図12のように、ＣＶＤによって全面
にＳｉＯ2 膜107 を厚めに形成し、エッチバック技術に
よって凹部104 の上部壁面にのみＳｉＯ2 膜107 を例え
ば1000Åの厚さに残す。
にＳｉＯ2 膜107 を厚めに形成し、エッチバック技術に
よって凹部104 の上部壁面にのみＳｉＯ2 膜107 を例え
ば1000Åの厚さに残す。
【００４８】次いで図13のように、フォトレジスト165
を所定パターンに設け、これをマスクにして凹部104 の
上部にある絶縁膜107 と105 を除去し、窓181 を形成す
る。
を所定パターンに設け、これをマスクにして凹部104 の
上部にある絶縁膜107 と105 を除去し、窓181 を形成す
る。
【００４９】次いで図14のように、レジスト165 の除去
後に、ＣＶＤで全面に堆積させたＮ型ポリシリコンをエ
ッチバックし、凹部104 の上部を埋めるように、下部の
ポリシリコン106 と接続してポリシリコン層108 と125
を残す。
後に、ＣＶＤで全面に堆積させたＮ型ポリシリコンをエ
ッチバックし、凹部104 の上部を埋めるように、下部の
ポリシリコン106 と接続してポリシリコン層108 と125
を残す。
【００５０】次いで図15のように、酸化処理によってポ
リシリコン層108 と125 の各表面にＳｉＯ2 層112 を選
択的に成長させる。このとき、上記の窓181 を介してポ
リシリコン層125 から不純物をオートドーピングし、Ｎ
+ 型領域126 をＰ型層内に円筒状に形成する。ＳｉＯ2
層112 はその上部との絶縁分離に必要なものである。
リシリコン層108 と125 の各表面にＳｉＯ2 層112 を選
択的に成長させる。このとき、上記の窓181 を介してポ
リシリコン層125 から不純物をオートドーピングし、Ｎ
+ 型領域126 をＰ型層内に円筒状に形成する。ＳｉＯ2
層112 はその上部との絶縁分離に必要なものである。
【００５１】次いで全面のＳｉＯ2 膜162 とナイトライ
ド膜164 を除去し、更に図16のように、ゲート酸化膜11
6 を形成し、この上にリンドープドポリシリコン層166
とＳｉＯ2 層167 を順次ＣＶＤで成長させる。なお、上
記のゲート酸化膜形成前に、トランジスタのしきい値調
整のために（或いは素子分離用に）イオン注入を行って
もよい。
ド膜164 を除去し、更に図16のように、ゲート酸化膜11
6 を形成し、この上にリンドープドポリシリコン層166
とＳｉＯ2 層167 を順次ＣＶＤで成長させる。なお、上
記のゲート酸化膜形成前に、トランジスタのしきい値調
整のために（或いは素子分離用に）イオン注入を行って
もよい。
【００５２】次いで図17のように、所定パターンのフォ
トレジスト168 をマスクにしてＳｉＯ2 層167 とポリシ
リコン層166 を同一パターンに順次エッチングし、各ゲ
ート電極形状にＳｉＯ2 層118 −ポリシリコン層117 、
ＳｉＯ2 層118 −ポリシリコン層132 、135 の積層構造
を夫々形成する。
トレジスト168 をマスクにしてＳｉＯ2 層167 とポリシ
リコン層166 を同一パターンに順次エッチングし、各ゲ
ート電極形状にＳｉＯ2 層118 −ポリシリコン層117 、
ＳｉＯ2 層118 −ポリシリコン層132 、135 の積層構造
を夫々形成する。
【００５３】次いで図18のように、フォトレジスト168
の除去後にポリシリコンゲート117、132 、135 の側面
を酸化して薄いＳｉＯ2 膜119 を形成し、更に全面にＣ
ＶＤで堆積させたナイトライド膜をエッチバックし、各
ゲートの側面にのみサイドウオール120 として残す。
の除去後にポリシリコンゲート117、132 、135 の側面
を酸化して薄いＳｉＯ2 膜119 を形成し、更に全面にＣ
ＶＤで堆積させたナイトライド膜をエッチバックし、各
ゲートの側面にのみサイドウオール120 として残す。
【００５４】次いで、メモリーセル部にＮ型不純物（例
えばヒ素）169 を、周辺回路部ではＰ型不純物（例えば
ボロン）170 、Ｎ型不純物（例えばヒ素）171 を交互に
イオン注入し、各注入層を夫々セルフアラインに（自己
整合的に）形成する。これらは、各トランスファゲート
のソース、ドレイン領域（図３の110 、111 、130 、13
1 、133 、134 ）となるものである。
えばヒ素）169 を、周辺回路部ではＰ型不純物（例えば
ボロン）170 、Ｎ型不純物（例えばヒ素）171 を交互に
イオン注入し、各注入層を夫々セルフアラインに（自己
整合的に）形成する。これらは、各トランスファゲート
のソース、ドレイン領域（図３の110 、111 、130 、13
1 、133 、134 ）となるものである。
【００５５】次いで図19のように、表面に塗布したフォ
トレジスト172 をパターニングし、メモリーセル部の電
荷蓄積用のポリシリコン層106 （更には108 ）上のＳｉ
Ｏ2 膜112 の不要部分及びＮ+ 型領域110 上のＳｉＯ2
膜116をエッチングで除去する。
トレジスト172 をパターニングし、メモリーセル部の電
荷蓄積用のポリシリコン層106 （更には108 ）上のＳｉ
Ｏ2 膜112 の不要部分及びＮ+ 型領域110 上のＳｉＯ2
膜116をエッチングで除去する。
【００５６】次いで図20のように、ＣＶＤで全面に被着
したリンドープドポリシリコン114を所定パターンのフ
ォトレジストマスク173 をマスクにしてエッチングし、
キャパシタ−ソース領域接続用として選択的に残す。
したリンドープドポリシリコン114を所定パターンのフ
ォトレジストマスク173 をマスクにしてエッチングし、
キャパシタ−ソース領域接続用として選択的に残す。
【００５７】次いで図21のように、レジスト173 を除去
し、熱処理によってポリシリコン層114 の表面に薄いＳ
ｉＯ2 膜123 を形成し、更にＣＶＤで全面にＳｉＯ2 膜
124を堆積させる。そして、この過程で上記のポリシリ
コン層114 中の不純物がＳｉＯ2 層112 の除去部分から
シリコン中にオートドーピングされ、各Ｎ+ 型領域110
が所定深さに形成される。
し、熱処理によってポリシリコン層114 の表面に薄いＳ
ｉＯ2 膜123 を形成し、更にＣＶＤで全面にＳｉＯ2 膜
124を堆積させる。そして、この過程で上記のポリシリ
コン層114 中の不純物がＳｉＯ2 層112 の除去部分から
シリコン中にオートドーピングされ、各Ｎ+ 型領域110
が所定深さに形成される。
【００５８】次いで図21においてＣＶＤで全面に堆積さ
せたＳｉＯ2層121 にコンタクトホール122 、174 、175
（175 ではその直下のＳｉＯ2 層112 も除去する。）
を夫々形成し、しかる後、図22のようにＣＶＤで全面に
堆積させたリンドープドポリシリコンをエッチングし、
ビットライン115 、ポリシリコン電極127 、136 として
残す。
せたＳｉＯ2層121 にコンタクトホール122 、174 、175
（175 ではその直下のＳｉＯ2 層112 も除去する。）
を夫々形成し、しかる後、図22のようにＣＶＤで全面に
堆積させたリンドープドポリシリコンをエッチングし、
ビットライン115 、ポリシリコン電極127 、136 として
残す。
【００５９】次いで図23のように、スパッタリングで全
面にチタンを被着し、アニールしてポリシリコン115 、
127 、136 と反応させてシリサイド膜137 を形成し、残
りのチタンをエッチングで除去する。そして、全面にＣ
ＶＤでＳｉＯ2 層138 を堆積させ、これをエッチングし
てコンタクトホール139 、140 、141を夫々形成する。
なお、ポリシリコン層115 からは不純物がオートドーピ
ングされてＮ+ 型領域111 が形成される。
面にチタンを被着し、アニールしてポリシリコン115 、
127 、136 と反応させてシリサイド膜137 を形成し、残
りのチタンをエッチングで除去する。そして、全面にＣ
ＶＤでＳｉＯ2 層138 を堆積させ、これをエッチングし
てコンタクトホール139 、140 、141を夫々形成する。
なお、ポリシリコン層115 からは不純物がオートドーピ
ングされてＮ+ 型領域111 が形成される。
【００６０】次いで図３に示したように、全面に被着し
たアルミニウムのエッチングで各配線142 を形成し、更
にＳｉＯ2 層144 を堆積させ、そのコンタクトホール14
6 、147 を介してアルミニウム配線145 、148 、149 を
夫々形成する。
たアルミニウムのエッチングで各配線142 を形成し、更
にＳｉＯ2 層144 を堆積させ、そのコンタクトホール14
6 、147 を介してアルミニウム配線145 、148 、149 を
夫々形成する。
【００６１】なお、上記において、ソース、ドレインの
形成を図18の段階で行ったが、これを図20の次に行って
もよい。即ち、ポリシリコン層114 上にＳｉＯ2 膜123
、124 を形成後に、Ｎ型不純物とＰ型不純物と交互に
イオン注入し、目的とする注入層（ソース、ドレイン
用）を形成してもよい。この場合も、ポリシリコン層11
4からはＮ型不純物のオートドーピングがやはり生じる
ために、領域110 は所定通りに形成可能である。
形成を図18の段階で行ったが、これを図20の次に行って
もよい。即ち、ポリシリコン層114 上にＳｉＯ2 膜123
、124 を形成後に、Ｎ型不純物とＰ型不純物と交互に
イオン注入し、目的とする注入層（ソース、ドレイン
用）を形成してもよい。この場合も、ポリシリコン層11
4からはＮ型不純物のオートドーピングがやはり生じる
ために、領域110 は所定通りに形成可能である。
【００６２】以上に説明した製造方法によって、上述し
たシンプルトレンチ構造による簡略な製膜及び充填工程
を経るのみでデバイスを作製できるので、工程が容易に
実施可能であり、しかも目的とするデバイスを再現性よ
く得ることができる。また、キャパシタのストレージノ
ード106 及びその引出し構造が簡単であり、かつプレー
ト電極101 は単一の共通層として取出せるために、製造
工程が一層容易となっている。
たシンプルトレンチ構造による簡略な製膜及び充填工程
を経るのみでデバイスを作製できるので、工程が容易に
実施可能であり、しかも目的とするデバイスを再現性よ
く得ることができる。また、キャパシタのストレージノ
ード106 及びその引出し構造が簡単であり、かつプレー
ト電極101 は単一の共通層として取出せるために、製造
工程が一層容易となっている。
【００６３】図24は、本発明の第２の実施例を示すもの
である。
である。
【００６４】この例では、上述の図１の例とは異なり、
メモリーセルのビットラインをポリシリコンではなくア
ルミニウム層185 で形成し、コンタクトホール122 下に
は、ダイレクトコンタクト方式でＮ+ 型領域111 に接続
されたポリシリコン層115 （これはポリシリコン層114
と同時に形成可能であって、表面の酸化膜123 、124は
コンタクトホール122 の形成時に除去されている。）を
形成し、これらのアルミニウム層185 とポリシリコン層
115 を互いに接続させている。その他の構成は不純物濃
度及びトレンチの深さについても上述した実施例と同様
である。
メモリーセルのビットラインをポリシリコンではなくア
ルミニウム層185 で形成し、コンタクトホール122 下に
は、ダイレクトコンタクト方式でＮ+ 型領域111 に接続
されたポリシリコン層115 （これはポリシリコン層114
と同時に形成可能であって、表面の酸化膜123 、124は
コンタクトホール122 の形成時に除去されている。）を
形成し、これらのアルミニウム層185 とポリシリコン層
115 を互いに接続させている。その他の構成は不純物濃
度及びトレンチの深さについても上述した実施例と同様
である。
【００６５】このように構成しても、上述した実施例と
同様の作用効果が得られると同時に、ビット線が低抵抗
のアルミニウムからなっているために動作速度が速くな
るという利点がある。
同様の作用効果が得られると同時に、ビット線が低抵抗
のアルミニウムからなっているために動作速度が速くな
るという利点がある。
【００６６】図25〜図35は、本発明の第３の実施例を示
すものである。
すものである。
【００６７】この実施例によるダイナミックＲＡＭのメ
モリーセルは、図１の例と比べて、キャパシタのストレ
ージノード106 の取り出し構造としていわゆるサイドコ
ンタクト方式を採用している。
モリーセルは、図１の例と比べて、キャパシタのストレ
ージノード106 の取り出し構造としていわゆるサイドコ
ンタクト方式を採用している。
【００６８】即ち、図25に示すように、基本的には図１
のものと同様ではあるが、ストレージノード106 の取り
出し構造として、絶縁膜107の上端部に窓180 を開け、
ここからポリシリコン層108 中の不純物の（例えばヒ
素）のオートドーピングを生ぜしめて不純物拡散領域11
0 を形成し、ソース領域とポリシリコン層108 （従って
ストレージノード106 ）とを接続している。その他の構
成は不純物濃度及びトレンチの深さについても上述した
実施例と同様である。
のものと同様ではあるが、ストレージノード106 の取り
出し構造として、絶縁膜107の上端部に窓180 を開け、
ここからポリシリコン層108 中の不純物の（例えばヒ
素）のオートドーピングを生ぜしめて不純物拡散領域11
0 を形成し、ソース領域とポリシリコン層108 （従って
ストレージノード106 ）とを接続している。その他の構
成は不純物濃度及びトレンチの深さについても上述した
実施例と同様である。
【００６９】こうしたサイドコンタクト方式によっても
トランスファゲートＴｒにキャパシタＣを良好に接続で
きることになる。しかも、図１の接続方式と比べると、
ポリシリコン層114 、更にはＳｉＯ2 層118 が不要であ
るから、表面の平坦さが一層改善される。
トランスファゲートＴｒにキャパシタＣを良好に接続で
きることになる。しかも、図１の接続方式と比べると、
ポリシリコン層114 、更にはＳｉＯ2 層118 が不要であ
るから、表面の平坦さが一層改善される。
【００７０】次に、図25のデバイスの製造方法を周辺回
路部も含めて図26〜図35に例示する。
路部も含めて図26〜図35に例示する。
【００７１】この製造方法では、上述した図４〜図11ま
での工程は同様に実施される。そして、次工程として、
図26のように、ＳｉＯ2 膜107 及び105 のエッチングを
一層行い、その上端に窓180 を形成する。
での工程は同様に実施される。そして、次工程として、
図26のように、ＳｉＯ2 膜107 及び105 のエッチングを
一層行い、その上端に窓180 を形成する。
【００７２】次いで、図13に示したようにして周辺回路
部側の凹部104 の上部にあるＳｉＯ2 膜107 及び105 を
エッチングで除去して窓181 を形成した後、図27のよう
に、Ｎ型（特にヒ素ドープド）ポリシリコンをＣＶＤで
堆積させてエッチバックし、窓180 を含む凹部104 の上
部に同ポリシリコン108 、125を夫々埋め込む。
部側の凹部104 の上部にあるＳｉＯ2 膜107 及び105 を
エッチングで除去して窓181 を形成した後、図27のよう
に、Ｎ型（特にヒ素ドープド）ポリシリコンをＣＶＤで
堆積させてエッチバックし、窓180 を含む凹部104 の上
部に同ポリシリコン108 、125を夫々埋め込む。
【００７３】次いで図28のように、ポリシリコン層108
、125 の上面を酸化して酸化膜112を形成すると同時
に、ポリシリコン層108 、125 から窓180 、181 を介し
て不純物をＰ型層103 又は102 内にオートドーピング
し、メモリーセル部にＮ+ 型拡散領域110 、126 を夫々
形成する。
、125 の上面を酸化して酸化膜112を形成すると同時
に、ポリシリコン層108 、125 から窓180 、181 を介し
て不純物をＰ型層103 又は102 内にオートドーピング
し、メモリーセル部にＮ+ 型拡散領域110 、126 を夫々
形成する。
【００７４】次いで図29のように、上記のナイトライド
膜164 の除去後に新たなナイトライド膜をＣＶＤで全面
に堆積させ、これをエッチバックしてＳｉＯ2 層112 の
サイドウォールＳｉ3 Ｎ4 膜182 を形成する。
膜164 の除去後に新たなナイトライド膜をＣＶＤで全面
に堆積させ、これをエッチバックしてＳｉＯ2 層112 の
サイドウォールＳｉ3 Ｎ4 膜182 を形成する。
【００７５】次いで、図16〜図17で述べたと同様にし
て、図30のように、全面のＳｉＯ2 膜をエッチング除去
し、熱酸化法でゲートＳｉＯ2 膜116 を形成し、この上
にポリシリコン層をＣＶＤで堆積させ、フォトレジスト
168 をマスクしてパターニングし、ゲート電極117 、13
2 、135 を夫々形成する。
て、図30のように、全面のＳｉＯ2 膜をエッチング除去
し、熱酸化法でゲートＳｉＯ2 膜116 を形成し、この上
にポリシリコン層をＣＶＤで堆積させ、フォトレジスト
168 をマスクしてパターニングし、ゲート電極117 、13
2 、135 を夫々形成する。
【００７６】次いで図31のように、フォトレジスト168
を除去した後、ＣＶＤで全面にＳｉＯ2 膜184 を被着
し、更に周辺回路の一部をフォトレジスト183 で覆い、
Ｎ型不純物189 をイオン注入し、Ｎ型注入層110 、111
、130 、131 を夫々形成する。
を除去した後、ＣＶＤで全面にＳｉＯ2 膜184 を被着
し、更に周辺回路の一部をフォトレジスト183 で覆い、
Ｎ型不純物189 をイオン注入し、Ｎ型注入層110 、111
、130 、131 を夫々形成する。
【００７７】そして、周辺回路部のウエル128 には更に
Ｎ型不純物をイオン注入した後、図32のように、ＣＶＤ
で全面に堆積させたナイトライドをエッチバックしてサ
イドウォール188 を形成し、周辺回路部の一部以外をフ
ォトレジスト186 で覆い、Ｐ型不純物187 をイオン注入
し、Ｐ型イオン注入層133 、134 を形成する。
Ｎ型不純物をイオン注入した後、図32のように、ＣＶＤ
で全面に堆積させたナイトライドをエッチバックしてサ
イドウォール188 を形成し、周辺回路部の一部以外をフ
ォトレジスト186 で覆い、Ｐ型不純物187 をイオン注入
し、Ｐ型イオン注入層133 、134 を形成する。
【００７８】次いで図33のように、フオトレジスト186
の除去後にＳｉＯ2 層121 をＣＶＤで全面に堆積させ、
エッチングして各コンタクトホール122 、174 、175 を
夫々形成する。ホール175 では下部のＳｉＯ2 層112 も
除去する。
の除去後にＳｉＯ2 層121 をＣＶＤで全面に堆積させ、
エッチングして各コンタクトホール122 、174 、175 を
夫々形成する。ホール175 では下部のＳｉＯ2 層112 も
除去する。
【００７９】次いで図34のように、全面にＣＶＤで堆積
したリンドープドポリシリコンをエッチングし、各コン
タクトホールにポリシリコン層115 （ビットライン）、
ポリシリコン電極127 、136 を夫々被着する。
したリンドープドポリシリコンをエッチングし、各コン
タクトホールにポリシリコン層115 （ビットライン）、
ポリシリコン電極127 、136 を夫々被着する。
【００８０】次いで図35のように、ポリシリコン層115
、127 、136 の表面に図23で述べたと同様にしてチタ
ンシリサイド膜137 を選択的に形成し、更に全面にＣＶ
Ｄで堆積したＳｉＯ2 層138 にコンタクトホール139 、
140 、141 を夫々形成する。この後の工程は上述したも
のと同様である。
、127 、136 の表面に図23で述べたと同様にしてチタ
ンシリサイド膜137 を選択的に形成し、更に全面にＣＶ
Ｄで堆積したＳｉＯ2 層138 にコンタクトホール139 、
140 、141 を夫々形成する。この後の工程は上述したも
のと同様である。
【００８１】上記したように、本例の製造方法によっ
て、キャパシタのストレージノードの取り出しをサイド
コンタクト方式で行う構造を再現性よく作製することが
できる。
て、キャパシタのストレージノードの取り出しをサイド
コンタクト方式で行う構造を再現性よく作製することが
できる。
【００８２】以上、本発明を実施例について説明した
が、上述の実施例は本発明の技術的思想に基いて種々変
形可能である。
が、上述の実施例は本発明の技術的思想に基いて種々変
形可能である。
【００８３】例えば、上述したキャパシタ構造におい
て、誘電体膜105 をＳｉＯ2 膜又は窒化膜のみで形成し
てもよく、その形成方法も熱酸化法によってもよい。そ
の他、反転防止用の絶縁膜107 もＳｉＯ2に限られるこ
となく、窒化膜でもよく、両者の積層膜でもよい。
て、誘電体膜105 をＳｉＯ2 膜又は窒化膜のみで形成し
てもよく、その形成方法も熱酸化法によってもよい。そ
の他、反転防止用の絶縁膜107 もＳｉＯ2に限られるこ
となく、窒化膜でもよく、両者の積層膜でもよい。
【００８４】ストレージノード106 や上部の導電層108
も種々の材質で形成してよく、またトランスファゲート
との接続方式も種々考えられる。ポリシリコン層114 の
代りにアルミニウム等の金属層を形成することができ
る。
も種々の材質で形成してよく、またトランスファゲート
との接続方式も種々考えられる。ポリシリコン層114 の
代りにアルミニウム等の金属層を形成することができ
る。
【００８５】プレート電極としての半導体層101 の形成
方法は、上述したエピタキシャル法以外にも、Ｐ- 型基
板中にＮ型不純物（アンチモンやヒ素等）を深くイオン
注入したり、表面にイオン注入後にＰ型層をエピタキシ
ャル成長させ、埋め込み層として形成する方法や、高濃
度拡散によるＮ+ 型ウエルとして形成する方法によって
もよい。
方法は、上述したエピタキシャル法以外にも、Ｐ- 型基
板中にＮ型不純物（アンチモンやヒ素等）を深くイオン
注入したり、表面にイオン注入後にＰ型層をエピタキシ
ャル成長させ、埋め込み層として形成する方法や、高濃
度拡散によるＮ+ 型ウエルとして形成する方法によって
もよい。
【００８６】また、上述した各半導体領域の導電型を逆
に変換してもよく、使用する不純物も種々のものから選
択可能である。
に変換してもよく、使用する不純物も種々のものから選
択可能である。
【００８７】なお、本発明は、上述したダイナミックＲ
ＡＭ以外の種々のデバイスにも適用可能である。
ＡＭ以外の種々のデバイスにも適用可能である。
【００８８】
【発明の作用効果】本発明は上述したように、深い凹部
を用いたキャパシタを完全に埋め込んだ第１半導体層を
プレート電極として用いることができるようにしたの
で、プレート電極自体の配線は極めて単純なものとな
り、従来のようにセル内で複雑な配線を設ける必要がな
い。
を用いたキャパシタを完全に埋め込んだ第１半導体層を
プレート電極として用いることができるようにしたの
で、プレート電極自体の配線は極めて単純なものとな
り、従来のようにセル内で複雑な配線を設ける必要がな
い。
【００８９】しかも、この第１半導体層が第２半導体層
下に埋め込まれた状態となっているので、表面のトポロ
ジー（形状変化や段差）が小さくて平坦となり、従って
セルの微細化、高集積化に好適となり、またデバイスの
製造プロセスを簡略化できる。
下に埋め込まれた状態となっているので、表面のトポロ
ジー（形状変化や段差）が小さくて平坦となり、従って
セルの微細化、高集積化に好適となり、またデバイスの
製造プロセスを簡略化できる。
【００９０】また、上記凹部内には単に誘電体膜、導電
層を埋め込んだいわばシンプルトレンチ構造であるた
め、構造的にみて製造工程が容易であり、多くの膜や層
をトレンチ内に作り込む必要はない。
層を埋め込んだいわばシンプルトレンチ構造であるた
め、構造的にみて製造工程が容易であり、多くの膜や層
をトレンチ内に作り込む必要はない。
【００９１】また、上記の凹部内の導電層を取り出すた
めの部分の周囲は第２半導体層とは反転層が生じないよ
うに絶縁分離され、かつ第２半導体層内に不純物拡散領
域が含まれる構造であるため、第２半導体層側での電界
が緩和され、空乏層もあまり延びなくなり、蓄積電荷が
リークすることがなく、電荷保持能力が高くなる。
めの部分の周囲は第２半導体層とは反転層が生じないよ
うに絶縁分離され、かつ第２半導体層内に不純物拡散領
域が含まれる構造であるため、第２半導体層側での電界
が緩和され、空乏層もあまり延びなくなり、蓄積電荷が
リークすることがなく、電荷保持能力が高くなる。
【図１】本発明の第１の実施例によるダイナミックＲＡ
Ｍのメモリーセルの一部の断面図である。
Ｍのメモリーセルの一部の断面図である。
【図２】同メモリーセル部の要部平面図である。
【図３】同ダイナミックＲＡＭの要部断面図である。
【図４】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図５】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図６】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図７】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図８】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図９】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図10】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図11】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図12】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図13】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図14】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図15】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図16】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図17】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図18】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図19】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図20】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図21】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図22】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図23】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図24】本発明の第２の実施例によるダイナミックＲＡ
Ｍのメモリーセルの一部分の断面図である。
Ｍのメモリーセルの一部分の断面図である。
【図25】本発明の第３の実施例によるダイナミックＲＡ
Ｍのメモリーセルの一部分の断面図である。
Ｍのメモリーセルの一部分の断面図である。
【図26】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図27】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図28】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図29】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図30】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図31】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図32】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図33】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図34】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図35】同ダイナミックＲＡＭの製造方法の一段階を示
す要部断面図である。
す要部断面図である。
【図36】従来例によるダイナミックＲＡＭのメモリーセ
ルの一部分の断面図である。
ルの一部分の断面図である。
【図37】他の従来例によるダイナミックＲＡＭのメモリ
ーセルの一部分の断面図である。
ーセルの一部分の断面図である。
【図38】更に他の従来例によるダイナミックＲＡＭのメ
モリーセルの一部分の断面図である。
モリーセルの一部分の断面図である。
100 Ｐ- 型半導体基板 101 Ｎ+ 型半導体層（プレート電極） 102 Ｐ- 型半導体層 103 Ｐ型ウエル 104 凹部 105 誘電体膜 106 ポリシリコン層（ストレージノード） 107 絶縁膜 108 、114 ポリシリコン層 110 Ｎ+ 型拡散領域（ソース領域） 111 Ｎ+ 型拡散領域（ドレイン領域） 112 、118 ＳｉＯ2 層 115 ビット線 117 ゲート電極（ワード線） Ｔｒ トランスファゲート Ｃ キャパシタ
Claims (2)
- 【請求項１】 第１導電型の第１半導体層上に第２導電
型の第２半導体層が設けられ、この第２半導体層の表面
側から前記第１半導体層の十分深い位置まで凹部が形成
され、この凹部の下部の壁面に形成された誘電体膜とこ
の誘電体膜を介して前記凹部の前記下部に充填された導
電層と前記第１半導体層とによってキャパシタ構造が形
成されており、このキャパシタ構造が前記第１半導体層
内に完全に埋め込まれていると共に、前記導電層が前記
凹部の上部に充填された導電材料層を介して取り出され
て前記第２半導体層内の不純物拡散領域に接続され、前
記導電材料層は前記第２半導体層に反転層が生じないよ
うにこの第２半導体層とは絶縁分離されている半導体装
置。 - 【請求項２】 キャパシタを組み込んだ半導体装置を製
造するに際し、 （ａ）第１導電型の第１半導体層上に第２導電型の第２
半導体層を形成する工程と、 （ｂ）前記第２半導体層の表面側から前記第１半導体層
の十分深い位置まで凹部を形成する工程と、 （ｃ）前記凹部の壁面に誘電体膜を形成する工程と、 （ｄ）前記誘電体膜の内側において、前記第２半導体層
よりも深い位置に導電層を充填する工程と、 （ｅ）前記導電層の上部において前記凹部の壁面に、前
記誘電体膜よりも厚い絶縁膜を形成する工程と、 （ｆ）前記絶縁膜の内側において、前記導電層に接する
導電材料層を充填する工程と、 （ｇ）前記第２半導体層内に不純物拡散領域を形成する
工程と、 （ｈ）前記導電材料層と前記不純物拡散領域とを接続す
る工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245021A JPH0563155A (ja) | 1991-08-30 | 1991-08-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245021A JPH0563155A (ja) | 1991-08-30 | 1991-08-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563155A true JPH0563155A (ja) | 1993-03-12 |
Family
ID=17127400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3245021A Pending JPH0563155A (ja) | 1991-08-30 | 1991-08-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563155A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326269A (ja) * | 1993-04-22 | 1994-11-25 | Internatl Business Mach Corp <Ibm> | メモリ・セル |
| US6534814B2 (en) | 1993-09-16 | 2003-03-18 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor memory device having a trench capacitor with sufficient capacitance and small junction leak current |
| JP2006253684A (ja) * | 2005-03-08 | 2006-09-21 | Internatl Business Mach Corp <Ibm> | トレンチ・キャパシタ・アレイを含む構造およびその形成方法（ｓｏｉチップ用の簡略化した埋込プレート構造およびプロセス） |
| CN111630655A (zh) * | 2018-01-23 | 2020-09-04 | 德克萨斯仪器股份有限公司 | 翘曲减少的沟槽电容 |
| JP2021518052A (ja) * | 2018-01-23 | 2021-07-29 | テキサス インスツルメンツ インコーポレイテッド | エピタキシャル層に形成される集積トレンチコンデンサ |
-
1991
- 1991-08-30 JP JP3245021A patent/JPH0563155A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326269A (ja) * | 1993-04-22 | 1994-11-25 | Internatl Business Mach Corp <Ibm> | メモリ・セル |
| US6534814B2 (en) | 1993-09-16 | 2003-03-18 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor memory device having a trench capacitor with sufficient capacitance and small junction leak current |
| JP2006253684A (ja) * | 2005-03-08 | 2006-09-21 | Internatl Business Mach Corp <Ibm> | トレンチ・キャパシタ・アレイを含む構造およびその形成方法（ｓｏｉチップ用の簡略化した埋込プレート構造およびプロセス） |
| CN111630655A (zh) * | 2018-01-23 | 2020-09-04 | 德克萨斯仪器股份有限公司 | 翘曲减少的沟槽电容 |
| JP2021518052A (ja) * | 2018-01-23 | 2021-07-29 | テキサス インスツルメンツ インコーポレイテッド | エピタキシャル層に形成される集積トレンチコンデンサ |
| JP2021518053A (ja) * | 2018-01-23 | 2021-07-29 | テキサス インスツルメンツ インコーポレイテッド | 反り低減トレンチコンデンサ |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
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