JPH10125872A - Ｄｒａｍセルの構造及びその製造方法 - Google Patents
Ｄｒａｍセルの構造及びその製造方法Info
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- JPH10125872A JPH10125872A JP9248275A JP24827597A JPH10125872A JP H10125872 A JPH10125872 A JP H10125872A JP 9248275 A JP9248275 A JP 9248275A JP 24827597 A JP24827597 A JP 24827597A JP H10125872 A JPH10125872 A JP H10125872A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 高集積化に適する垂直状のＤＲＡＭセルを
提供する。 【解決手段】 基板に形成させたビットラインの上のワ
ードラインと交差する部分に円柱状にチャネル領域を形
成させ、その側面にゲート絶縁膜を介してゲート電極を
形成させた。そのゲート電極を覆うようにキャパシタを
形成させる。従って、チャネル領域を大きく、かつキャ
パシタの容量を大きく確保して小型化を図ることができ
る。
提供する。 【解決手段】 基板に形成させたビットラインの上のワ
ードラインと交差する部分に円柱状にチャネル領域を形
成させ、その側面にゲート絶縁膜を介してゲート電極を
形成させた。そのゲート電極を覆うようにキャパシタを
形成させる。従って、チャネル領域を大きく、かつキャ
パシタの容量を大きく確保して小型化を図ることができ
る。
Description
【０００１】
【発明が属する技術分野】本発明は、ＤＲＡＭに関する
もので、特に製造工程を大きく簡素化するとともに高集
積に適する、垂直状に形成したＤＲＡＭセルの構造及び
製造方法に関するものである。
もので、特に製造工程を大きく簡素化するとともに高集
積に適する、垂直状に形成したＤＲＡＭセルの構造及び
製造方法に関するものである。
【０００２】
【従来の技術】一般に、一つのＤＲＡＭセルは、１本の
ビットラインと１本のワードラインと１つのアクセスト
ランジスタと１つの蓄積キャパシタとを備え、アクセス
トランジスタのゲートがワードラインに、ソースがビッ
トラインに連結された平面構造である。このＤＲＡＭデ
バイスは、セルの数をより多くする、すなわち集積化を
より高めることが要求されている。集積化を高めるため
のセルアレイ及びその構造が数多く提案されている。
ビットラインと１本のワードラインと１つのアクセスト
ランジスタと１つの蓄積キャパシタとを備え、アクセス
トランジスタのゲートがワードラインに、ソースがビッ
トラインに連結された平面構造である。このＤＲＡＭデ
バイスは、セルの数をより多くする、すなわち集積化を
より高めることが要求されている。集積化を高めるため
のセルアレイ及びその構造が数多く提案されている。
【０００３】以下、添付図面に基づき従来のＤＲＡＭセ
ルを説明する。図１は、従来のＤＲＡＭセルの構造断面
図である。図１に示すように、従来のＤＲＡＭセルの構
造は、Ｎ型半導体基板１０にＰ型ウエル１１を有し、そ
のＰ型ウエル１１の活性領域上にゲート酸化膜１２とゲ
ートキャップ酸化膜１４及び側壁酸化膜１５で絶縁され
て形成されたゲート電極１３が形成されている。Ｐ型ウ
エル１１のゲート電極１３の両側にドレイン領域１６ｂ
とソース領域１６ａとが形成されている。これらを形成
した基板の表面に第１層間絶縁膜１７を形成し、その絶
縁膜のドレイン領域１６ｂに第１接触ホールを形成す
る。第１層間絶縁膜１７上に第１接触ホールを介してソ
ース領域１６ａと電気的に連結されるようにビットライ
ン１９が形成されている。このビットラインは周知のよ
うに、データを伝送するラインである。このビットライ
ンが形成された基板の上には、さらに第２、第３層間絶
縁膜２１、２２が形成され、第１、第２、第３絶縁膜１
７、２１、２２を通した第２接触ホールがドレイン領域
１６ｂに達するように形成されている。この第２接触ホ
ールを介して前記ドレイン領域１６ｂと電気的に連結さ
れるようにキャパシタのストレージノード２３が形成さ
れている。このストレージノード２３は第３層間絶縁膜
２２上に形成され、第２接触ホールの部分から両側に広
がり、その両側の周縁部に上側に突出した突出部を有す
る形状である。ストレージノード２３の表面ならびに第
３層間絶縁膜２２の表面に誘電体２４が配置され、その
上にキャパシタのプレートノード２５が形成されてい
る。第１接触ホール及び第２接触ホール内の側面には側
壁絶縁膜（第２接触ホール内にのみ符号１８が付されて
いる）が形成されている。また、ビットライン２０はそ
の表面に電導層が積層された２重の構造である。このよ
うなＤＲＡＭセルは、ソース領域１６ａとドレイン領域
１６ｂと、及びチャネル領域とが平面的な構造を有して
いる。また、ゲート酸化膜１２とゲート電極１３はチャ
ネル上に形成される。
ルを説明する。図１は、従来のＤＲＡＭセルの構造断面
図である。図１に示すように、従来のＤＲＡＭセルの構
造は、Ｎ型半導体基板１０にＰ型ウエル１１を有し、そ
のＰ型ウエル１１の活性領域上にゲート酸化膜１２とゲ
ートキャップ酸化膜１４及び側壁酸化膜１５で絶縁され
て形成されたゲート電極１３が形成されている。Ｐ型ウ
エル１１のゲート電極１３の両側にドレイン領域１６ｂ
とソース領域１６ａとが形成されている。これらを形成
した基板の表面に第１層間絶縁膜１７を形成し、その絶
縁膜のドレイン領域１６ｂに第１接触ホールを形成す
る。第１層間絶縁膜１７上に第１接触ホールを介してソ
ース領域１６ａと電気的に連結されるようにビットライ
ン１９が形成されている。このビットラインは周知のよ
うに、データを伝送するラインである。このビットライ
ンが形成された基板の上には、さらに第２、第３層間絶
縁膜２１、２２が形成され、第１、第２、第３絶縁膜１
７、２１、２２を通した第２接触ホールがドレイン領域
１６ｂに達するように形成されている。この第２接触ホ
ールを介して前記ドレイン領域１６ｂと電気的に連結さ
れるようにキャパシタのストレージノード２３が形成さ
れている。このストレージノード２３は第３層間絶縁膜
２２上に形成され、第２接触ホールの部分から両側に広
がり、その両側の周縁部に上側に突出した突出部を有す
る形状である。ストレージノード２３の表面ならびに第
３層間絶縁膜２２の表面に誘電体２４が配置され、その
上にキャパシタのプレートノード２５が形成されてい
る。第１接触ホール及び第２接触ホール内の側面には側
壁絶縁膜（第２接触ホール内にのみ符号１８が付されて
いる）が形成されている。また、ビットライン２０はそ
の表面に電導層が積層された２重の構造である。このよ
うなＤＲＡＭセルは、ソース領域１６ａとドレイン領域
１６ｂと、及びチャネル領域とが平面的な構造を有して
いる。また、ゲート酸化膜１２とゲート電極１３はチャ
ネル上に形成される。
【０００４】
【発明が解決しようとする課題】従来のＤＲＡＭセル
は、ソース領域、ドレイン領域、及びチャネル領域が平
面的な構造であるため、高集積化が進むと、短チャネル
効果が深刻になり、又、セルのサイズが減少することに
より容量確保にも難しさがあった。さらに、ビットライ
ンはトランジスタのソース領域に接触させてその上側に
配置し、かつキャパシタをトランジスタのドレイン領域
接触させるようにして同様に上側、ビットラインより上
に形成する構造であるため、複雑なマスク工程とマージ
ン確保に難しさがある。本発明は、上記の問題点を解決
するためのもので、その目的は、高集積化に適した垂直
状の構造のＤＲＡＭセルを提供することである。
は、ソース領域、ドレイン領域、及びチャネル領域が平
面的な構造であるため、高集積化が進むと、短チャネル
効果が深刻になり、又、セルのサイズが減少することに
より容量確保にも難しさがあった。さらに、ビットライ
ンはトランジスタのソース領域に接触させてその上側に
配置し、かつキャパシタをトランジスタのドレイン領域
接触させるようにして同様に上側、ビットラインより上
に形成する構造であるため、複雑なマスク工程とマージ
ン確保に難しさがある。本発明は、上記の問題点を解決
するためのもので、その目的は、高集積化に適した垂直
状の構造のＤＲＡＭセルを提供することである。
【０００５】
【課題を解決するための手段】本発明のＤＲＡＭは、基
板に一定の間隙を開けて一方向に形成されたビットライ
ンと、ビットラインとワードラインとが交差される部分
のビットライン上に前記ビットラインと連結されて柱状
に形成されるチャネル領域と、チャネル領域の側壁及び
ビットライン上に形成される第１絶縁膜と、チャネル領
域の側面に形成された第１絶縁膜の側壁とビットライン
と垂直な方向にビットラインの上側であるとともに第１
絶縁膜上側に形成されるワードラインと、チャネル領域
で第１接触ホールを有し、ワードラインを絶縁させるよ
うにワードライン上に形成される第２絶縁膜と、第１接
触ホールを介してチャネル領域と接触され、その上側及
び隣接部分に形成されるキャパシタとを備えることを特
徴とする。
板に一定の間隙を開けて一方向に形成されたビットライ
ンと、ビットラインとワードラインとが交差される部分
のビットライン上に前記ビットラインと連結されて柱状
に形成されるチャネル領域と、チャネル領域の側壁及び
ビットライン上に形成される第１絶縁膜と、チャネル領
域の側面に形成された第１絶縁膜の側壁とビットライン
と垂直な方向にビットラインの上側であるとともに第１
絶縁膜上側に形成されるワードラインと、チャネル領域
で第１接触ホールを有し、ワードラインを絶縁させるよ
うにワードライン上に形成される第２絶縁膜と、第１接
触ホールを介してチャネル領域と接触され、その上側及
び隣接部分に形成されるキャパシタとを備えることを特
徴とする。
【０００６】
【実施の形態】以下、添付図面に基づき本発明の第１実
施形態のＤＲＡＭセルの構造及び製造方法を詳細に説明
する。図２、図３は、本発明のＤＲＡＭセルのアレイを
示す平面図で、図４は、図３のＩ−Ｉ’線上のＤＲＡＭ
セルの構造断面図であり、図５は、図３のII−II’線上
のＤＲＡＭセルの構造断面図である。本発明の第１実施
形態のＤＲＡＭセルはＮ型基板３０（図４、５）を有す
る。その表面にＰ型半導体層３１が形成され、そのＰ型
半導体層３１に一方向にＮ型半導体を注入してビットラ
イン３２をライン状に形成させる。このＰ型半導体層３
１はビットライン３２を絶縁させるために形成されてい
る。ビットライン３２上の所定の領域にチャネル領域３
４がビットラインから垂直な柱状、好ましくは円柱状に
形成されている。そのチャネル領域の周囲を囲むよう
に、しかも先端がチャネル領域３４より高くゲート酸化
膜３５が形成されている。このゲート酸化膜３５は図示
のように、底の部分が最も厚く上側に行くに従って薄く
なるように湾曲して形成されている。チャネル領域３４
とゲート酸化膜３５とは、図２、３に示すように同心円
上に形成される。
施形態のＤＲＡＭセルの構造及び製造方法を詳細に説明
する。図２、図３は、本発明のＤＲＡＭセルのアレイを
示す平面図で、図４は、図３のＩ−Ｉ’線上のＤＲＡＭ
セルの構造断面図であり、図５は、図３のII−II’線上
のＤＲＡＭセルの構造断面図である。本発明の第１実施
形態のＤＲＡＭセルはＮ型基板３０（図４、５）を有す
る。その表面にＰ型半導体層３１が形成され、そのＰ型
半導体層３１に一方向にＮ型半導体を注入してビットラ
イン３２をライン状に形成させる。このＰ型半導体層３
１はビットライン３２を絶縁させるために形成されてい
る。ビットライン３２上の所定の領域にチャネル領域３
４がビットラインから垂直な柱状、好ましくは円柱状に
形成されている。そのチャネル領域の周囲を囲むよう
に、しかも先端がチャネル領域３４より高くゲート酸化
膜３５が形成されている。このゲート酸化膜３５は図示
のように、底の部分が最も厚く上側に行くに従って薄く
なるように湾曲して形成されている。チャネル領域３４
とゲート酸化膜３５とは、図２、３に示すように同心円
上に形成される。
【０００７】これらの平面図に示されるように、このチ
ャネル領域３４は、ワードライン３６とビットライン３
２とが直交する領域に形成されている。ビットライン３
２の上、ビットラインが無い箇所ではＰ型半導体層３１
の上に薄く第１酸化膜３３が形成されている。その第１
酸化膜３３はチャネル領域３４の部分には形成されてい
ない。ゲート絶縁膜の底の部分では重なっている。ゲー
ト酸化膜３５の湾曲する外壁に沿ってゲート電極３６ａ
が形成され、図５に示すように、第１酸化膜３３の上に
ビットライン３２と直交する方向に、かつゲート電極３
６ａに連結されるようにワードライン３６が形成されて
いる。ゲート電極３６ａは図示のようにゲート酸化膜３
５の先端まで達せず、その先端より低い位置に留まって
いる。平面的に見れば、図３から明らかなようにゲート
電極３６ａはリング状になっている。
ャネル領域３４は、ワードライン３６とビットライン３
２とが直交する領域に形成されている。ビットライン３
２の上、ビットラインが無い箇所ではＰ型半導体層３１
の上に薄く第１酸化膜３３が形成されている。その第１
酸化膜３３はチャネル領域３４の部分には形成されてい
ない。ゲート絶縁膜の底の部分では重なっている。ゲー
ト酸化膜３５の湾曲する外壁に沿ってゲート電極３６ａ
が形成され、図５に示すように、第１酸化膜３３の上に
ビットライン３２と直交する方向に、かつゲート電極３
６ａに連結されるようにワードライン３６が形成されて
いる。ゲート電極３６ａは図示のようにゲート酸化膜３
５の先端まで達せず、その先端より低い位置に留まって
いる。平面的に見れば、図３から明らかなようにゲート
電極３６ａはリング状になっている。
【０００８】上記ゲート電極３６ａを覆うように第２絶
縁膜３７、第１電導層３８、第１誘電膜３９が順次積層
されて形成されている。これらはチャネル領域３４の上
には形成させない。すなわち、円柱状のチャネル領域の
上表面の上側に第１接触ホールを形成させる。平面的に
は、これらはチャネル領域３４に同心状に形成されてい
る。図３には第１導電層３８のみが示されている。第１
誘電層３９の表面から第１接触ホールの内面、チャネル
領域の表面に沿って第２導電層４１が形成されている。
この第１接触ホールの内面に接触している部分で第２導
電層４１は第１導電層３８と接触している。すなわち、
第１導電層と第２導電層とは電気的に連結されている。
そして、これらの第１、第２導電層はキャパシタのスト
レージノードの役割を果たすものである。そのため、チ
ャネル領域の表面に沿う箇所でチャネル領域と電気的に
接触している。第２導電層４１の上には第２誘電体層が
全体を囲むように形成され、その表面にキャパシタのプ
レートノードとなる第３電導層４４が形成され、その表
面に第２絶縁膜４５が形成されている。その際、第２誘
電層４３は、第１接触ホールに入り込み、その中で第１
接触ホールと同心円状の第２接触ホールを形成させ、第
３導電層４４はその第２接触ホールの内面に沿うように
形成されている。これにより、キャパシタの表面積が増
加する。
縁膜３７、第１電導層３８、第１誘電膜３９が順次積層
されて形成されている。これらはチャネル領域３４の上
には形成させない。すなわち、円柱状のチャネル領域の
上表面の上側に第１接触ホールを形成させる。平面的に
は、これらはチャネル領域３４に同心状に形成されてい
る。図３には第１導電層３８のみが示されている。第１
誘電層３９の表面から第１接触ホールの内面、チャネル
領域の表面に沿って第２導電層４１が形成されている。
この第１接触ホールの内面に接触している部分で第２導
電層４１は第１導電層３８と接触している。すなわち、
第１導電層と第２導電層とは電気的に連結されている。
そして、これらの第１、第２導電層はキャパシタのスト
レージノードの役割を果たすものである。そのため、チ
ャネル領域の表面に沿う箇所でチャネル領域と電気的に
接触している。第２導電層４１の上には第２誘電体層が
全体を囲むように形成され、その表面にキャパシタのプ
レートノードとなる第３電導層４４が形成され、その表
面に第２絶縁膜４５が形成されている。その際、第２誘
電層４３は、第１接触ホールに入り込み、その中で第１
接触ホールと同心円状の第２接触ホールを形成させ、第
３導電層４４はその第２接触ホールの内面に沿うように
形成されている。これにより、キャパシタの表面積が増
加する。
【０００９】上記のように、本発明の第１実施形態のＤ
ＲＡＭセルの構造においては、第１電導層３８がキャパ
シタのストレージノードとして使われる第２電導層４１
と連結されてキャパシタのストレージノードの役割をす
るので、キャパシタの容量が増加する。又、ビットライ
ン３２とゲート電極３６ａとキャパシタが積み重なるよ
うに形成され、チャネル領域３４が垂直に形成される垂
直セル構造となっているので、素子の集積度が高くな
り、素子の動作の速度も向上する。Ｐ型半導体層３１
は、Ｎ型基板３０とビットライン３２とを隔離させる役
割をする。
ＲＡＭセルの構造においては、第１電導層３８がキャパ
シタのストレージノードとして使われる第２電導層４１
と連結されてキャパシタのストレージノードの役割をす
るので、キャパシタの容量が増加する。又、ビットライ
ン３２とゲート電極３６ａとキャパシタが積み重なるよ
うに形成され、チャネル領域３４が垂直に形成される垂
直セル構造となっているので、素子の集積度が高くな
り、素子の動作の速度も向上する。Ｐ型半導体層３１
は、Ｎ型基板３０とビットライン３２とを隔離させる役
割をする。
【００１０】次に、、図３のＩ−Ｉ’線で切断して示し
た、本発明の第１実施形態のＤＲＡＭセルの製造過程を
示す図６〜図１０によって、本実施形態の製造方法を説
明する。まず、図６（ａ）に示すように、Ｎ型基板３０
の所定の領域までＰ型不純物のボロン（Ｂ＋）イオンを
注入してＰ型半導体層３１を形成し、さらにＮ型不純物
のリンイオンを一定方向に高濃度に注入してソースの役
割をするビットライン３２を形成する。図６（ｂ）に示
すように、Ｎ型基板３０のビットライン３２上に第１酸
化膜３３を堆積した後、その上に感光膜を塗布して露光
及び現像工程で感光膜の所定の部分を選択的にパターニ
ングし、パターニングされた感光膜をマスクに用いて第
１酸化膜３３をエッチングしてホールを形成して、感光
膜を除去する。
た、本発明の第１実施形態のＤＲＡＭセルの製造過程を
示す図６〜図１０によって、本実施形態の製造方法を説
明する。まず、図６（ａ）に示すように、Ｎ型基板３０
の所定の領域までＰ型不純物のボロン（Ｂ＋）イオンを
注入してＰ型半導体層３１を形成し、さらにＮ型不純物
のリンイオンを一定方向に高濃度に注入してソースの役
割をするビットライン３２を形成する。図６（ｂ）に示
すように、Ｎ型基板３０のビットライン３２上に第１酸
化膜３３を堆積した後、その上に感光膜を塗布して露光
及び現像工程で感光膜の所定の部分を選択的にパターニ
ングし、パターニングされた感光膜をマスクに用いて第
１酸化膜３３をエッチングしてホールを形成して、感光
膜を除去する。
【００１１】次に、図６（ｃ）に示すように、第１酸化
膜３３に形成されたホールに選択的なエピタキシャル方
法でシリコン層（Ｓｉ）を形成して円柱状のチャネル領
域３４を形成する。次いで、第１酸化膜３３を等方性エ
ッチング一部の厚さを残して除去する。この残された第
１酸化膜３３はソースの役割をするビットライン３２を
電気的に分離するためのもので、エッチング量を調節す
ることで残る厚さを調節する。図７（ｄ）に示すよう
に、全面に酸化膜を堆積した後、異方性エッチングでチ
ャネル領域３４の側面に側壁状のゲート酸化膜３５を形
成する。
膜３３に形成されたホールに選択的なエピタキシャル方
法でシリコン層（Ｓｉ）を形成して円柱状のチャネル領
域３４を形成する。次いで、第１酸化膜３３を等方性エ
ッチング一部の厚さを残して除去する。この残された第
１酸化膜３３はソースの役割をするビットライン３２を
電気的に分離するためのもので、エッチング量を調節す
ることで残る厚さを調節する。図７（ｄ）に示すよう
に、全面に酸化膜を堆積した後、異方性エッチングでチ
ャネル領域３４の側面に側壁状のゲート酸化膜３５を形
成する。
【００１２】さらに、図７（ｅ）に示すように、全面に
ワードライン３６とゲート電極３６ａに使われるポリシ
リコンを堆積する。そして、図８（ｆ）に示すように、
異方性エッチングでポリシリコンがゲート酸化膜３５の
側面を囲むようにゲート電極３６ａを形成するととも
に、ワードライン３６を形成する部分のポリシリコン以
外の部分をエッチングする。エッチングする際、オーバ
エッチングでチャネル領域３４の表面とゲート電極３６
ａの先端部分がゲート酸化膜より高さが低くなるように
する。
ワードライン３６とゲート電極３６ａに使われるポリシ
リコンを堆積する。そして、図８（ｆ）に示すように、
異方性エッチングでポリシリコンがゲート酸化膜３５の
側面を囲むようにゲート電極３６ａを形成するととも
に、ワードライン３６を形成する部分のポリシリコン以
外の部分をエッチングする。エッチングする際、オーバ
エッチングでチャネル領域３４の表面とゲート電極３６
ａの先端部分がゲート酸化膜より高さが低くなるように
する。
【００１３】次に、図８（ｇ）に示すように、全面に第
１絶縁膜３７と第１電導層３８と第１誘電膜３９とを順
次に堆積する。図９（ｈ）に示すように、全面に第１感
光膜４０を塗布し、露光及び現像工程でチャネル領域３
４の上部をエッチングするためのマスクを形成させるよ
うに第１感光膜４０をパターニングした後、そのパター
ニングされた第１感光膜４０をマスクに用いてチャネル
領域３４の上の第１誘電膜３９と第１電導層３８と第１
絶縁膜３７とを順次に除去して第１接触ホールを形成す
る。その後に、第１感光膜４０を除去する。
１絶縁膜３７と第１電導層３８と第１誘電膜３９とを順
次に堆積する。図９（ｈ）に示すように、全面に第１感
光膜４０を塗布し、露光及び現像工程でチャネル領域３
４の上部をエッチングするためのマスクを形成させるよ
うに第１感光膜４０をパターニングした後、そのパター
ニングされた第１感光膜４０をマスクに用いてチャネル
領域３４の上の第１誘電膜３９と第１電導層３８と第１
絶縁膜３７とを順次に除去して第１接触ホールを形成す
る。その後に、第１感光膜４０を除去する。
【００１４】第１接触ホール内面、チャネル領域３４の
表面及び露出された第１誘電膜３９上に、トランジスタ
のドレーンに使われるとともにキャパシタのストレージ
ノードとしても使用される第２電導層４１を堆積する。
第２電導層４１はビットライン３２を形成したＮ型のリ
ンを使用して形成する。次に、図９（ｉ）に示すよう
に、全面に第２感光膜４２を塗布し、露光及び現像工程
で、第１酸化膜３３の縁部の第２感光膜４２を除去し、
除去された第２感光膜４２をマスクに用いてキャパシタ
のストレージノードに使われる第２電導層４１と第１誘
電膜３９と第１電導層３８と第１絶縁膜３７を順次にエ
ッチングする。この後に、第２感光膜４２を除去する。
最後に図１０（ｊ）に示すように、全面に第２誘電膜４
３とキャパシタのプレートノードに使われる第３電導層
４４を堆積して、全面に第２絶縁膜４５を形成する。そ
の際、第２誘電膜４３が第１接触ホールの中にまで入り
込み、第２接触ホールを形成させ、第３電導層４４をそ
の第２接触ホール内面に沿うように形成させる。
表面及び露出された第１誘電膜３９上に、トランジスタ
のドレーンに使われるとともにキャパシタのストレージ
ノードとしても使用される第２電導層４１を堆積する。
第２電導層４１はビットライン３２を形成したＮ型のリ
ンを使用して形成する。次に、図９（ｉ）に示すよう
に、全面に第２感光膜４２を塗布し、露光及び現像工程
で、第１酸化膜３３の縁部の第２感光膜４２を除去し、
除去された第２感光膜４２をマスクに用いてキャパシタ
のストレージノードに使われる第２電導層４１と第１誘
電膜３９と第１電導層３８と第１絶縁膜３７を順次にエ
ッチングする。この後に、第２感光膜４２を除去する。
最後に図１０（ｊ）に示すように、全面に第２誘電膜４
３とキャパシタのプレートノードに使われる第３電導層
４４を堆積して、全面に第２絶縁膜４５を形成する。そ
の際、第２誘電膜４３が第１接触ホールの中にまで入り
込み、第２接触ホールを形成させ、第３電導層４４をそ
の第２接触ホール内面に沿うように形成させる。
【００１５】次に、本発明の第２実施形態の構造及び製
造方法を説明する。まず、図１１は、図３のＩ−Ｉ’線
上の本発明の第２実施形態のＤＲＡＭセルの構造断面図
であり、図１２は、図３のII−II’線上の本発明の第２
実施形態のＤＲＡＭセルの構造断面図である。第２実施
形態のＤＲＡＭセルの構造は、図１１、図１２に示すよ
うに、絶縁基板６０上に絶縁酸化膜６１が形成され、そ
の上に一方向にシリコン層６２から成るＳＯＩ（Silico
n On Insulator）層が形成される。絶縁層６１とＳＯ
Ｉ層６２を用いる以外は第１実施形態と格別の違いはな
い。ビットラインとワードラインとが交差する箇所のＳ
ＯＩ層上の所定の領域に円注状にチャネル領域６４形成
され、その側面にゲート酸化膜６５が形成されている。
シリコン層６２上に第１酸化膜６３形成させ、その上に
ワードライン６６を形成させると共に、ゲート酸化膜６
５その外面に沿ってゲート酸化膜６５を囲むように垂直
ゲート電極６６ａが形成されている。それらの上に第１
絶縁膜６７と、第１電導層６８と、第１誘電膜６９とが
積層され、前記例と同様に第１接触ホールをチャネル領
域６４の上側に形成させる。そしてさらに、それらの上
と、第１接触ホール内側とに第２電導層７１を形成さ
せ、その上に第２誘電膜７３と第３電導層７４とを積層
させ、その全面に第２絶縁膜７５を形成させている。
造方法を説明する。まず、図１１は、図３のＩ−Ｉ’線
上の本発明の第２実施形態のＤＲＡＭセルの構造断面図
であり、図１２は、図３のII−II’線上の本発明の第２
実施形態のＤＲＡＭセルの構造断面図である。第２実施
形態のＤＲＡＭセルの構造は、図１１、図１２に示すよ
うに、絶縁基板６０上に絶縁酸化膜６１が形成され、そ
の上に一方向にシリコン層６２から成るＳＯＩ（Silico
n On Insulator）層が形成される。絶縁層６１とＳＯ
Ｉ層６２を用いる以外は第１実施形態と格別の違いはな
い。ビットラインとワードラインとが交差する箇所のＳ
ＯＩ層上の所定の領域に円注状にチャネル領域６４形成
され、その側面にゲート酸化膜６５が形成されている。
シリコン層６２上に第１酸化膜６３形成させ、その上に
ワードライン６６を形成させると共に、ゲート酸化膜６
５その外面に沿ってゲート酸化膜６５を囲むように垂直
ゲート電極６６ａが形成されている。それらの上に第１
絶縁膜６７と、第１電導層６８と、第１誘電膜６９とが
積層され、前記例と同様に第１接触ホールをチャネル領
域６４の上側に形成させる。そしてさらに、それらの上
と、第１接触ホール内側とに第２電導層７１を形成さ
せ、その上に第２誘電膜７３と第３電導層７４とを積層
させ、その全面に第２絶縁膜７５を形成させている。
【００１６】次いで、図１３〜図１７は、本発明の第２
実施形態のＤＲＡＭセルの製造過程を示す工程断面図で
ある。まず、図１３（ａ）に示すように、ＳＯＩ（Sili
con On Insulator）層の半導体層６２上に第１酸化膜
６３を形成し、その上に感光膜を塗布した後、露光及び
現像工程で感光膜の所定の部分を選択的にパターニング
した後、パターニングされた感光膜をマスクに用いて第
１酸化膜６３をエッチングしてホールを形成する。その
後に感光膜を除去する。図１３（ｂ）に示すように、第
１酸化膜６３に形成されたホールに選択的なエピタキシ
ャル方法でシリコン層（Ｓｉ）を形成して円柱状のチャ
ネル領域６４を形成する。次いで、等方性エッチング方
法でソースとビットラインの役を果たすシリコン層６２
を形成させ、その上にシリコン層６２を後述するワード
ワイン６６から電気的に分離されるように第１酸化膜６
３をエッチング量を調節して所定量を残して除去する。
実施形態のＤＲＡＭセルの製造過程を示す工程断面図で
ある。まず、図１３（ａ）に示すように、ＳＯＩ（Sili
con On Insulator）層の半導体層６２上に第１酸化膜
６３を形成し、その上に感光膜を塗布した後、露光及び
現像工程で感光膜の所定の部分を選択的にパターニング
した後、パターニングされた感光膜をマスクに用いて第
１酸化膜６３をエッチングしてホールを形成する。その
後に感光膜を除去する。図１３（ｂ）に示すように、第
１酸化膜６３に形成されたホールに選択的なエピタキシ
ャル方法でシリコン層（Ｓｉ）を形成して円柱状のチャ
ネル領域６４を形成する。次いで、等方性エッチング方
法でソースとビットラインの役を果たすシリコン層６２
を形成させ、その上にシリコン層６２を後述するワード
ワイン６６から電気的に分離されるように第１酸化膜６
３をエッチング量を調節して所定量を残して除去する。
【００１７】図１４（ｃ）に示すように、全面に酸化膜
を堆積した後、異方性エッチングでチャネル領域６４の
側面に側壁状のゲート酸化膜６５を形成する。次いで、
図１４（ｄ）に示すように、全面にワードライン６６と
ゲート電極６６ａに使われるポリシリコンを堆積する。
を堆積した後、異方性エッチングでチャネル領域６４の
側面に側壁状のゲート酸化膜６５を形成する。次いで、
図１４（ｄ）に示すように、全面にワードライン６６と
ゲート電極６６ａに使われるポリシリコンを堆積する。
【００１８】図１５（ｅ）に示すように、異方性エッチ
ングでポリシリコンがゲート酸化膜６５の側面を囲むよ
うにゲート電極６６ａを形成し、かつワードライン６６
を形成する部分を除いてポリシリコンをエッチングす
る。エッチングする際、オーバエッチングでチャネル領
域６４とゲート電極６６ａがゲート酸化膜６５より高さ
が低くなるようにする。次に、図１５（ｆ）に示すよう
に、全面に第１絶縁膜６７と第１電導層６８と第１誘電
膜６９とを順次に堆積する。次いで、図１６（ｇ）に示
すように、全面に第１感光膜７０を塗布し、露光及び現
像工程でチャネル領域６４の上部をエッチングするマス
クとなるように第１感光膜７０をパターニングした後、
そのパターニングされた第１感光膜７０をマスクに用い
てチャネル領域６４の上部の第１誘電膜６９と第１電導
層６８と第１絶縁膜６７とを順次に除去する。その後
に、第１感光膜７０を除去する。
ングでポリシリコンがゲート酸化膜６５の側面を囲むよ
うにゲート電極６６ａを形成し、かつワードライン６６
を形成する部分を除いてポリシリコンをエッチングす
る。エッチングする際、オーバエッチングでチャネル領
域６４とゲート電極６６ａがゲート酸化膜６５より高さ
が低くなるようにする。次に、図１５（ｆ）に示すよう
に、全面に第１絶縁膜６７と第１電導層６８と第１誘電
膜６９とを順次に堆積する。次いで、図１６（ｇ）に示
すように、全面に第１感光膜７０を塗布し、露光及び現
像工程でチャネル領域６４の上部をエッチングするマス
クとなるように第１感光膜７０をパターニングした後、
そのパターニングされた第１感光膜７０をマスクに用い
てチャネル領域６４の上部の第１誘電膜６９と第１電導
層６８と第１絶縁膜６７とを順次に除去する。その後
に、第１感光膜７０を除去する。
【００１９】次に、図１６（ｈ）に示すように、その露
出されたチャネル領域６４と第１誘電膜６９上にトラン
ジスタのドレインに使われ、キャパシタのストレージノ
ードに使われる第２電導層７１を堆積し、全面に第２感
光膜７２を塗布する。この第２電導層はビットライン６
２と同じシリコン層（Ｓｉ）で形成する。そして、露光
及び現像工程で、第１酸化膜６３の縁部の第２感光膜７
２を除去し、除去された第２感光膜７２をマスクに用い
てキャパシタのストレージノードに使われる第２電導層
７１と第１誘電膜６９と第１電導層６８と第１絶縁膜６
７とを順次にエッチングする。その後に、第２感光膜７
２を除去する。最後に、図１７（ｉ）に示すように、全
面に第２誘電膜７３とキャパシタのプレートノードに使
われる第３電導層７４を堆積する。その後に、全面に第
２絶縁膜７５を形成する。上述したＳＯＩ構造を使用す
ると、絶縁酸化膜６１によりソースとビットラインとし
て使われるシリコン層６２と絶縁基板６０の隔離が確実
になされて素子の動作の特性が向上される。
出されたチャネル領域６４と第１誘電膜６９上にトラン
ジスタのドレインに使われ、キャパシタのストレージノ
ードに使われる第２電導層７１を堆積し、全面に第２感
光膜７２を塗布する。この第２電導層はビットライン６
２と同じシリコン層（Ｓｉ）で形成する。そして、露光
及び現像工程で、第１酸化膜６３の縁部の第２感光膜７
２を除去し、除去された第２感光膜７２をマスクに用い
てキャパシタのストレージノードに使われる第２電導層
７１と第１誘電膜６９と第１電導層６８と第１絶縁膜６
７とを順次にエッチングする。その後に、第２感光膜７
２を除去する。最後に、図１７（ｉ）に示すように、全
面に第２誘電膜７３とキャパシタのプレートノードに使
われる第３電導層７４を堆積する。その後に、全面に第
２絶縁膜７５を形成する。上述したＳＯＩ構造を使用す
ると、絶縁酸化膜６１によりソースとビットラインとし
て使われるシリコン層６２と絶縁基板６０の隔離が確実
になされて素子の動作の特性が向上される。
【００２０】
【発明の効果】本発明のＤＲＡＭセルの構造は、ビット
ラインを下にし、その上にチャネル領域を円柱状に形成
し、その周辺部にゲート電極を形成させ、それらを覆う
ようにキャパシタを重ねて形成したあるので、高集積化
が可能である。また、円柱状のチャネルを形成し、その
周辺部にゲート電極を形成するので、チャネルの占める
面積が長くなって動作の速度が速くなる。さらに、第１
接触ホールを介して第１電導層と第２電導層とが連結さ
れるので、ストレージノードの表面積が大きくなり、さ
らにストレージノードが第１接触ホール内面に沿っても
形成され、かつプレートノードもその第１接触ホール内
に沿うように形成されるので、さらにそれらの表面積が
大きくなり、高容量のキャパシタを形成させることがで
きる。。さらに、本発明方法は、ウェルを形成させる必
要が無く、かつ素子隔離工程も必要でなく、さらには、
イオン注入工程と熱処理及び拡散工程を必要としないの
で、より工程が単純化されて生産性が増大するので、素
子のコストを節減させてコストの競争力を向上させるこ
とができる。また、キャパシタの製造工程が単純化され
ているのでさらに全体としての製造工程が短縮される。
ラインを下にし、その上にチャネル領域を円柱状に形成
し、その周辺部にゲート電極を形成させ、それらを覆う
ようにキャパシタを重ねて形成したあるので、高集積化
が可能である。また、円柱状のチャネルを形成し、その
周辺部にゲート電極を形成するので、チャネルの占める
面積が長くなって動作の速度が速くなる。さらに、第１
接触ホールを介して第１電導層と第２電導層とが連結さ
れるので、ストレージノードの表面積が大きくなり、さ
らにストレージノードが第１接触ホール内面に沿っても
形成され、かつプレートノードもその第１接触ホール内
に沿うように形成されるので、さらにそれらの表面積が
大きくなり、高容量のキャパシタを形成させることがで
きる。。さらに、本発明方法は、ウェルを形成させる必
要が無く、かつ素子隔離工程も必要でなく、さらには、
イオン注入工程と熱処理及び拡散工程を必要としないの
で、より工程が単純化されて生産性が増大するので、素
子のコストを節減させてコストの競争力を向上させるこ
とができる。また、キャパシタの製造工程が単純化され
ているのでさらに全体としての製造工程が短縮される。
【図１】従来のＤＲＡＭセルの構造断面図、
【図２】本発明の第１実施形態のＤＲＡＭセルのアレイ
を示す平面図、
を示す平面図、
【図３】本発明の第１実施形態のＤＲＡＭセルのアレイ
を示す平面図、
を示す平面図、
【図４】図３のＩ−Ｉ’線上の本発明の第１実施形態の
ＤＲＡＭセルの構造断面図、
ＤＲＡＭセルの構造断面図、
【図５】図３のII−II’線上の本発明の第１実施形態の
ＤＲＡＭセルの構造断面図、
ＤＲＡＭセルの構造断面図、
【図６】 図２のＩ−Ｉ’線上の本発明の第１実施形態
のＤＲＡＭセルの製造過程を示す工程断面図、
のＤＲＡＭセルの製造過程を示す工程断面図、
【図７】 図２のＩ−Ｉ’線上の本発明の第１実施形態
のＤＲＡＭセルの製造過程を示す工程断面図、
のＤＲＡＭセルの製造過程を示す工程断面図、
【図８】 図２のＩ−Ｉ’線上の本発明の第１実施形態
のＤＲＡＭセルの製造過程を示す工程断面図、
のＤＲＡＭセルの製造過程を示す工程断面図、
【図９】 図２のＩ−Ｉ’線上の本発明の第１実施形態
のＤＲＡＭセルの製造過程を示す工程断面図、
のＤＲＡＭセルの製造過程を示す工程断面図、
【図１０】 図２のＩ−Ｉ’線上の本発明の第１実施形
態のＤＲＡＭセルの製造過程を示す工程断面図、
態のＤＲＡＭセルの製造過程を示す工程断面図、
【図１１】図３のＩ−Ｉ’線上の本発明の第２実施形態
のＤＲＡＭセルの構造断面図、
のＤＲＡＭセルの構造断面図、
【図１２】図３のII−II’線上の本発明の第２実施形態
のＤＲＡＭセルの構造断面図、
のＤＲＡＭセルの構造断面図、
【図１３】本発明の第２実施形態のＤＲＡＭセルの製造
過程を示す工程断面図。
過程を示す工程断面図。
【図１４】本発明の第２実施形態のＤＲＡＭセルの製造
過程を示す工程断面図。
過程を示す工程断面図。
【図１５】本発明の第２実施形態のＤＲＡＭセルの製造
過程を示す工程断面図。
過程を示す工程断面図。
【図１６】本発明の第２実施形態のＤＲＡＭセルの製造
過程を示す工程断面図。
過程を示す工程断面図。
【図１７】本発明の第２実施形態のＤＲＡＭセルの製造
過程を示す工程断面図。
過程を示す工程断面図。
３０ 基板 ３１ Ｐ型半導体
層 ３２ ビットライン ３３、６３ 第１
酸化膜 ３４、６４ チャネル層 ３５、６５ ゲート
酸化膜 ３６、６６ ワードライン ３６ａ、６６ａ
ゲート電極 ３７、６７ 第１絶縁膜 ３８、６８ 第１
電導層 ３９、６９ 第１誘電膜 ４０、７０ 第１
感光膜 ４１、７１ 第２電導層 ４２、７２ 第２
感光膜 ４３、７３ 第１誘電膜 ４４、７４ 第３
電導層 ４５、７５ 第２絶縁膜 ６０ 絶縁基板 ６１ 絶縁酸化膜 ６２ シリコン層
層 ３２ ビットライン ３３、６３ 第１
酸化膜 ３４、６４ チャネル層 ３５、６５ ゲート
酸化膜 ３６、６６ ワードライン ３６ａ、６６ａ
ゲート電極 ３７、６７ 第１絶縁膜 ３８、６８ 第１
電導層 ３９、６９ 第１誘電膜 ４０、７０ 第１
感光膜 ４１、７１ 第２電導層 ４２、７２ 第２
感光膜 ４３、７３ 第１誘電膜 ４４、７４ 第３
電導層 ４５、７５ 第２絶縁膜 ６０ 絶縁基板 ６１ 絶縁酸化膜 ６２ シリコン層
Claims (10)
- 【請求項１】 ワードラインとビットラインとが交差
されるＤＲＡＭにおいて、 基板に一定の間隔で一方向に形成されるビットライン
と、 前記ビットラインとワードラインとが交差される部分の
ビットライン上に前記ビットラインと連結されて円柱状
に直立して形成されるチャネル領域と、 前記チャネル領域の側面に形成された側壁状のゲート絶
縁膜およびチャネル領域の部分を除いてビットライン上
に形成される第１絶縁膜と、 前記チャネル領域の側面に形成された前記ゲート絶縁膜
の側壁の壁に形成されたゲート電極と、 前記ビットラインと垂直な方向に前記ビットラインの上
側で前記ゲート電極に連結するように形成された第１絶
縁膜上に形成されるワードラインと、 前記チャネル領域の上側に第１接触ホールを有し、前記
ワードラインを絶縁させるようにワードライン上に形成
される第２絶縁膜と、 前記第１接触ホールを介してチャネル領域と接触され、
前記チャネル領域の上部から周辺部にかけて形成される
キャパシタと、を備えることを特徴とするＤＲＡＭセル
の構造。 - 【請求項２】 前記キャパシタは、 前記第２絶縁膜上に形成され、第２絶縁膜と共に第１接
触ホールを形成しているストレージノード用第１電極
と、 前記ストレージノード用第１電極上に形成され、第２絶
縁膜、第１電極とともにさらに第１接触ホールを形成し
ている第１誘電体膜と、 前記第１誘電体膜上から前記第１接触ホール内面及びチ
ャネル領域の上面に沿うように形成され、その第１接触
ホールの内面で前記第１電極と接触しているストレージ
ノード用第２電極と、 前記ストレージノード用第２電極上に形成され、第１接
触ホール内に入り込んで、かつその中で第２接触ホール
を形成している第２誘電膜と、 前記第２誘電膜上に形成されるプレートノード用第３電
極と、を備えることを特徴とする請求項１に記載のＤＲ
ＡＭセルの構造。 - 【請求項３】 前記キャパシタの前記第１接触ホール
を介して前記チャネル領域と連結された前記ストレージ
ノード用第１電極と第２電極とは、前記第１絶縁膜側壁
に形成されるワードラインをゲート電極とするトランジ
スタのドレインとして使用されることを特徴とする請求
項２に記載のＤＲＡＭセルの構造。 - 【請求項４】 前記キャパシタは、前記チャネル領域
を中心として円形に形成されることを特徴とする請求項
１に記載のＤＲＡＭセルの構造。 - 【請求項５】 第１導電型基板と、 前記基板上に形成された第２導電型半導体層と、 前記第２導電型半導体層に一方向に形成された第１導電
型不純物領域と、 前記第１導電型不純物領域と連結されるように前記第１
導電型不純物領域上に柱状に形成されたチャネル領域
と、 前記チャネル領域の上側に第１接触ホールを形成するよ
うに前記チャネル領域の側壁及び基板の全面に形成され
た第１絶縁層と、 前記第１導電型不純物領域と交差するように前記第１絶
縁層に形成させるとともに、第１絶縁層のチャネル領域
の側面ではその側面を囲むように形成された第１電導層
と、 前記チャネル領域の上側の前記第１接触ホールを延長す
るように基板の全面に形成された第２絶縁層と、 前記第１接触ホールを介してチャネル領域に連結され、
前記第２絶縁層上に形成されたキャパシタと、を備える
ことを特徴とするＤＲＡＭセルの構造。 - 【請求項６】 前記第１絶縁層の前記チャネル領域の
側面を囲むように形成された部分はゲート酸化膜の役割
をすることを特徴とする請求項５に記載のＤＲＡＭセル
の構造。 - 【請求項７】 前記キャパシタは、 前記第２絶縁膜上に形成され、第２絶縁膜と共に第１接
触ホールを形成しているストレージノード用第１電極
と、 前記ストレージノード用第１電極上に形成され、第２絶
縁膜、第１電極とともにさらに第１接触ホールを形成し
ている第１誘電体膜と、 前記第１誘電体膜上から前記第１接触ホール内面及びチ
ャネル領域の上面に沿うように形成され、その第１接触
ホールの内面で前記第１電極と接触しているストレージ
ノード用第２電極と、 前記ストレージノード用第２電極上に形成され、第１接
触ホール内に入り込んで、かつその中で第２接触ホール
を形成している第２誘電膜と、 前記第２誘電膜上に形成されるプレートノード用第３電
極と、を備えることを特徴とする請求項６に記載のＤＲ
ＡＭセルの構造。 - 【請求項８】 第２導電型半導体層と第１導電型不純
物領域の代わりにそれぞれ絶縁物層とＳＯＩ層とを使用
したことを特徴とする請求項５に記載のＤＲＡＭセルの
構造。 - 【請求項９】 （１）第１導電型基板の所定の領域に第
２導電型半導体層を形成する段階と、 （２）前記第２導電型半導体層の表面に一方向に第１導
電型不純物領域を形成する段階と、 （３）前記第１導電型不純物領域上の所定の領域に柱状
のチャネル領域を形成する段階と、 （４）前記チャネル領域の両側の第２導電型不純物層上
に第１絶縁膜を形成する段階と、 （５）前記チャネル領域の側面を囲むように第２絶縁膜
を形成する段階と、 （６）前記チャネル領域の上部に接触ホールを有し、第
２絶縁膜の側面を囲むように前記第１絶縁膜上に第１電
導層を形成する段階と、 （７）前記チャネル領域と接触ホールを介して接触され
るように積層して多段階のキャパシタを形成する段階
と、を備えることを特徴とするＤＲＡＭセルの製造方
法。 - 【請求項１０】 第（７）段階で、前記のキャパシタ
の形成は、前記チャネル領域の上部に接触ホールを有す
るように、前記チャネル領域を囲むように第１絶縁膜上
に第３絶縁膜とストレージノード用第２電導層を形成
し、前記ストレージノード用第２電導層上に第１誘電膜
を形成する段階と、前記接触ホールを介して前記チャネ
ル領域と連結されるように前記第１誘電膜上にキャパシ
タのストレージノード用第３電導層を形成する段階と、
前記ストレージノード用第３電極層上に第２誘電膜を形
成する段階と、前記第２誘電膜上にキャパシタのプレー
トノード用第４電導層を形成する段階と、を備えること
を特徴とする請求項９に記載のＤＲＡＭセルの製造方
法。
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