JPH05121691A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05121691A JPH05121691A JP3306865A JP30686591A JPH05121691A JP H05121691 A JPH05121691 A JP H05121691A JP 3306865 A JP3306865 A JP 3306865A JP 30686591 A JP30686591 A JP 30686591A JP H05121691 A JPH05121691 A JP H05121691A
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Abstract
(57)【要約】
【目的】 微細なメモリセルの電荷蓄積容量を大きくで
きるようにする。トランスファゲートのソース・ドレイ
ン領域と電荷蓄積電極との接続を容易にする。 【構成】 柱状領域１３を有するｐ型シリコン基板１を
用い、柱状領域１３の頂上部と付け根部にソース・ドレ
イン領域となるｎ+ 型拡散領域１４を形成する。付け根
部の拡散領域１４は図の左右方向に連続して形成されて
ビット線を構成している。柱状領域の側面はゲート酸化
膜であるＳｉＯ2 膜１１を介してゲート電極であるポリ
Ｓｉ膜１２に覆われている。ポリＳｉ膜１２は紙面の垂
直方向に接続されてワード線を構成している。柱状領域
１３の頂上部のｎ+ 型拡散領域１４には、電荷蓄積電極
となるポリＳｉ膜１９が接続され、その上には誘電体薄
膜２０を介してセルプレートを構成するポリＳｉ膜２１
が形成されている。
きるようにする。トランスファゲートのソース・ドレイ
ン領域と電荷蓄積電極との接続を容易にする。 【構成】 柱状領域１３を有するｐ型シリコン基板１を
用い、柱状領域１３の頂上部と付け根部にソース・ドレ
イン領域となるｎ+ 型拡散領域１４を形成する。付け根
部の拡散領域１４は図の左右方向に連続して形成されて
ビット線を構成している。柱状領域の側面はゲート酸化
膜であるＳｉＯ2 膜１１を介してゲート電極であるポリ
Ｓｉ膜１２に覆われている。ポリＳｉ膜１２は紙面の垂
直方向に接続されてワード線を構成している。柱状領域
１３の頂上部のｎ+ 型拡散領域１４には、電荷蓄積電極
となるポリＳｉ膜１９が接続され、その上には誘電体薄
膜２０を介してセルプレートを構成するポリＳｉ膜２１
が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に高集積化が可能な、１トランジスタ型メモリセ
ルにより構成されるダイナミック型半導体記憶装置に関
する。
し、特に高集積化が可能な、１トランジスタ型メモリセ
ルにより構成されるダイナミック型半導体記憶装置に関
する。
【０００２】
【従来の技術】１トランジスタ型メモリセルにより構成
されるＤＲＡＭは、そのキャパシタの構造により、スタ
ックト・キャパシタ型、トレンチ・キャパシタ型、トレ
ンチ内スタックト・キャパシタ型に分けられる。
されるＤＲＡＭは、そのキャパシタの構造により、スタ
ックト・キャパシタ型、トレンチ・キャパシタ型、トレ
ンチ内スタックト・キャパシタ型に分けられる。
【０００３】図８の（ａ）は、従来のスタックト・キャ
パシタ型ＤＲＡＭの平面図であり、図８の（ｂ）、
（ｃ）は、それぞれそのＢ−Ｂ線、Ｃ−Ｃ線の断面図で
ある。
パシタ型ＤＲＡＭの平面図であり、図８の（ｂ）、
（ｃ）は、それぞれそのＢ−Ｂ線、Ｃ−Ｃ線の断面図で
ある。
【０００４】同図において、１０１は、半導体基板１１
０上にフィールド酸化膜に囲まれて設定されている活性
領域、１０２は行方向に走るビット線、１０３は列方向
に走る、ゲート電極を兼ねるワード線、１０４は、半導
体基板１１０の表面領域内に形成されたソース・ドレイ
ン領域１１５の一方の領域にビット線１０２を接続する
ためのビット線コンタクト、１０６は、第１コンタクト
１０７、中間配線層１０５および第２コンタクト１０８
を介して、ソース・ドレイン領域１１５の他方の領域と
接続された電荷蓄積電極、１１１、１１２は絶縁膜、１
１３は、誘電体膜１１４を介して電荷蓄積電極１０６上
に設けられたセルプレートである。
０上にフィールド酸化膜に囲まれて設定されている活性
領域、１０２は行方向に走るビット線、１０３は列方向
に走る、ゲート電極を兼ねるワード線、１０４は、半導
体基板１１０の表面領域内に形成されたソース・ドレイ
ン領域１１５の一方の領域にビット線１０２を接続する
ためのビット線コンタクト、１０６は、第１コンタクト
１０７、中間配線層１０５および第２コンタクト１０８
を介して、ソース・ドレイン領域１１５の他方の領域と
接続された電荷蓄積電極、１１１、１１２は絶縁膜、１
１３は、誘電体膜１１４を介して電荷蓄積電極１０６上
に設けられたセルプレートである。
【０００５】図８に示されるように、最近のＤＲＡＭで
は、従前とは逆に電荷蓄積電極１０６とセルプレート１
１３をビット線の上に形成している。これにより、第１
に、ビット線を形成するときの下地をなだらかにしてビ
ット線の電気容量を小さくできる、第２に、ビット線を
遮蔽してその結合容量を軽減できる、第３に、ビット線
とトランスファ・ゲートのソース・ドレイン領域とのコ
ンタクトから自由に、最大表面積の電荷蓄積電極を最密
パターンで所望の高さに形成できる、等の効果を期待す
ることができるからである。
は、従前とは逆に電荷蓄積電極１０６とセルプレート１
１３をビット線の上に形成している。これにより、第１
に、ビット線を形成するときの下地をなだらかにしてビ
ット線の電気容量を小さくできる、第２に、ビット線を
遮蔽してその結合容量を軽減できる、第３に、ビット線
とトランスファ・ゲートのソース・ドレイン領域とのコ
ンタクトから自由に、最大表面積の電荷蓄積電極を最密
パターンで所望の高さに形成できる、等の効果を期待す
ることができるからである。
【０００６】ビット線１０２につながる基板の活性領域
と電荷蓄積電極１０６につながる基板の活性領域とがワ
ード線１０３を挟んで相対する位置にあるので、ワード
線と直交するビット線によって覆い隠されている、電荷
蓄積電極とコンタクトをとるべき活性領域が上から見え
るようにするために、上述した従来例では、中間配線層
１０５を用いている。
と電荷蓄積電極１０６につながる基板の活性領域とがワ
ード線１０３を挟んで相対する位置にあるので、ワード
線と直交するビット線によって覆い隠されている、電荷
蓄積電極とコンタクトをとるべき活性領域が上から見え
るようにするために、上述した従来例では、中間配線層
１０５を用いている。
【０００７】しかし、基板の活性領域の形を工夫して、
ワード線とビット線との両方の間隙部分に電荷蓄積電極
とコンタクトをとるべき基板の活性領域が見えるように
することによって、余分の配線層を用いないようにした
例もある。
ワード線とビット線との両方の間隙部分に電荷蓄積電極
とコンタクトをとるべき基板の活性領域が見えるように
することによって、余分の配線層を用いないようにした
例もある。
【０００８】一方、トレンチ・キャパシタ型のメモリセ
ルでは、トレンチ内に形成されたＭＯＳキャパシタを情
報記憶素子として用いる。この型のメモリセルでは、ト
ランスファ・ゲートに縦型ＭＯＳＦＥＴを用いたものが
ある。このようなＦＥＴを用いたＤＲＡＭは、セル面
積が狭くなってもゲート長を長くできるので、ホットキ
ャリアによる特性劣化を防止できる、ビット線を平坦
なところに形成できるので、フォトリソグラフィを容易
に実施できる、等の特長を有する。
ルでは、トレンチ内に形成されたＭＯＳキャパシタを情
報記憶素子として用いる。この型のメモリセルでは、ト
ランスファ・ゲートに縦型ＭＯＳＦＥＴを用いたものが
ある。このようなＦＥＴを用いたＤＲＡＭは、セル面
積が狭くなってもゲート長を長くできるので、ホットキ
ャリアによる特性劣化を防止できる、ビット線を平坦
なところに形成できるので、フォトリソグラフィを容易
に実施できる、等の特長を有する。
【０００９】
【発明が解決しようとする課題】上述した各従来例に
は、次のような欠点がある。スタックト・キャパシタ型
の例では、活性領域上を縦横にワード線、ビット線が走
っているため、電荷蓄積電極とトランスファ・ゲートの
ソース・ドレイン領域とをつなげるためのコンタクト
を、ワード線あるいはビット線とショートしないように
形成することは極めて難しい。ワード線もビット線も相
互の間隔がフォトリソグラフィの分解能限界まで狭くな
されているため、その間を通るコンタクト孔について
は、位置合わせずれの許容範囲が極めて狭くなされてい
るからである。
は、次のような欠点がある。スタックト・キャパシタ型
の例では、活性領域上を縦横にワード線、ビット線が走
っているため、電荷蓄積電極とトランスファ・ゲートの
ソース・ドレイン領域とをつなげるためのコンタクト
を、ワード線あるいはビット線とショートしないように
形成することは極めて難しい。ワード線もビット線も相
互の間隔がフォトリソグラフィの分解能限界まで狭くな
されているため、その間を通るコンタクト孔について
は、位置合わせずれの許容範囲が極めて狭くなされてい
るからである。
【００１０】この場合、自己整合コンタクト（Self-Ali
gned Contact）の利用が考えられなくはないが、コンタ
クト孔が細くかつ深いため、すべてのコンタクトをワー
ド線とビット線の両方に対して歩留りよく形成すること
は不可能に近い。
gned Contact）の利用が考えられなくはないが、コンタ
クト孔が細くかつ深いため、すべてのコンタクトをワー
ド線とビット線の両方に対して歩留りよく形成すること
は不可能に近い。
【００１１】上述した図８の例では、この難点を緩和す
べく配線層を一つ余分に設けていたが、これでは、元の
メリットが減殺される上に、必要とされるコンタクトの
微細さおよび位置合わせずれの許容度は殆ど変わらずに
コンタクトの数が２倍に増えることから、製造の困難性
はそれ程改善されていない。
べく配線層を一つ余分に設けていたが、これでは、元の
メリットが減殺される上に、必要とされるコンタクトの
微細さおよび位置合わせずれの許容度は殆ど変わらずに
コンタクトの数が２倍に増えることから、製造の困難性
はそれ程改善されていない。
【００１２】トレンチ・キャパシタを用いた例では、セ
ル当たりの蓄積電荷容量Ｃｓを大きくしようとすると、
トレンチを深く形成しなければならず、その分基板の結
晶欠陥に当たる確率が高くなる。さらにこの例では狭い
トレンチ内でフォトリソグラフィを使わないパターンの
形成を多用しなければならず、各要素を歩留りよく形を
作ることは非常に困難である。
ル当たりの蓄積電荷容量Ｃｓを大きくしようとすると、
トレンチを深く形成しなければならず、その分基板の結
晶欠陥に当たる確率が高くなる。さらにこの例では狭い
トレンチ内でフォトリソグラフィを使わないパターンの
形成を多用しなければならず、各要素を歩留りよく形を
作ることは非常に困難である。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数の柱状突起を有し、各柱状突起の頂上部にそれ
ぞれソース・ドレイン領域を構成する第１導電型の第１
の領域が形成され、各柱状突起下およびその周囲にそれ
ぞれドレイン・ソース領域を構成する第１導電型の第２
の領域が形成されている、基本的には第２導電型の半導
体基板と、前記各柱状突起の周囲をそれぞれ覆うゲート
酸化膜と、前記ゲート絶縁膜を介して各柱状突起の側面
をそれぞれ切れ目なく覆っている複数のゲート電極と、
前記第１の領域に一方の電極が接続された複数のキャパ
シタと、を具備するものである。そして、ゲート電極は
柱状突起の側部において行方向に接続され、また第２の
領域は半導体基板内部において列方向に接続される。
は、複数の柱状突起を有し、各柱状突起の頂上部にそれ
ぞれソース・ドレイン領域を構成する第１導電型の第１
の領域が形成され、各柱状突起下およびその周囲にそれ
ぞれドレイン・ソース領域を構成する第１導電型の第２
の領域が形成されている、基本的には第２導電型の半導
体基板と、前記各柱状突起の周囲をそれぞれ覆うゲート
酸化膜と、前記ゲート絶縁膜を介して各柱状突起の側面
をそれぞれ切れ目なく覆っている複数のゲート電極と、
前記第１の領域に一方の電極が接続された複数のキャパ
シタと、を具備するものである。そして、ゲート電極は
柱状突起の側部において行方向に接続され、また第２の
領域は半導体基板内部において列方向に接続される。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１乃至図７は、本発明の一実施例の製造
工程を説明するための断面図と平面図である。以下に、
本実施例の製造方法について説明する。
て説明する。図１乃至図７は、本発明の一実施例の製造
工程を説明するための断面図と平面図である。以下に、
本実施例の製造方法について説明する。
【００１５】まず、単結晶のｐ型シリコン基板１の表面
に、熱酸化による膜厚５００ÅのＳｉＯ2 膜２を形成
し、その上に化学的気相成長（ＣＶＤ）法によって膜厚
３０００ÅのＳｉＮ膜３を堆積する［図１の（ａ）］。
周知のフォトリソグラフィ技法によりＳｉＯ2 膜２とＳ
ｉＮ膜３とを選択的に除去して多数の平行な溝を形成す
る。フォトレジストを除去してから、ＳｉＮ膜３をマス
クにして、プラズマエッチによりシリコン基板に深さ１
μｍのトレンチ４を形成する［図１の（ｂ）］。
に、熱酸化による膜厚５００ÅのＳｉＯ2 膜２を形成
し、その上に化学的気相成長（ＣＶＤ）法によって膜厚
３０００ÅのＳｉＮ膜３を堆積する［図１の（ａ）］。
周知のフォトリソグラフィ技法によりＳｉＯ2 膜２とＳ
ｉＮ膜３とを選択的に除去して多数の平行な溝を形成す
る。フォトレジストを除去してから、ＳｉＮ膜３をマス
クにして、プラズマエッチによりシリコン基板に深さ１
μｍのトレンチ４を形成する［図１の（ｂ）］。
【００１６】コンフォーマブルなステップ・カバレッジ
特性を持つＨＴＯ（High-temperature Oxide ）膜５を
全面に膜厚７００Åに堆積する図［図１の（ｃ）］。次
に、酸化膜に対するシリコンのエッチレートが小さい反
応性イオンエッチング（ＲＩＥ）法を用いてＨＴＯ膜５
をエッチバックし、トレンチ４の側壁だけにＨＴＯ膜５
のサイドウォールを残す［図１の（ｄ）］。
特性を持つＨＴＯ（High-temperature Oxide ）膜５を
全面に膜厚７００Åに堆積する図［図１の（ｃ）］。次
に、酸化膜に対するシリコンのエッチレートが小さい反
応性イオンエッチング（ＲＩＥ）法を用いてＨＴＯ膜５
をエッチバックし、トレンチ４の側壁だけにＨＴＯ膜５
のサイドウォールを残す［図１の（ｄ）］。
【００１７】ＨＴＯ膜５をマスクとした燐（Ｐ）の熱拡
散により、トレンチ４の底面に深さ３０００Åに達する
ｎ+ 型拡散領域６を形成する。この領域はトレンチ４の
底面側部にも拡散してビット線およびトランスファ・ゲ
ートのソース・ドレイン領域となる［図２の（ａ）］。
次に、ＳｉＮ膜３およびＨＴＯ膜５をマスクとしてシリ
コン基板にプラズマエッチを施し、トレンチ４の底面か
ら更に深さ１μｍのトレンチ７を掘って、ｎ+ 型拡散領
域６を二つに分断する。このことにより二つに分断され
た領域を、それぞれ別々のビット線として使うことがで
きるようになる（２つのトレンチ挟まれた領域にある２
つのｎ+ 型拡散領域６は後に結合されて一つのビット線
となる）［図２の（ｂ）］。
散により、トレンチ４の底面に深さ３０００Åに達する
ｎ+ 型拡散領域６を形成する。この領域はトレンチ４の
底面側部にも拡散してビット線およびトランスファ・ゲ
ートのソース・ドレイン領域となる［図２の（ａ）］。
次に、ＳｉＮ膜３およびＨＴＯ膜５をマスクとしてシリ
コン基板にプラズマエッチを施し、トレンチ４の底面か
ら更に深さ１μｍのトレンチ７を掘って、ｎ+ 型拡散領
域６を二つに分断する。このことにより二つに分断され
た領域を、それぞれ別々のビット線として使うことがで
きるようになる（２つのトレンチ挟まれた領域にある２
つのｎ+ 型拡散領域６は後に結合されて一つのビット線
となる）［図２の（ｂ）］。
【００１８】次に、バッファード弗酸でエッチングして
ＨＴＯ膜５を除去し、露出したトレンチの側壁に、熱酸
化によって５００Åの厚さのＳｉＯ2 膜８を形成する。
次いで、３０００Å厚のポリＳｉ膜９をＣＶＤ法によっ
て堆積してトレンチの内部を充填し、エッチバックして
トレンチの内部にのみＳｉ膜９を残す［図２の
（ｃ）］。
ＨＴＯ膜５を除去し、露出したトレンチの側壁に、熱酸
化によって５００Åの厚さのＳｉＯ2 膜８を形成する。
次いで、３０００Å厚のポリＳｉ膜９をＣＶＤ法によっ
て堆積してトレンチの内部を充填し、エッチバックして
トレンチの内部にのみＳｉ膜９を残す［図２の
（ｃ）］。
【００１９】次に、トレンチと直交するフォトレジスト
膜１０を設け［図３の（ａ）］、これをマスクにＳｉＮ
膜３、ＳｉＯ2 膜２を選択的にエッチング除去し、その
後フォトレジスト膜１０を除去する。この状態での平面
図を図３の（ｂ）に示す。図３の（ｂ）の２Ｃ−２Ｃ線
断面の状態は、この工程を施す前の状態と同じであっ
て、これは図２の（ｃ）に示されている。また、図３の
（ｂ）の３Ｃ−３Ｃ線断面図は図３の（ｃ）に示され
る。
膜１０を設け［図３の（ａ）］、これをマスクにＳｉＮ
膜３、ＳｉＯ2 膜２を選択的にエッチング除去し、その
後フォトレジスト膜１０を除去する。この状態での平面
図を図３の（ｂ）に示す。図３の（ｂ）の２Ｃ−２Ｃ線
断面の状態は、この工程を施す前の状態と同じであっ
て、これは図２の（ｃ）に示されている。また、図３の
（ｂ）の３Ｃ−３Ｃ線断面図は図３の（ｃ）に示され
る。
【００２０】次に、ＳｉＮ膜３およびＳｉＯ2 膜８をマ
スクとした異方性のプラズマ・エッチによりポリＳｉ膜
９をトレンチ７の部分にだけ残すようにエッチングする
［図４の（ａ）］。ここで、上面のＳｉＮ膜３およびＳ
ｉＯ2 膜２が除去されたところでは、シリコン基板１も
エッチングされて、図４の（ｂ）に示すようになるか
ら、基板から突き出した柱状の領域１３が形成されるこ
とになる。この工程において、シリコンのエッチングさ
れる面にはＳｉＯ2 膜８の断面が出ており、このエッチ
ングではＳｉＯ2 膜のエッチングレートの低いものを用
いているが、ＳｉＯ2 膜８が薄いため問題無くエッチン
グできる。また、トレンチ７の内部には酸化膜８および
ポリＳｉ膜９が残され、隣り合うビット線（６）間の分
離に用いられる。
スクとした異方性のプラズマ・エッチによりポリＳｉ膜
９をトレンチ７の部分にだけ残すようにエッチングする
［図４の（ａ）］。ここで、上面のＳｉＮ膜３およびＳ
ｉＯ2 膜２が除去されたところでは、シリコン基板１も
エッチングされて、図４の（ｂ）に示すようになるか
ら、基板から突き出した柱状の領域１３が形成されるこ
とになる。この工程において、シリコンのエッチングさ
れる面にはＳｉＯ2 膜８の断面が出ており、このエッチ
ングではＳｉＯ2 膜のエッチングレートの低いものを用
いているが、ＳｉＯ2 膜８が薄いため問題無くエッチン
グできる。また、トレンチ７の内部には酸化膜８および
ポリＳｉ膜９が残され、隣り合うビット線（６）間の分
離に用いられる。
【００２１】次に、燐酸によりＳｉＮ膜３を除去し、続
いて、バッファード弗酸によりＳｉＯ2 膜２およびＳｉ
Ｏ2 膜８を除去し、次に、熱酸化により柱状領域１３の
表面およびトレンチに埋め込まれたポリＳｉ膜９の表面
にゲート酸化膜となる１５０Å厚のＳｉＯ2 膜１１を形
成する。次いで、ゲート電極を兼ねるワード線を形成す
るため、燐をドープした２０００Å厚のポリＳｉ膜１２
をＣＶＤ法によって堆積する。この際、ワード線方向
（図の左右方向）の隣り合う柱状領域間は完全にポリＳ
ｉが充填され［図４の（ｃ）」、これに直交する方向の
隣り合う柱状領域の間はポリＳｉによって完全には充填
されないようにする［図４の（ｄ）］。
いて、バッファード弗酸によりＳｉＯ2 膜２およびＳｉ
Ｏ2 膜８を除去し、次に、熱酸化により柱状領域１３の
表面およびトレンチに埋め込まれたポリＳｉ膜９の表面
にゲート酸化膜となる１５０Å厚のＳｉＯ2 膜１１を形
成する。次いで、ゲート電極を兼ねるワード線を形成す
るため、燐をドープした２０００Å厚のポリＳｉ膜１２
をＣＶＤ法によって堆積する。この際、ワード線方向
（図の左右方向）の隣り合う柱状領域間は完全にポリＳ
ｉが充填され［図４の（ｃ）」、これに直交する方向の
隣り合う柱状領域の間はポリＳｉによって完全には充填
されないようにする［図４の（ｄ）］。
【００２２】ポリＳｉ膜１２を異方性エッチバックによ
り除去し、完全に充填されていた柱状領域間にはポリＳ
ｉ膜１２を残し［図５の（ａ）］、完全には充填されて
いなかった柱状領域のあいだではその最も薄い部分を直
線状に除去する［図５の（ｂ）］。次に、全面に砒素イ
オンを注入してｎ+ 型拡散領域１４を形成する。この状
態での平面図を図５の（ｃ）に、その６Ａ−６Ａ線断面
図を図６の（ａ）に示す。ポリＳｉ膜１２は、左右方向
では、柱状領域間を埋めているが上下方向では柱状領域
のサイドウォールとして残されている。そのためこれを
マスクに砒素をイオン注入すると、砒素は、サイドウォ
ール間に形成された左右方向に連続した溝の基板表面部
分と、柱状領域１３の頂上部とに導入される。なお、図
５の（ｃ）の砒素イオン注入前の段階での５Ａ−５Ａ線
および５Ｂ−５Ｂ線断面図がそれぞれ図５の（ａ）と
（ｂ）である。
り除去し、完全に充填されていた柱状領域間にはポリＳ
ｉ膜１２を残し［図５の（ａ）］、完全には充填されて
いなかった柱状領域のあいだではその最も薄い部分を直
線状に除去する［図５の（ｂ）］。次に、全面に砒素イ
オンを注入してｎ+ 型拡散領域１４を形成する。この状
態での平面図を図５の（ｃ）に、その６Ａ−６Ａ線断面
図を図６の（ａ）に示す。ポリＳｉ膜１２は、左右方向
では、柱状領域間を埋めているが上下方向では柱状領域
のサイドウォールとして残されている。そのためこれを
マスクに砒素をイオン注入すると、砒素は、サイドウォ
ール間に形成された左右方向に連続した溝の基板表面部
分と、柱状領域１３の頂上部とに導入される。なお、図
５の（ｃ）の砒素イオン注入前の段階での５Ａ−５Ａ線
および５Ｂ−５Ｂ線断面図がそれぞれ図５の（ａ）と
（ｂ）である。
【００２３】次いで、膜厚５００ÅのＨＴＯ膜１５を成
長させ、シリカフィルム１６によりポリＳｉ膜１２のサ
イドウォール間の溝を埋め、ＢＰＳＧ膜１７を堆積した
後、熱処理によりフローさせ、平坦な層間絶縁膜とする
［図６の（ｂ）］。
長させ、シリカフィルム１６によりポリＳｉ膜１２のサ
イドウォール間の溝を埋め、ＢＰＳＧ膜１７を堆積した
後、熱処理によりフローさせ、平坦な層間絶縁膜とする
［図６の（ｂ）］。
【００２４】フォトリソグラフィ技術により柱状領域１
３の頂上部の層間絶縁膜にコンタクト孔１８を開口し、
燐をドープした４０００Å厚のポリＳｉ膜１９を堆積し
てフォトリソグラフィ技術により電荷蓄積電極を形成す
る。次に、ＳｉＯ2 若しくはＳｉＮまたはそれらの複合
膜で酸化膜換算で６０Å相当の誘電体薄膜２０を被着形
成し、燐をドープした１０００Å厚のポリＳｉ膜２１を
被着し、これをフォトリソグラフィ技法によりセルプレ
ートの形状にパターニングする［図７の（ａ）］。
３の頂上部の層間絶縁膜にコンタクト孔１８を開口し、
燐をドープした４０００Å厚のポリＳｉ膜１９を堆積し
てフォトリソグラフィ技術により電荷蓄積電極を形成す
る。次に、ＳｉＯ2 若しくはＳｉＮまたはそれらの複合
膜で酸化膜換算で６０Å相当の誘電体薄膜２０を被着形
成し、燐をドープした１０００Å厚のポリＳｉ膜２１を
被着し、これをフォトリソグラフィ技法によりセルプレ
ートの形状にパターニングする［図７の（ａ）］。
【００２５】次に、層間絶縁膜としてＢＰＳＧ膜２２を
堆積して熱処理により平坦化し、その上にＡｌ配線２３
を設け、最後にプラズマＳｉＮ膜２４を堆積してこれを
カバー膜とする［図７の（ｂ）］。
堆積して熱処理により平坦化し、その上にＡｌ配線２３
を設け、最後にプラズマＳｉＮ膜２４を堆積してこれを
カバー膜とする［図７の（ｂ）］。
【００２６】
【発明の効果】以上説明したように、本発明は、柱状突
起の側面にゲート電極を形成し、その頂上部と付け根部
分とにソース・ドレイン領域を形成し、さらに、頂上部
のソース・ドレイン領域上にスタックト・キャパシタを
形成し、ゲート電極は行方向に連結し、また柱状突起の
付け根部のソース・ドレイン領域は列方向に連結したも
のであるので、以下の効果を奏することができる。
起の側面にゲート電極を形成し、その頂上部と付け根部
分とにソース・ドレイン領域を形成し、さらに、頂上部
のソース・ドレイン領域上にスタックト・キャパシタを
形成し、ゲート電極は行方向に連結し、また柱状突起の
付け根部のソース・ドレイン領域は列方向に連結したも
のであるので、以下の効果を奏することができる。
【００２７】 柱状突起の高さ全体がチャネル長とな
るので、トレンチ深さがそれ程深くなくても十分な長さ
のチャネル長を確保することができ、ホットキャリアに
よる特性劣化を防止することができる。また、トレンチ
深さが浅いことから結晶欠陥に当たる確率が低くなり、
デバイスの信頼性向上に資することができる。
るので、トレンチ深さがそれ程深くなくても十分な長さ
のチャネル長を確保することができ、ホットキャリアに
よる特性劣化を防止することができる。また、トレンチ
深さが浅いことから結晶欠陥に当たる確率が低くなり、
デバイスの信頼性向上に資することができる。
【００２８】 柱状突起の側面全体がチャネルとなる
ので、微細化されてもチャネル幅を大きくとることがで
き、電流供給能力の高いＭＯＳＦＥＴが実現できる。
ので、微細化されてもチャネル幅を大きくとることがで
き、電流供給能力の高いＭＯＳＦＥＴが実現できる。
【００２９】 ビット線が基板内に埋め込まれ、さら
にワード線がトレンチ内に埋め込まれることから基板表
面が平坦になり、電荷蓄積電極のためのコンタクト孔の
開孔が容易化される。
にワード線がトレンチ内に埋め込まれることから基板表
面が平坦になり、電荷蓄積電極のためのコンタクト孔の
開孔が容易化される。
【００３０】 電荷蓄積電極をビット線やワード線の
存在しない領域に形成できるので、ほぼ全平面をこの電
極のために使用することができ、また、形状、高さを任
意に設定できるので、セルサイズが縮小化されても大き
な電荷蓄積容量を確保することができる。
存在しない領域に形成できるので、ほぼ全平面をこの電
極のために使用することができ、また、形状、高さを任
意に設定できるので、セルサイズが縮小化されても大き
な電荷蓄積容量を確保することができる。
【００３１】 ビット線のためのコンタクト孔や電荷
蓄積電極用中間配線のためのコンタクト孔の開孔が不要
となるので、工程が簡素化され、歩留り向上を図ること
ができる。
蓄積電極用中間配線のためのコンタクト孔の開孔が不要
となるので、工程が簡素化され、歩留り向上を図ること
ができる。
【図１】 本発明の一実施例の製造工程を説明するため
の工程断面図。
の工程断面図。
【図２】 本発明の一実施例の製造工程を説明するため
の工程断面図。
の工程断面図。
【図３】 本発明の一実施例の製造工程を説明するため
の平面図と断面図。
の平面図と断面図。
【図４】 本発明の一実施例の製造工程を説明するため
の工程断面図。
の工程断面図。
【図５】 本発明の一実施例の製造工程を説明するため
の断面図と平面図。
の断面図と平面図。
【図６】 本発明の一実施例の製造工程を説明するため
の工程断面図。
の工程断面図。
【図７】 本発明の一実施例の製造工程を説明するため
の工程断面図。
の工程断面図。
【図８】 従来例の平面図と断面図。
１…ｐ型シリコン基板、 ２…ＳｉＯ2 膜、 ３…
ＳｉＮ膜、 ４…トレンチ、 ５…ＨＴＯ膜、 ６
…ｎ+ 型拡散領域、 ７…トレンチ、８…ＳｉＯ2
膜、 ９…ポリＳｉ膜、 １０…フォトレジスト
膜、 １１…ＳｉＯ2 膜、 １２…ポリＳｉ膜、
１３…柱状領域、 １４…ｎ+ 型拡散領域、 １５
…ＨＴＯ膜、 １６…シリカフィルム、 １７…Ｂ
ＰＳＧ膜、 １８…コンタクト孔、 １９…ポリＳ
ｉ膜、 ２０…ＳｉＯ2 膜、 ２１…ポリＳｉ膜、
２２…ＢＰＳＧ膜、 ２３…Ａｌ配線、 ２４
…プラズマＳｉＮ膜、 １０１…活性領域、 １０
２…ビット線、 １０３…ワード線、 １０４…ビッ
ト線コンタクト、 １０５…中間配線層、１０６…電
荷蓄積電極、 １０７…第１コンタクト、 １０８
…第２コンタクト、 １１０…半導体基板、 １１
１…絶縁膜、 １１２…絶縁膜、１１３…セルプレー
ト、１１４…誘電体膜、 １１５…ソース・ドレイン
領域。
ＳｉＮ膜、 ４…トレンチ、 ５…ＨＴＯ膜、 ６
…ｎ+ 型拡散領域、 ７…トレンチ、８…ＳｉＯ2
膜、 ９…ポリＳｉ膜、 １０…フォトレジスト
膜、 １１…ＳｉＯ2 膜、 １２…ポリＳｉ膜、
１３…柱状領域、 １４…ｎ+ 型拡散領域、 １５
…ＨＴＯ膜、 １６…シリカフィルム、 １７…Ｂ
ＰＳＧ膜、 １８…コンタクト孔、 １９…ポリＳ
ｉ膜、 ２０…ＳｉＯ2 膜、 ２１…ポリＳｉ膜、
２２…ＢＰＳＧ膜、 ２３…Ａｌ配線、 ２４
…プラズマＳｉＮ膜、 １０１…活性領域、 １０
２…ビット線、 １０３…ワード線、 １０４…ビッ
ト線コンタクト、 １０５…中間配線層、１０６…電
荷蓄積電極、 １０７…第１コンタクト、 １０８
…第２コンタクト、 １１０…半導体基板、 １１
１…絶縁膜、 １１２…絶縁膜、１１３…セルプレー
ト、１１４…誘電体膜、 １１５…ソース・ドレイン
領域。
Claims (3)
- 【請求項１】 複数の柱状突起を有し、各柱状突起の頂
上部にそれぞれソース・ドレイン領域を構成する第１導
電型の第１の領域が形成され、各柱状突起下およびその
周囲にそれぞれドレイン・ソース領域を構成する第１導
電型の第２の領域が形成されている、基本的には第２導
電型の半導体基板と、 前記各柱状突起の周囲をそれぞれ覆うゲート酸化膜と、 前記ゲート絶縁膜を介して各柱状突起の側面をそれぞれ
切れ目なく覆っている複数のゲート電極と、 前記第１の領域に一方の電極が接続された複数のキャパ
シタと、 を具備する半導体記憶装置。 - 【請求項２】 前記柱状突起がマトリックス状に配置さ
れ、前記ゲート電極が前記柱状突起の側部において行方
向に接続されてワード線を構成している請求項１記載の
半導体記憶装置。 - 【請求項３】 前記柱状突起がマトリックス状に配置さ
れ、前記第２の領域は半導体基板内において列方向に接
続されてビット線を構成している請求項１または２記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306865A JPH05121691A (ja) | 1991-10-25 | 1991-10-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306865A JPH05121691A (ja) | 1991-10-25 | 1991-10-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121691A true JPH05121691A (ja) | 1993-05-18 |
Family
ID=17962192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306865A Pending JPH05121691A (ja) | 1991-10-25 | 1991-10-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121691A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929476A (en) * | 1996-06-21 | 1999-07-27 | Prall; Kirk | Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors |
| US6500744B2 (en) | 1999-09-02 | 2002-12-31 | Micron Technology, Inc. | Methods of forming DRAM assemblies, transistor devices, and openings in substrates |
| US7943978B2 (en) | 2008-07-07 | 2011-05-17 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
1991
- 1991-10-25 JP JP3306865A patent/JPH05121691A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929476A (en) * | 1996-06-21 | 1999-07-27 | Prall; Kirk | Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors |
| US6404008B1 (en) | 1996-06-21 | 2002-06-11 | Micron Technology, Inc. | Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors |
| US6459610B1 (en) | 1996-06-21 | 2002-10-01 | Micron Technology, Inc. | Semiconductor-on-insulator transistor, memory circuitry employing semiconductor-on-insulator transistors, method of forming a semiconductor-on-insulator transistor, and method of forming memory circuitry employing semiconductor-on-insulator transistors |
| US6586304B2 (en) | 1996-06-21 | 2003-07-01 | Micron Technology, Inc. | Semiconductor-on-insulator transistor, memory circuitry employing semiconductor-on-insulator transistors, method of forming a semiconductor-on-insulator transistor, and method of forming memory circuitry employing semiconductor-on-insulator transistors |
| US6500744B2 (en) | 1999-09-02 | 2002-12-31 | Micron Technology, Inc. | Methods of forming DRAM assemblies, transistor devices, and openings in substrates |
| US6740574B2 (en) | 1999-09-02 | 2004-05-25 | Micron Technology, Inc. | Methods of forming DRAM assemblies, transistor devices, and openings in substrates |
| US7943978B2 (en) | 2008-07-07 | 2011-05-17 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US8343831B2 (en) | 2008-07-07 | 2013-01-01 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
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