JP2870134B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、特に例えばスタックト・キャ
パシタ型のDRAM（ダイナミック・ランダム・アクセス・
メモリ）等の半導体メモリ装置の製法に係わる。
パシタ型のDRAM（ダイナミック・ランダム・アクセス・
メモリ）等の半導体メモリ装置の製法に係わる。
本発明は、半導体装置の製法に関わり、絶縁層を基体
上の全面に形成する工程と、この絶縁層上に最終的に半
導体装置のキャパシタ電極の形成部間となる部分に相当
する位置にフォトレジストパターンを形成する工程と、
このフォトレジストパターンをマスクとして絶縁層を等
方性エッチングによって上記マスクの周縁部下に入り込
むエッチングを行いフォトレジストパターンの幅より小
なる幅の絶縁物を形成する工程と、絶縁物を埋め込むよ
うにキャパシタ電極層を基体上の全面に形成する工程
と、表面が平坦化する材料層の形成工程と、その平坦面
上から平面的にエッチングを行って上記絶縁物によって
分離された所要のパターンを有するキャパシタ電極を形
成する工程とをとることによって、１メモリセル当たり
の容量の増大化をはかって半導体装置の容量増大化をは
かる。
上の全面に形成する工程と、この絶縁層上に最終的に半
導体装置のキャパシタ電極の形成部間となる部分に相当
する位置にフォトレジストパターンを形成する工程と、
このフォトレジストパターンをマスクとして絶縁層を等
方性エッチングによって上記マスクの周縁部下に入り込
むエッチングを行いフォトレジストパターンの幅より小
なる幅の絶縁物を形成する工程と、絶縁物を埋め込むよ
うにキャパシタ電極層を基体上の全面に形成する工程
と、表面が平坦化する材料層の形成工程と、その平坦面
上から平面的にエッチングを行って上記絶縁物によって
分離された所要のパターンを有するキャパシタ電極を形
成する工程とをとることによって、１メモリセル当たり
の容量の増大化をはかって半導体装置の容量増大化をは
かる。
半導体装置のDRAMは、スイッチング・トランジスタい
わゆるトランスファー・ゲートを構成するMOS（絶縁ゲ
ート型電界効果トランジスタ）とスタックト・キャパシ
タとより成るメモリセルが配列されて成る。
わゆるトランスファー・ゲートを構成するMOS（絶縁ゲ
ート型電界効果トランジスタ）とスタックト・キャパシ
タとより成るメモリセルが配列されて成る。
近年、このような半導体装置の大メモリ容量化がはか
られ、これに伴ってメモリセル面積の縮小化が益々要求
されている。例えば16MビットDRAMや64MビットDRAMを実
現するためには、１メモリセルの面積を４μm2以下とす
る必要があり、この様な極めて小さい面積内で、各メモ
リセル内に構成されるキャパシタによって十分大なる電
気容量を確保するために、様々な製造方法及び構造の提
案がなされている。
られ、これに伴ってメモリセル面積の縮小化が益々要求
されている。例えば16MビットDRAMや64MビットDRAMを実
現するためには、１メモリセルの面積を４μm2以下とす
る必要があり、この様な極めて小さい面積内で、各メモ
リセル内に構成されるキャパシタによって十分大なる電
気容量を確保するために、様々な製造方法及び構造の提
案がなされている。
従来の積み上げ型の容量を用いた即ちスタックト・キ
ャパシタ型DRAMの一例の製造工程図を第３図Ａ〜Ｆに示
す。
ャパシタ型DRAMの一例の製造工程図を第３図Ａ〜Ｆに示
す。
このようなスタックト・キャパシタ型DRAMの製法は、
例えば第３図Ａに示すように、Si等より成る基体（１）
上に、例えば熱酸化等によってSiO2等より成る素子分離
層（２）及びゲート絶縁層（３）を形成する。そして低
比抵抗多結晶Siより成るゲート電極（４）を形成し、こ
のゲート電極（４）をマスクとして１の導電型例えばｎ
型のAs等の不純物を低濃度に注入して低濃度ソース／ド
レイン領域（5A）及び（5B）を形成する。
例えば第３図Ａに示すように、Si等より成る基体（１）
上に、例えば熱酸化等によってSiO2等より成る素子分離
層（２）及びゲート絶縁層（３）を形成する。そして低
比抵抗多結晶Siより成るゲート電極（４）を形成し、こ
のゲート電極（４）をマスクとして１の導電型例えばｎ
型のAs等の不純物を低濃度に注入して低濃度ソース／ド
レイン領域（5A）及び（5B）を形成する。
次に第３図Ｂに示すように、全面的にSiO2等の絶縁層
（６）を被着してこれをRIE（反応性イオンエッチン
グ）等の異方性エッチングを施してエッチバックを行
い、サイドウォール（6S）を形成する。そしてこのサイ
ドウォール（6S）及びゲート電極（４）をマスクとして
As等の不純物を注入して第１及び第２のソース／ドレイ
ン領域（7A）及び（7B）を形成する。
（６）を被着してこれをRIE（反応性イオンエッチン
グ）等の異方性エッチングを施してエッチバックを行
い、サイドウォール（6S）を形成する。そしてこのサイ
ドウォール（6S）及びゲート電極（４）をマスクとして
As等の不純物を注入して第１及び第２のソース／ドレイ
ン領域（7A）及び（7B）を形成する。
その後、第３図Ｃに示すように、絶縁層（６）を通じ
てキャパシタを接続形成すべき第１のソース／ドレイン
領域（7A）上に、コンタクト窓（８）を穿設する。次に
このコンタクト窓（８）内を含んで全面的に例えば低比
抵抗多結晶Si等より成るキャパシタ電極層（9A）を全面
的に被着し、これを所要のパターンにパターニングする
ために、フォトリソグラフィの適用によりフォトレジス
ト材の塗布、パターン露光、現像を行ってフォトレジス
ト（10）を形成する。
てキャパシタを接続形成すべき第１のソース／ドレイン
領域（7A）上に、コンタクト窓（８）を穿設する。次に
このコンタクト窓（８）内を含んで全面的に例えば低比
抵抗多結晶Si等より成るキャパシタ電極層（9A）を全面
的に被着し、これを所要のパターンにパターニングする
ために、フォトリソグラフィの適用によりフォトレジス
ト材の塗布、パターン露光、現像を行ってフォトレジス
ト（10）を形成する。
第３図Ｄに示すように、RIE等の異方性エッチングを
行い、所要のパターンのキャパシタ電極（９）を得る。
このとき、この電極（９）間の間隔Ｌは、フォトリソグ
ラフィの限界から決まる値となる。
行い、所要のパターンのキャパシタ電極（９）を得る。
このとき、この電極（９）間の間隔Ｌは、フォトリソグ
ラフィの限界から決まる値となる。
そして第３図Ｅに示すように、例えばSiO2−SiN−SiO
2の３層構造の誘電体層（11）を全面的に被着し、更に
この誘電体層（11）を介して例えば低比抵抗多結晶Siよ
り成る対向電極層（12A）を形成する。
2の３層構造の誘電体層（11）を全面的に被着し、更に
この誘電体層（11）を介して例えば低比抵抗多結晶Siよ
り成る対向電極層（12A）を形成する。
次に第３図Ｆに示すように、対向電極層（12A）を所
要のパターンにパターニングして対向電極（12）を形成
した後、全面的に例えば不純物ドープの低融点ガラスよ
り成る絶縁層（13）を被着形成し、第２のソース／ドレ
イン領域（7B）上に、この絶縁層（13）、誘電体層（1
1）及び絶縁層（６）を通じてビットコンタクト窓（1
4）を穿設する。そしてこのビットコンタクト窓（14）
内を含んで全面的にAl等より成るビット配線層（15）を
形成して、半導体装置即DRAM（30）を得る。
要のパターンにパターニングして対向電極（12）を形成
した後、全面的に例えば不純物ドープの低融点ガラスよ
り成る絶縁層（13）を被着形成し、第２のソース／ドレ
イン領域（7B）上に、この絶縁層（13）、誘電体層（1
1）及び絶縁層（６）を通じてビットコンタクト窓（1
4）を穿設する。そしてこのビットコンタクト窓（14）
内を含んで全面的にAl等より成るビット配線層（15）を
形成して、半導体装置即DRAM（30）を得る。
このような半導体装置において、近年益々メモリの大
容量化に伴って１メモリ素子当りのより小面積化が要求
されており、上述した第３図Ｆにおける電極（９）間の
間隔Ｌは、より小とすることが要求されている。
容量化に伴って１メモリ素子当りのより小面積化が要求
されており、上述した第３図Ｆにおける電極（９）間の
間隔Ｌは、より小とすることが要求されている。
しかしながら、上述したように、この間隔Ｌはフォト
リソグラフィの限界によって規制されており、この間隔
Ｌを縮小化することが望まれていた。
リソグラフィの限界によって規制されており、この間隔
Ｌを縮小化することが望まれていた。
本発明は、上述したような半導体装置において、容量
を形成するキャパシタ電極の間隔を縮小化して容量の増
大化をはかる。
を形成するキャパシタ電極の間隔を縮小化して容量の増
大化をはかる。
本発明による半導体装置の製法の一例を第１図Ａ〜Ｈ
の工程図に示す。
の工程図に示す。
本発明は、第１図Ｃに示すように、絶縁層（17）を基
体（1,2,4及び16）上の全面に形成する工程と、この絶
縁層（17）上に最終的に半導体装置にキャパシタ電極の
形成部間となる部分に相当する位置にフォトレジストパ
ターン（18）を形成する工程と、第１図Ｄに示すよう
に、このフォトレジストパターン（18）をマスクとして
絶縁層（17）を等方性エッチングによってマスクの周縁
部（18S）下に入り込むエッチングを行いフォトレジス
トパターン（18）の幅より小なる幅の絶縁物（17A）を
形成する工程と、絶縁物（17A）を埋め込むようにキャ
パシタ電極層（19A）を基体（1,2,4及び16）上の全面に
形成する工程と、表面が平坦化する材料層（20）の形成
工程と、その平坦面（20A）上から平面的にエッチング
を行って絶縁物（17A）によって分離された所要のパタ
ーンを有するキャパシタ電極（19）を形成する工程をと
る。
体（1,2,4及び16）上の全面に形成する工程と、この絶
縁層（17）上に最終的に半導体装置にキャパシタ電極の
形成部間となる部分に相当する位置にフォトレジストパ
ターン（18）を形成する工程と、第１図Ｄに示すよう
に、このフォトレジストパターン（18）をマスクとして
絶縁層（17）を等方性エッチングによってマスクの周縁
部（18S）下に入り込むエッチングを行いフォトレジス
トパターン（18）の幅より小なる幅の絶縁物（17A）を
形成する工程と、絶縁物（17A）を埋め込むようにキャ
パシタ電極層（19A）を基体（1,2,4及び16）上の全面に
形成する工程と、表面が平坦化する材料層（20）の形成
工程と、その平坦面（20A）上から平面的にエッチング
を行って絶縁物（17A）によって分離された所要のパタ
ーンを有するキャパシタ電極（19）を形成する工程をと
る。
上述したように、本発明による半導体装置によれば、
キャパシタ電極（19）を形成するに先立って、先ず厚い
絶縁層（17）を被着した後、キャパシタ電極（19）の形
成部間となる部分に相当する位置に、この厚い絶縁層
（17）上にフォトレジストパターン（18）を形成して、
このフォトレジストパターン（18）をマスクとして、厚
い絶縁層（17）に対する等方性エッチングを行うもので
ある。
キャパシタ電極（19）を形成するに先立って、先ず厚い
絶縁層（17）を被着した後、キャパシタ電極（19）の形
成部間となる部分に相当する位置に、この厚い絶縁層
（17）上にフォトレジストパターン（18）を形成して、
このフォトレジストパターン（18）をマスクとして、厚
い絶縁層（17）に対する等方性エッチングを行うもので
ある。
このように本発明においては、等方性エッチングによ
って絶縁層（17）をフォトレジストパターン（18）の周
縁部（18S）下に入り込むようにパターニングして絶縁
物（17A）をフォトレジストパターン（18）の幅に比し
て小なる幅に形成することができる。
って絶縁層（17）をフォトレジストパターン（18）の周
縁部（18S）下に入り込むようにパターニングして絶縁
物（17A）をフォトレジストパターン（18）の幅に比し
て小なる幅に形成することができる。
従って、フォトリソグラフィの限界を越える微細な間
隔を有するキャパシタ電極（19）を作製することがで
き、これにより１メモリセル当たりの面積を縮小化して
もキャパシタ電極（19）の面積を大とすることができ、
大容量化をはかることができる。
隔を有するキャパシタ電極（19）を作製することがで
き、これにより１メモリセル当たりの面積を縮小化して
もキャパシタ電極（19）の面積を大とすることができ、
大容量化をはかることができる。
以下、第１図Ａ〜Ｈを参照して、本発明による半導体
装置の製法の一例を詳細に説明する。
装置の製法の一例を詳細に説明する。
この例では、第１導電型例えばｐ型のSi単結晶半導体
基体（１）に、第２導電型例えばｎ型のソース／ドレイ
ン領域を有するMOSが形成され、対のメモリセルを構成
するMOSの一方のソース／ドレイン領域を共通に形成し
た場合で、まず第１図Ａに示すように、例えば熱酸化等
によりSiO2より成る、各メモリセルを分離する素子分離
層（２）いわゆるLOCOSを形成した後、同様に熱酸化等
により薄膜SiO2等より成るゲート絶縁層（３）を形成す
る。
基体（１）に、第２導電型例えばｎ型のソース／ドレイ
ン領域を有するMOSが形成され、対のメモリセルを構成
するMOSの一方のソース／ドレイン領域を共通に形成し
た場合で、まず第１図Ａに示すように、例えば熱酸化等
によりSiO2より成る、各メモリセルを分離する素子分離
層（２）いわゆるLOCOSを形成した後、同様に熱酸化等
により薄膜SiO2等より成るゲート絶縁層（３）を形成す
る。
そして例えば低比抵抗多結晶Si層より成るゲート電極
（４）を形成し、このゲート電極（４）マスクとしてｎ
型の例えばAsを低濃度にイオン注入して、第１及び第２
の低濃度ソース／ドレイン領域（5A）及び（5B）を形成
する。
（４）を形成し、このゲート電極（４）マスクとしてｎ
型の例えばAsを低濃度にイオン注入して、第１及び第２
の低濃度ソース／ドレイン領域（5A）及び（5B）を形成
する。
次に第１図Ｂに示すように、全面的に例えばSiO2より
成る絶縁層（６）を例えばCVD法等により被着形成した
後、RIE等の異方性エッチングによりエッチバックを施
してサイドウォール（6S）を形成する。次にゲート電極
（４）とサイドウォール（6S）とをマスクとして第２導
電型例えばｎ型のＰ等の不純物注入を行い、低比抵抗化
して第１及び第２のソース／ドレイン領域（7A）及び
（7B）を形成し、それぞれゲート電極（４）を挟んで両
側に第１及び第２のソース／ドレイン領域（7A）及び
（7B）が形成されて成る対のスイッチング・トランジス
タ（25）が一方のソース／ドレイン領域（7B）を共通に
して構成される。そしてこの後絶縁層（６）上に全面的
に例えばSiNより成り、後述するようにエッチング・ス
トッパーとなる比較的薄い絶縁層（16）を被着形成す
る。
成る絶縁層（６）を例えばCVD法等により被着形成した
後、RIE等の異方性エッチングによりエッチバックを施
してサイドウォール（6S）を形成する。次にゲート電極
（４）とサイドウォール（6S）とをマスクとして第２導
電型例えばｎ型のＰ等の不純物注入を行い、低比抵抗化
して第１及び第２のソース／ドレイン領域（7A）及び
（7B）を形成し、それぞれゲート電極（４）を挟んで両
側に第１及び第２のソース／ドレイン領域（7A）及び
（7B）が形成されて成る対のスイッチング・トランジス
タ（25）が一方のソース／ドレイン領域（7B）を共通に
して構成される。そしてこの後絶縁層（６）上に全面的
に例えばSiNより成り、後述するようにエッチング・ス
トッパーとなる比較的薄い絶縁層（16）を被着形成す
る。
次に第１図Ｃに示すように、絶縁層（16）上に全面的
に、SiO2等より成る厚い絶縁層（17）を、3000Åから40
00Å例えば3000Åの厚さに被着する。そしてこの厚い絶
縁層（17）上にフォトレジストを全面塗布した後、パタ
ーン露光、現像等の処理を施して、後述するキャパシタ
電極（19）の形成部間となる部分に相当する位置に、フ
ォトレジストパターン（18）を形成する。
に、SiO2等より成る厚い絶縁層（17）を、3000Åから40
00Å例えば3000Åの厚さに被着する。そしてこの厚い絶
縁層（17）上にフォトレジストを全面塗布した後、パタ
ーン露光、現像等の処理を施して、後述するキャパシタ
電極（19）の形成部間となる部分に相当する位置に、フ
ォトレジストパターン（18）を形成する。
そしてフォトレジストパターン（18）をマスクとし
て、絶縁層（17）に対してフッ酸、フッ化フロン又はバ
ッファードフッ酸の溶液等による等方性エッチングを行
い、フォトレジストパターン（18）の周縁部（18S）下
に入り込むようにエッチングを行って、第１図Ｄに示す
ように、フォトレジストパターン（18）の幅より小なる
幅を持って絶縁物（17A）を形成する。この後、第１の
ソース／ドレイン領域（7A）上に、コンタクト窓（８）
を、例えばフォトリソグラフィの適用により形成する。
て、絶縁層（17）に対してフッ酸、フッ化フロン又はバ
ッファードフッ酸の溶液等による等方性エッチングを行
い、フォトレジストパターン（18）の周縁部（18S）下
に入り込むようにエッチングを行って、第１図Ｄに示す
ように、フォトレジストパターン（18）の幅より小なる
幅を持って絶縁物（17A）を形成する。この後、第１の
ソース／ドレイン領域（7A）上に、コンタクト窓（８）
を、例えばフォトリソグラフィの適用により形成する。
次に第１図Ｅに示すように、絶縁物（17A）を埋め込
むように絶縁物（17A）上を覆って低比抵抗多結晶Si層
等より成るキャパシタ電極層（19A）をCVD法等により被
着形成し、さらにこのキャパシタ電極層（19A）によっ
て構成される凹部内を埋め込むように、例えばSOG（溶
融化ガラス）より成る材料層（20）を形成した後、溶融
化して表面平坦化を行う。或いは必要に応じて、材料層
（20）の表面と、絶縁物（17A）上のキャパシタ電極層
（19A）の表面とがほぼ一致するように、材料層（20）
に対するエッチバックを行って平坦面（20A）を形成す
る。
むように絶縁物（17A）上を覆って低比抵抗多結晶Si層
等より成るキャパシタ電極層（19A）をCVD法等により被
着形成し、さらにこのキャパシタ電極層（19A）によっ
て構成される凹部内を埋め込むように、例えばSOG（溶
融化ガラス）より成る材料層（20）を形成した後、溶融
化して表面平坦化を行う。或いは必要に応じて、材料層
（20）の表面と、絶縁物（17A）上のキャパシタ電極層
（19A）の表面とがほぼ一致するように、材料層（20）
に対するエッチバックを行って平坦面（20A）を形成す
る。
そして第１図Ｆに示すように、材料層（20）の平坦面
（20A）上から平面的にエッチングを行って絶縁物（17
A）によってキャパシタ電極層（19A）を分離して所要の
パターンのキャパシタ電極層（19）を形成した後、絶縁
物（17A）を除去する。
（20A）上から平面的にエッチングを行って絶縁物（17
A）によってキャパシタ電極層（19A）を分離して所要の
パターンのキャパシタ電極層（19）を形成した後、絶縁
物（17A）を除去する。
そして第１図Ｇに示すように、全面的に例えばSiO2−
SiN−SiO2の３層構造より成る誘電体層（21）を被着し
た後、全面的に例えば低比抵抗多結晶Siより成る対向電
極層（22A）をCVD法等により形成する。
SiN−SiO2の３層構造より成る誘電体層（21）を被着し
た後、全面的に例えば低比抵抗多結晶Siより成る対向電
極層（22A）をCVD法等により形成する。
次に第１図Ｈに示すように、対向電極層（22A）を所
要のパターンにパターニングしてキャパシタの対向電極
（22）を形成した後、全面的に厚い絶縁層（13）を被着
し、ビットコンタクト窓（14）をこの絶縁層（13）、
（16）及び（６）を通じてRIE等により形成し、更にこ
のビットコンタクト窓（14）内を通じて第２のソース／
ドレイン領域（7B）に接続するようにAl等より成るビッ
ト配線層（15）を形成して、半導体装置（30）即ちDRAM
を得る。
要のパターンにパターニングしてキャパシタの対向電極
（22）を形成した後、全面的に厚い絶縁層（13）を被着
し、ビットコンタクト窓（14）をこの絶縁層（13）、
（16）及び（６）を通じてRIE等により形成し、更にこ
のビットコンタクト窓（14）内を通じて第２のソース／
ドレイン領域（7B）に接続するようにAl等より成るビッ
ト配線層（15）を形成して、半導体装置（30）即ちDRAM
を得る。
このように形成された半導体装置（30）においては、
そのキャパシタ電極層（19）間の間隔ｌが、フォトリソ
グラフィの限界を越えて微細な値をもって形成され、こ
れによって１メモリ素子当たりの面積を縮小化してもそ
のメモリキャパシタを充分大する電気容量をもって形成
することができ、大容量化をはかることができる。
そのキャパシタ電極層（19）間の間隔ｌが、フォトリソ
グラフィの限界を越えて微細な値をもって形成され、こ
れによって１メモリ素子当たりの面積を縮小化してもそ
のメモリキャパシタを充分大する電気容量をもって形成
することができ、大容量化をはかることができる。
尚、上述した例においてはビット線を最終的に形成す
る、通常のDRAMについて述べたが、その他例えば、第２
図にその断面図を示すように、ビットコンタクト部を先
に形成するいわゆるDASH型の半導体装置の場合におい
は、ビット線となる配線層（15）上にキャパシタ電極
（19）を形成することにより、ビットコンタクト窓（1
4）上における電極（19）間の間隔ｌを従来に比し小と
して、キャパシタ電極（19）の表面積を大とすることが
できるため、より大容量化をはかることができる。
る、通常のDRAMについて述べたが、その他例えば、第２
図にその断面図を示すように、ビットコンタクト部を先
に形成するいわゆるDASH型の半導体装置の場合におい
は、ビット線となる配線層（15）上にキャパシタ電極
（19）を形成することにより、ビットコンタクト窓（1
4）上における電極（19）間の間隔ｌを従来に比し小と
して、キャパシタ電極（19）の表面積を大とすることが
できるため、より大容量化をはかることができる。
上述したように、本発明による半導体装置の製法によ
れば、１メモリセル当たりの面積を微細としてもキャパ
シタ電極の表面積を大とすることができるため、半導体
装置の大容量化をはかることができる。
れば、１メモリセル当たりの面積を微細としてもキャパ
シタ電極の表面積を大とすることができるため、半導体
装置の大容量化をはかることができる。
さらに、工程数をさほど増加させることなくこのよう
な大容量化を行うことができる。
な大容量化を行うことができる。
第１図Ａ〜Ｈは本発明による半導体装置の製法の一例を
示す製造工程図、第２図は本発明による半導体装置の製
法の他の例の一工程を示す略線的断面図、第３図Ａ〜Ｆ
は従来の半導体装置の製法を示す製造工程図である。 （１）は基体、（２）は素子分離層、（３）はゲート絶
縁層、（４）はゲート電極、（5A）及び（5B）は第１及
び第２の低濃度ソース／ドレイン領域、（６）は絶縁
層、（7A）及び（7B）は第１及び第２のソース／ドレイ
ン領域、（８）はコンタクト窓、（９）はキャパシタ電
極層、（10）はフォトレジスト、（11）は誘電体層、
（12）は対向電極、（13）は絶縁層、（14）はビットコ
ンタクト窓、（15）は配線層、（16）及び（17）は絶縁
層、（17A）は絶縁物、（18）はフォトレジストパター
ン、（18S）は周縁部、（19A）はキャパシタ電極層、
（19）はキャパシタ電極、（20）は材料層、（20A）は
平坦面、（21）は誘電体層、（22A）は対向電極層、（2
2）は対向電極、（25）はスイッチング・トランジス
タ、（30）は半導体装置である。
示す製造工程図、第２図は本発明による半導体装置の製
法の他の例の一工程を示す略線的断面図、第３図Ａ〜Ｆ
は従来の半導体装置の製法を示す製造工程図である。 （１）は基体、（２）は素子分離層、（３）はゲート絶
縁層、（４）はゲート電極、（5A）及び（5B）は第１及
び第２の低濃度ソース／ドレイン領域、（６）は絶縁
層、（7A）及び（7B）は第１及び第２のソース／ドレイ
ン領域、（８）はコンタクト窓、（９）はキャパシタ電
極層、（10）はフォトレジスト、（11）は誘電体層、
（12）は対向電極、（13）は絶縁層、（14）はビットコ
ンタクト窓、（15）は配線層、（16）及び（17）は絶縁
層、（17A）は絶縁物、（18）はフォトレジストパター
ン、（18S）は周縁部、（19A）はキャパシタ電極層、
（19）はキャパシタ電極、（20）は材料層、（20A）は
平坦面、（21）は誘電体層、（22A）は対向電極層、（2
2）は対向電極、（25）はスイッチング・トランジス
タ、（30）は半導体装置である。
Claims (1)
- 【請求項１】絶縁層を基体上の全面に形成する工程と、 該絶縁層上に最終的に半導体装置のキャパシタ電極の形
成部間となる部分に相当する位置にフォトレジストパタ
ーンを形成する工程と、 該フォトレジストパターンをマスクとして上記絶縁層を
等方性エッチングによって上記マスクの周縁部下に入り
込むエッチングを行い上記フォトレジストパターンの幅
より小なる幅の絶縁物を形成する工程と、 上記絶縁物を埋め込むようにキャパシタ電極層を上記基
体上の全面に形成する工程と、 表面が平坦化する材料層の形成工程と、 その平坦面上から平面的にエッチングを行って上記絶縁
物によって分離された所要のパターンを有するキャパシ
タ電極を形成する工程とを有することを特徴とする半導
体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170738A JP2870134B2 (ja) | 1990-06-28 | 1990-06-28 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170738A JP2870134B2 (ja) | 1990-06-28 | 1990-06-28 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0458559A JPH0458559A (ja) | 1992-02-25 |
| JP2870134B2 true JP2870134B2 (ja) | 1999-03-10 |
Family
ID=15910471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2170738A Expired - Fee Related JP2870134B2 (ja) | 1990-06-28 | 1990-06-28 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870134B2 (ja) |
-
1990
- 1990-06-28 JP JP2170738A patent/JP2870134B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0458559A (ja) | 1992-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |