JPH08274274A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08274274A JPH08274274A JP7075114A JP7511495A JPH08274274A JP H08274274 A JPH08274274 A JP H08274274A JP 7075114 A JP7075114 A JP 7075114A JP 7511495 A JP7511495 A JP 7511495A JP H08274274 A JPH08274274 A JP H08274274A
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Abstract
(57)【要約】
【目的】多結晶シリコンで膜抵抗体を形成する場合に、
ノンドープにすれば、ばらつきの少ない高抵抗が実現で
きる。この時に同一層の導体部分の低抵抗化を工程数の
増加なしに行う。 【構成】メモリセル形成領域上及び周辺回路形成領域上
にそれぞれ第１の多結晶シリコンパターン１４−１Ａ及
び第２の多結晶シリコンパターン１４−２Ａをそれぞれ
ノンドープ多結晶シリコン膜により形成する。次にＣＭ
Ｐ法により平坦な層間絶縁膜１５ａを形成する。この時
メモリセル周辺の段差のため膜抵抗体（１４−２Ａ）上
の層間膜厚は、第１の多結晶シリコンパターン１４−１
Ａ上よりも厚くなる。次にイオン打ち込みにより、１４
−１Ａに不純物を導入してセルプレート電極１４−Ａａ
とする。
ノンドープにすれば、ばらつきの少ない高抵抗が実現で
きる。この時に同一層の導体部分の低抵抗化を工程数の
増加なしに行う。 【構成】メモリセル形成領域上及び周辺回路形成領域上
にそれぞれ第１の多結晶シリコンパターン１４−１Ａ及
び第２の多結晶シリコンパターン１４−２Ａをそれぞれ
ノンドープ多結晶シリコン膜により形成する。次にＣＭ
Ｐ法により平坦な層間絶縁膜１５ａを形成する。この時
メモリセル周辺の段差のため膜抵抗体（１４−２Ａ）上
の層間膜厚は、第１の多結晶シリコンパターン１４−１
Ａ上よりも厚くなる。次にイオン打ち込みにより、１４
−１Ａに不純物を導入してセルプレート電極１４−Ａａ
とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に抵抗素子を有する半導体装置の製造方法に関
する。
関し、特に抵抗素子を有する半導体装置の製造方法に関
する。
【０００２】
【従来の技術】抵抗素子を有する半導体装置の一例とし
てダイナミックＲＡＭがある。最近のダイナミックＲＡ
Ｍにはセルフ・リフレッシュ回路が内蔵されるようにな
ってきたが、このセルフ・リフレッシュ回路のタイマに
多結晶シリコン膜を利用した抵抗素子が使用される。以
下、このようなダイナミックＲＡＭの製造方法について
説明する。
てダイナミックＲＡＭがある。最近のダイナミックＲＡ
Ｍにはセルフ・リフレッシュ回路が内蔵されるようにな
ってきたが、このセルフ・リフレッシュ回路のタイマに
多結晶シリコン膜を利用した抵抗素子が使用される。以
下、このようなダイナミックＲＡＭの製造方法について
説明する。
【０００３】まず、図３（ａ）に示すように、ｐ型シリ
コン基板１の表面部に選択的に厚さ４００ｍｍのフィー
ルド酸化膜２を形成することによって区画されて複数の
第１の活性領域１０１及び複数の第２の活性領域１０２
をそれぞれメモリセル形成領域Ｉ及び周辺回路形成領域
ＩＩに設ける。
コン基板１の表面部に選択的に厚さ４００ｍｍのフィー
ルド酸化膜２を形成することによって区画されて複数の
第１の活性領域１０１及び複数の第２の活性領域１０２
をそれぞれメモリセル形成領域Ｉ及び周辺回路形成領域
ＩＩに設ける。
【０００４】次に第１，第２の活性領域の表面にゲート
酸化膜３を形成したのち、ゲート電極５Ｍ（ワード線を
兼ねる）、５Ｐ及びソース・ドレイン領域であるｎ型不
純物拡散層４Ｍ１，４Ｍ２，４Ｐを形成する。次に厚さ
４００ｎｍのＢＰＳＧ膜を堆積しリフロー処理を行なっ
て層間絶縁膜６を形成した後に、図３（ｂ）に示すよう
に、メモリセル・トランジスタのｎ型不純物拡散層４Ｍ
１に達するコンタクト孔７を設けたのち、ディジット線
８を構成する厚さ２００ｎｍのタングステンシリサイド
膜を堆積しパターニングする。次に厚さ４００ｎｍのＢ
ＰＳＧ膜を堆積しリフロー処理をして層間絶縁膜９を形
成した後、図４（ａ）に示すように、ｎ型不純物拡散層
４Ｍ２に達するコンタクト孔１１を形成したのち、厚さ
４００ｎｍのポリシリコン膜を堆積した後に、リンを拡
散して導電性を持たせる。次に周知のリソグラフィー技
術を用いてスタックト・キャパシタの下部電極１２を形
成する。次に厚さ１０ｎｍの窒化シリコン膜を堆積して
キャパシタ絶縁膜１３を形成する。次に厚さ２００ｎｍ
のポリシリコン膜を堆積した後に、ＰＯＣｌ3 雰囲気中
で８５０℃、２０分の熱処理を行い、リンを拡散して導
電性を持たせる。次に周知のリソグラフィ技術を用いて
メモリセル形成領域上にセルプレート電極１４−１（上
部電極）を、周辺回路形成領域上に膜抵抗体１４−２を
それぞれ形成する。次に厚さ４００ｎｍのＢＰＳＧ膜を
堆積し、リフロー処理を行ない図４（ｂ）に示すように
層間絶縁膜１５を形成し、セルプレート電極１４−１の
周辺部にスルーホール１６を設け固定電位（例えばＶｃ
ｃ／２）を供給するための配線１７を形成する。
酸化膜３を形成したのち、ゲート電極５Ｍ（ワード線を
兼ねる）、５Ｐ及びソース・ドレイン領域であるｎ型不
純物拡散層４Ｍ１，４Ｍ２，４Ｐを形成する。次に厚さ
４００ｎｍのＢＰＳＧ膜を堆積しリフロー処理を行なっ
て層間絶縁膜６を形成した後に、図３（ｂ）に示すよう
に、メモリセル・トランジスタのｎ型不純物拡散層４Ｍ
１に達するコンタクト孔７を設けたのち、ディジット線
８を構成する厚さ２００ｎｍのタングステンシリサイド
膜を堆積しパターニングする。次に厚さ４００ｎｍのＢ
ＰＳＧ膜を堆積しリフロー処理をして層間絶縁膜９を形
成した後、図４（ａ）に示すように、ｎ型不純物拡散層
４Ｍ２に達するコンタクト孔１１を形成したのち、厚さ
４００ｎｍのポリシリコン膜を堆積した後に、リンを拡
散して導電性を持たせる。次に周知のリソグラフィー技
術を用いてスタックト・キャパシタの下部電極１２を形
成する。次に厚さ１０ｎｍの窒化シリコン膜を堆積して
キャパシタ絶縁膜１３を形成する。次に厚さ２００ｎｍ
のポリシリコン膜を堆積した後に、ＰＯＣｌ3 雰囲気中
で８５０℃、２０分の熱処理を行い、リンを拡散して導
電性を持たせる。次に周知のリソグラフィ技術を用いて
メモリセル形成領域上にセルプレート電極１４−１（上
部電極）を、周辺回路形成領域上に膜抵抗体１４−２を
それぞれ形成する。次に厚さ４００ｎｍのＢＰＳＧ膜を
堆積し、リフロー処理を行ない図４（ｂ）に示すように
層間絶縁膜１５を形成し、セルプレート電極１４−１の
周辺部にスルーホール１６を設け固定電位（例えばＶｃ
ｃ／２）を供給するための配線１７を形成する。
【０００５】
【発明が解決しようとする課題】以上説明した従来例に
おいて膜抵抗体は、セルプレート電極と同一層にて形成
する。膜抵抗体の層抵抗は、所定の抵抗値を得るのに要
するマスクパターン面積が少なくなるので、高いほど良
く、下限は少なくとも１００Ω／μｍ2 以上である。た
だし同一層のセルプレート電極の層抵抗は、回路動作上
６００Ω／μｍ2以下にすることが必要である。また、
層抵抗のばらつきは回路動作上±２０％以内であること
が必要である。層抵抗２００Ω／μｍ2 のときのばらつ
きは±２０％であり、層抵抗４００Ω／μｍ2 のときの
ばらつきは±５０％であり、層抵抗が高いとばらつきも
大きくなっている。以上より膜抵抗体の層抵抗は２００
〜２５０Ω／μｍ2 に設定している。
おいて膜抵抗体は、セルプレート電極と同一層にて形成
する。膜抵抗体の層抵抗は、所定の抵抗値を得るのに要
するマスクパターン面積が少なくなるので、高いほど良
く、下限は少なくとも１００Ω／μｍ2 以上である。た
だし同一層のセルプレート電極の層抵抗は、回路動作上
６００Ω／μｍ2以下にすることが必要である。また、
層抵抗のばらつきは回路動作上±２０％以内であること
が必要である。層抵抗２００Ω／μｍ2 のときのばらつ
きは±２０％であり、層抵抗４００Ω／μｍ2 のときの
ばらつきは±５０％であり、層抵抗が高いとばらつきも
大きくなっている。以上より膜抵抗体の層抵抗は２００
〜２５０Ω／μｍ2 に設定している。
【０００６】ノンドープ多結晶シリコン膜を使用すれ
ば、層抵抗のばらつきを±１０％以内に抑制し、かつ１
ＧΩ／μｍ2 程度の高抵抗が実現できるが、上述の従来
例では同一層のセルプレート電極が高抵抗となるため使
用できない。
ば、層抵抗のばらつきを±１０％以内に抑制し、かつ１
ＧΩ／μｍ2 程度の高抵抗が実現できるが、上述の従来
例では同一層のセルプレート電極が高抵抗となるため使
用できない。
【０００７】以上述べてきたように従来技術による半導
体装置では、同一層のセルプレート電極などの電極もし
くは配線の低抵抗化と層抵抗ばらつきの低減という要件
を満たすために、２００〜２５０Ω／μｍ2 と低抵抗に
設定せざるを得ないので、膜抵抗体の占有面積が増大す
るという問題点があった。
体装置では、同一層のセルプレート電極などの電極もし
くは配線の低抵抗化と層抵抗ばらつきの低減という要件
を満たすために、２００〜２５０Ω／μｍ2 と低抵抗に
設定せざるを得ないので、膜抵抗体の占有面積が増大す
るという問題点があった。
【０００８】従って本発明の目的は、高い層抵抗の膜抵
抗体と低い層抵抗の電極もしくは配線と多結晶シリコン
膜で実現できる半導体装置の製造方法を提供することに
ある。
抗体と低い層抵抗の電極もしくは配線と多結晶シリコン
膜で実現できる半導体装置の製造方法を提供することに
ある。
【０００９】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、半導体基板の表面からそれぞれ第１の
高さを有する第１の表面及び前記第１の表面に隣接しこ
れより低い第２の高さをする第２の表面を有する下地基
板にノンドープ多結晶シリコン膜を堆積しパターニング
することによって前記第１の表面を被覆する第１の多結
晶シリコンパターン及び前記第２の表面を被覆する第２
の多結晶シリコンパターンでなる膜抵抗体を形成する工
程と、絶縁膜を堆積したのち平坦化処理を行なってから
イオン注入を行ない前記第１の表面と第２の表面との間
の段差を利用して前記第１の多結晶シリコンパターン及
び第２の多結晶シリコンパターンのうち前者のみに不純
物を導入して電極もしくは配線を形成する工程とを有す
るというものである。
置の製造方法は、半導体基板の表面からそれぞれ第１の
高さを有する第１の表面及び前記第１の表面に隣接しこ
れより低い第２の高さをする第２の表面を有する下地基
板にノンドープ多結晶シリコン膜を堆積しパターニング
することによって前記第１の表面を被覆する第１の多結
晶シリコンパターン及び前記第２の表面を被覆する第２
の多結晶シリコンパターンでなる膜抵抗体を形成する工
程と、絶縁膜を堆積したのち平坦化処理を行なってから
イオン注入を行ない前記第１の表面と第２の表面との間
の段差を利用して前記第１の多結晶シリコンパターン及
び第２の多結晶シリコンパターンのうち前者のみに不純
物を導入して電極もしくは配線を形成する工程とを有す
るというものである。
【００１０】また、本発明第２の半導体装置の製造方法
は、半導体基板の表面部に選択的に素子分離領域を形成
することによって区画された複数の第１の活性領域及び
複数の第２の活性領域をそれぞれメモリセル形成領域及
び周辺回路形成領域に設ける工程と、前記第１の活性領
域及び第２の活性領域にそれぞれ形成された不純物拡散
層を有する第１のトランジスタ及び第２のトランジスタ
を形成した後前記メモリセル形成領域上と周辺回路形成
領域との間に段差のある層間絶縁膜を形成する工程と、
前記第１のトランジスタを構成する一の前記不純物拡散
層に達するコンタクト孔を前記層間絶縁膜に形成したの
ち導電膜を堆積しパターニングすることによって前記コ
ンタクト孔を介して前記第１のトランジスタに接続され
るスタックト・キャパシタの下部電極を形成しキャパシ
タ絶縁膜を形成する工程と、ノンドープ多結晶シリコン
膜を堆積しパターニングすることによって前記キャパシ
タ下部電極を前記キャパシタ絶縁膜を介して被覆する第
１の多結晶シリコンパターン及び前記周辺回路形成領域
上で前記層間絶縁膜を選択的に被覆する第２の多結晶シ
リコンパターンでなる膜抵抗体を形成する工程と、絶縁
膜を堆積したのち平坦化処理を行なってからイオン注入
を行ない前記層間絶縁膜の段差及び下部電極の有無によ
る高低差を利用して前記第１の多結晶シリコンパターン
及び第２の多結晶シリコンパターンのうち前者のみに不
純物を導入してスタックト・キャパシタの上部電極を形
成する工程とを有するというものである。
は、半導体基板の表面部に選択的に素子分離領域を形成
することによって区画された複数の第１の活性領域及び
複数の第２の活性領域をそれぞれメモリセル形成領域及
び周辺回路形成領域に設ける工程と、前記第１の活性領
域及び第２の活性領域にそれぞれ形成された不純物拡散
層を有する第１のトランジスタ及び第２のトランジスタ
を形成した後前記メモリセル形成領域上と周辺回路形成
領域との間に段差のある層間絶縁膜を形成する工程と、
前記第１のトランジスタを構成する一の前記不純物拡散
層に達するコンタクト孔を前記層間絶縁膜に形成したの
ち導電膜を堆積しパターニングすることによって前記コ
ンタクト孔を介して前記第１のトランジスタに接続され
るスタックト・キャパシタの下部電極を形成しキャパシ
タ絶縁膜を形成する工程と、ノンドープ多結晶シリコン
膜を堆積しパターニングすることによって前記キャパシ
タ下部電極を前記キャパシタ絶縁膜を介して被覆する第
１の多結晶シリコンパターン及び前記周辺回路形成領域
上で前記層間絶縁膜を選択的に被覆する第２の多結晶シ
リコンパターンでなる膜抵抗体を形成する工程と、絶縁
膜を堆積したのち平坦化処理を行なってからイオン注入
を行ない前記層間絶縁膜の段差及び下部電極の有無によ
る高低差を利用して前記第１の多結晶シリコンパターン
及び第２の多結晶シリコンパターンのうち前者のみに不
純物を導入してスタックト・キャパシタの上部電極を形
成する工程とを有するというものである。
【００１１】平坦化処理はＣＭＰ法が好ましい。
【００１２】また、絶縁膜として酸化シリコン膜を堆積
し、不純物としてリンをイオン注入することができる。
し、不純物としてリンをイオン注入することができる。
【００１３】
【作用】段差のある下地基板に第１の多結晶シリコンパ
ターンと第２の多結晶シリコンパターンを設け、絶縁膜
を堆積し平坦化してからイオン注入するので、その絶縁
膜が第２の多結晶シリコン膜パターンに対してイオン注
入のマスクとして働く。
ターンと第２の多結晶シリコンパターンを設け、絶縁膜
を堆積し平坦化してからイオン注入するので、その絶縁
膜が第２の多結晶シリコン膜パターンに対してイオン注
入のマスクとして働く。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ），（ｂ）、図２（ａ），（ｂ）は本発明
の一実施例を説明するための工程順に示す半導体チップ
の縦断面図である。
る。図１（ａ），（ｂ）、図２（ａ），（ｂ）は本発明
の一実施例を説明するための工程順に示す半導体チップ
の縦断面図である。
【００１５】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１の表面部に選択的に厚さ４００ｎｍのフィー
ルド酸化膜２を形成することによって区画されて複数の
第１の活性領域１０１及び複数の第２の活性領域１０２
をそれぞれメモリセル形成領域Ｉ及び周辺回路形成領域
ＩＩに設ける。次に第１，第２の活性領域の表面にゲー
ト酸化膜３を形成したのち、ゲート電極５Ｍ（ワード線
を兼ねる）、５Ｐ及びソース・ドレイン領域であるｎ型
不純物拡散層４Ｍ１，４Ｍ２，４Ｐを形成する。次に厚
さ４００ｎｍのＢＰＳＧ膜を堆積しリフロー処理を行な
って層間絶縁膜６を形成した後に、図１（ｂ）に示すよ
うに、メモリセル・トランジスタのｎ型不純物拡散層４
Ｍ１に達するコンタクト孔７を設けたのち、ディジット
線８を構成する厚さ２００ｎｍのタングステンシリサイ
ド膜を堆積しパターニングする。このとき、周辺回路形
成領域においてもタングステンシリサイド膜で必要な配
線を形成してもよい。次に厚さ４００ｎｍのＢＰＳＧ膜
を堆積しリフロー処理をして層間絶縁膜９を形成する。
あるいはＢＰＳＧ膜をもっと厚く堆積しリフロー処理し
たのちエッチングを行なって厚さを減らすようにすれ
ば、表面の凹凸の一層少ない層間絶縁膜９を形成するこ
とができるのでより好ましい。次に、図２（ａ）に示す
ように、ｎ型不純物拡散層４Ｍ２に達するコンタクト孔
１１を形成したのち、厚さ４００ｎｍの結晶シリコン膜
を堆積した後に、リンを拡散して導電性を持たせる。次
に周知のリソグラフィー技術を用いてパターニングして
スタックト・キャパシタの下部電極１２を形成する。次
に厚さ１０ｎｍの窒化シリコン膜を堆積してキャパシタ
絶縁膜１３を形成する。次に厚さ２００ｎｍのノンドー
プ多結晶膜を堆積した後に、周知のリソグラフィー技術
を用いてパターニングしてセルプレート電極を形成する
ための第１の多結晶シリコンパターン１４−１Ａ及び第
２の多結晶シリコンパターン１４−２Ａでなる膜抵抗体
を形成する。この時第１の多結晶シリコンパターン１４
−１Ａと膜抵抗体（１４−２Ａ）の高低差ｈは、メモリ
セル形成領域と周辺回路形成領域の段差のために８００
ｎｍ程度となっている。なお、この段差は、下部電極が
メモリセル形成領域にのみ存在すること、およびゲート
電極やタングステンシリサイド膜などの下地配線パター
ンが周辺回路形成領域上よりもメモリセル形成領域上で
密になっていることにより生じている。
コン基板１の表面部に選択的に厚さ４００ｎｍのフィー
ルド酸化膜２を形成することによって区画されて複数の
第１の活性領域１０１及び複数の第２の活性領域１０２
をそれぞれメモリセル形成領域Ｉ及び周辺回路形成領域
ＩＩに設ける。次に第１，第２の活性領域の表面にゲー
ト酸化膜３を形成したのち、ゲート電極５Ｍ（ワード線
を兼ねる）、５Ｐ及びソース・ドレイン領域であるｎ型
不純物拡散層４Ｍ１，４Ｍ２，４Ｐを形成する。次に厚
さ４００ｎｍのＢＰＳＧ膜を堆積しリフロー処理を行な
って層間絶縁膜６を形成した後に、図１（ｂ）に示すよ
うに、メモリセル・トランジスタのｎ型不純物拡散層４
Ｍ１に達するコンタクト孔７を設けたのち、ディジット
線８を構成する厚さ２００ｎｍのタングステンシリサイ
ド膜を堆積しパターニングする。このとき、周辺回路形
成領域においてもタングステンシリサイド膜で必要な配
線を形成してもよい。次に厚さ４００ｎｍのＢＰＳＧ膜
を堆積しリフロー処理をして層間絶縁膜９を形成する。
あるいはＢＰＳＧ膜をもっと厚く堆積しリフロー処理し
たのちエッチングを行なって厚さを減らすようにすれ
ば、表面の凹凸の一層少ない層間絶縁膜９を形成するこ
とができるのでより好ましい。次に、図２（ａ）に示す
ように、ｎ型不純物拡散層４Ｍ２に達するコンタクト孔
１１を形成したのち、厚さ４００ｎｍの結晶シリコン膜
を堆積した後に、リンを拡散して導電性を持たせる。次
に周知のリソグラフィー技術を用いてパターニングして
スタックト・キャパシタの下部電極１２を形成する。次
に厚さ１０ｎｍの窒化シリコン膜を堆積してキャパシタ
絶縁膜１３を形成する。次に厚さ２００ｎｍのノンドー
プ多結晶膜を堆積した後に、周知のリソグラフィー技術
を用いてパターニングしてセルプレート電極を形成する
ための第１の多結晶シリコンパターン１４−１Ａ及び第
２の多結晶シリコンパターン１４−２Ａでなる膜抵抗体
を形成する。この時第１の多結晶シリコンパターン１４
−１Ａと膜抵抗体（１４−２Ａ）の高低差ｈは、メモリ
セル形成領域と周辺回路形成領域の段差のために８００
ｎｍ程度となっている。なお、この段差は、下部電極が
メモリセル形成領域にのみ存在すること、およびゲート
電極やタングステンシリサイド膜などの下地配線パター
ンが周辺回路形成領域上よりもメモリセル形成領域上で
密になっていることにより生じている。
【００１６】次に、前述の段差ｈより厚い、例えば１〜
２μｍ厚さの酸化シリコン膜１５Ａを堆積した後に、Ｃ
ＭＰ法（ケミカルメカニカルポリッシング法）により第
１の多結晶シリコンパターン１４−１Ａ上で膜厚が３０
０ｎｍとなるようにエッチバックを行い、図２（ｂ）に
示すように、層間絶縁膜１５Ａａを形成する。このとき
層間絶縁膜１５Ａａはほぼ完全に平坦化されているの
で、膜抵抗体（１４−２Ａ）上で第１の多結晶シリコン
パターン１４−１Ａ上よりも８００ｎｍ程度厚くなって
いる。
２μｍ厚さの酸化シリコン膜１５Ａを堆積した後に、Ｃ
ＭＰ法（ケミカルメカニカルポリッシング法）により第
１の多結晶シリコンパターン１４−１Ａ上で膜厚が３０
０ｎｍとなるようにエッチバックを行い、図２（ｂ）に
示すように、層間絶縁膜１５Ａａを形成する。このとき
層間絶縁膜１５Ａａはほぼ完全に平坦化されているの
で、膜抵抗体（１４−２Ａ）上で第１の多結晶シリコン
パターン１４−１Ａ上よりも８００ｎｍ程度厚くなって
いる。
【００１７】次にリンを３６０ｋｅＶ、１×１０14ｃｍ
-2でイオン打ち込みする。このときリンの飛程＝０．３
７４μｍ、飛程分散＝０．０８４μｍなので、リンは第
１の多結晶シリコン膜パターン１４−１Ａにのみ導入さ
れ、膜抵抗体１２−２Ａには導入されない。次に８５０
℃，２０分の熱処理を行ない、リンを活性化することに
より、セルプレート電極１４−１Ａａ（下部電極）の形
成が完了する。次にセルプレート電極１４−１Ａａの周
辺部にスルーホールを設け固定電位（例えばＶｃｃ／
２）を供給するための配線１７を形成する。このとき、
膜抵抗体１４−２Ａをトランジスタなどに接続する配線
も同時に形成することができる。
-2でイオン打ち込みする。このときリンの飛程＝０．３
７４μｍ、飛程分散＝０．０８４μｍなので、リンは第
１の多結晶シリコン膜パターン１４−１Ａにのみ導入さ
れ、膜抵抗体１２−２Ａには導入されない。次に８５０
℃，２０分の熱処理を行ない、リンを活性化することに
より、セルプレート電極１４−１Ａａ（下部電極）の形
成が完了する。次にセルプレート電極１４−１Ａａの周
辺部にスルーホールを設け固定電位（例えばＶｃｃ／
２）を供給するための配線１７を形成する。このとき、
膜抵抗体１４−２Ａをトランジスタなどに接続する配線
も同時に形成することができる。
【００１８】なお、下部電極１２相互間の間隔は、ノン
ドープ多結晶シリコン膜でほぼ完全に埋められるよう
に、本実施例では３５０ｎｍ程度に設定しておくと、周
辺部を除き平坦なセルプレート電極を形成できるので好
都合である。
ドープ多結晶シリコン膜でほぼ完全に埋められるよう
に、本実施例では３５０ｎｍ程度に設定しておくと、周
辺部を除き平坦なセルプレート電極を形成できるので好
都合である。
【００１９】ノンドープ多結晶シリコン膜を堆積する下
地基板の段差に相当する酸化シリコン膜の厚さだけ周辺
回路形成領域上で層間絶縁膜が厚くなっているのでメモ
リセル形成領域上の第１の多結晶シリコンパターンのみ
にイオンを注入することができる。この厚さの差はイオ
ン注入の飛程分散より大きければよい。
地基板の段差に相当する酸化シリコン膜の厚さだけ周辺
回路形成領域上で層間絶縁膜が厚くなっているのでメモ
リセル形成領域上の第１の多結晶シリコンパターンのみ
にイオンを注入することができる。この厚さの差はイオ
ン注入の飛程分散より大きければよい。
【００２０】本実施例では平坦化処理としてＣＭＰ法を
使用したが、ＳＯＧを利用するなどその他の手法を採用
しても良いことはいうまでもない。
使用したが、ＳＯＧを利用するなどその他の手法を採用
しても良いことはいうまでもない。
【００２１】
【発明の効果】以上説明したように本発明は、ダイナミ
ックＲＡＭにおけるメモリセル形成領域と周辺回路形成
領域を被覆するキャパシタ下部電極の形成された層間絶
縁膜のように、表面の高さに差のある下地基板にノンド
ープ多結晶シリコン膜を堆積しパターニングして表面の
高さの大きい前述のメモリセル形成領域上などの第１の
表面及び周辺回路形成領域上などの第２の表面にそれぞ
れ第１，第２の多結晶シリコンパターンを形成したの
ち、絶縁膜を堆積し平坦化処理を行なってからイオン注
入をすることにより、第１の多結晶シリコンパターンに
のみ不純物を導入することができるので、セルプレート
電極などの電極もしくは配線を導電性よく形成するとと
もにノンドープ多結晶シリコン膜でなる膜抵抗体を形成
することができる。従って１ＧΩ／μｍ2 程度の高抵抗
の膜抵抗体を±１０％以内の小さい層抵抗ばらつきで実
現でき占有面積を少なくできる。このとき同一工程で堆
積される多結晶シリコン膜でなる電極もしくは配線は目
合せ回数の増加なしに低抵抗にすることができる。
ックＲＡＭにおけるメモリセル形成領域と周辺回路形成
領域を被覆するキャパシタ下部電極の形成された層間絶
縁膜のように、表面の高さに差のある下地基板にノンド
ープ多結晶シリコン膜を堆積しパターニングして表面の
高さの大きい前述のメモリセル形成領域上などの第１の
表面及び周辺回路形成領域上などの第２の表面にそれぞ
れ第１，第２の多結晶シリコンパターンを形成したの
ち、絶縁膜を堆積し平坦化処理を行なってからイオン注
入をすることにより、第１の多結晶シリコンパターンに
のみ不純物を導入することができるので、セルプレート
電極などの電極もしくは配線を導電性よく形成するとと
もにノンドープ多結晶シリコン膜でなる膜抵抗体を形成
することができる。従って１ＧΩ／μｍ2 程度の高抵抗
の膜抵抗体を±１０％以内の小さい層抵抗ばらつきで実
現でき占有面積を少なくできる。このとき同一工程で堆
積される多結晶シリコン膜でなる電極もしくは配線は目
合せ回数の増加なしに低抵抗にすることができる。
【図１】本発明の一実施例の説明のための（ａ），
（ｂ）に分図して示す工程順断面図である。
（ｂ）に分図して示す工程順断面図である。
【図２】図１に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
【図３】従来例の説明のための（ａ），（ｂ）に分図し
て示す工程順断面図である。
て示す工程順断面図である。
【図４】図３に続いて示す（ａ），（ｂ）に分図して示
す工程順断面図である。
す工程順断面図である。
１ ｐ型シリコン基板 ２ フィールド酸化膜（素子分離領域） ３ ゲート酸化膜 ４Ｍ１，４Ｍ２，４Ｐ ｎ型不純物拡散層 ５Ｍ ゲート電極（ワード線を兼ねるメモリセル用の
トランジスタの） ５Ｐ ゲート電極（周辺回路用のトランジスタの） ６ 層間絶縁膜 ７ コンタクト孔 ８ ディジット線 ９ 層間絶縁膜 １０ 層間絶縁膜 １１ コンタクト孔 １２ 下部電極 １３ キャパシタ絶縁膜 １４−１，１４−１Ａａ セルプレート電極 １４−１Ａ 第１の多結晶シリコンパターン １４−２ 膜抵抗体 １４−２Ａ 第２の多結晶シリコンパターン １５，１５Ａａ 層間絶縁膜 １５Ａ 酸化シリコン膜 １６ スルーホール １７ 配線 １０１ 第１の活性領域 １０２ 第２の活性領域 Ｉ メモリセル形成領域 ＩＩ 周辺回路形成領域
トランジスタの） ５Ｐ ゲート電極（周辺回路用のトランジスタの） ６ 層間絶縁膜 ７ コンタクト孔 ８ ディジット線 ９ 層間絶縁膜 １０ 層間絶縁膜 １１ コンタクト孔 １２ 下部電極 １３ キャパシタ絶縁膜 １４−１，１４−１Ａａ セルプレート電極 １４−１Ａ 第１の多結晶シリコンパターン １４−２ 膜抵抗体 １４−２Ａ 第２の多結晶シリコンパターン １５，１５Ａａ 層間絶縁膜 １５Ａ 酸化シリコン膜 １６ スルーホール １７ 配線 １０１ 第１の活性領域 １０２ 第２の活性領域 Ｉ メモリセル形成領域 ＩＩ 周辺回路形成領域
Claims (4)
- 【請求項１】 半導体基板の表面からそれぞれ第１の高
さを有する第１の表面及び前記第１の表面に隣接しこれ
より低い第２の高さをする第２の表面を有する下地基板
にノンドープ多結晶シリコン膜を堆積しパターニングす
ることによって前記第１の表面を被覆する第１の多結晶
シリコンパターン及び前記第２の表面を被覆する第２の
多結晶シリコンパターンでなる膜抵抗体を形成する工程
と、絶縁膜を堆積したのち平坦化処理を行なってからイ
オン注入を行ない前記第１の表面と第２の表面との間の
段差を利用して前記第１の多結晶シリコンパターン及び
第２の多結晶シリコンパターンのうち前者のみに不純物
を導入して電極もしくは配線を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の表面部に選択的に素子分離
領域を形成することによって区画された複数の第１の活
性領域及び複数の第２の活性領域をそれぞれメモリセル
形成領域及び周辺回路形成領域に設ける工程と、前記第
１の活性領域及び第２の活性領域にそれぞれ形成された
不純物拡散層を有する第１のトランジスタ及び第２のト
ランジスタを形成した後前記メモリセル形成領域上と周
辺回路形成領域との間に段差のある層間絶縁膜を形成す
る工程と、前記第１のトランジスタを構成する一の前記
不純物拡散層に達するコンタクト孔を前記層間絶縁膜に
形成したのち導電膜を堆積しパターニングすることによ
って前記コンタクト孔を介して前記第１のトランジスタ
に接続されるスタックト・キャパシタの下部電極を形成
しキャパシタ絶縁膜を形成する工程と、ノンドープ多結
晶シリコン膜を堆積しパターニングすることによって前
記キャパシタ下部電極を前記キャパシタ絶縁膜を介して
被覆する第１の多結晶シリコンパターン及び前記周辺回
路形成領域上で前記層間絶縁膜を選択的に被覆する第２
の多結晶シリコンパターンでなる膜抵抗体を形成する工
程と、絶縁膜を堆積したのち平坦化処理を行なってから
イオン注入を行ない前記層間絶縁膜の段差及び下部電極
の有無による高低差を利用して前記第１の多結晶シリコ
ンパターン及び第２の多結晶シリコンパターンのうち前
者のみに不純物を導入してスタックト・キャパシタの上
部電極を形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項３】 平坦化処理はＣＭＰ法である請求項１又
は２記載の半導体装置の製造方法。 - 【請求項４】 絶縁膜として酸化シリコン膜を堆積し、
不純物としてリンをイオン注入する請求項１，２又は３
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075114A JP2720815B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075114A JP2720815B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274274A true JPH08274274A (ja) | 1996-10-18 |
| JP2720815B2 JP2720815B2 (ja) | 1998-03-04 |
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ID=13566840
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075114A Expired - Fee Related JP2720815B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP2720815B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172389B1 (en) | 1998-04-01 | 2001-01-09 | Nec Corporation | Semiconductor memory device having a reduced area for a resistor element |
| KR100350675B1 (ko) * | 2000-01-26 | 2002-08-28 | 삼성전자 주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3464956B2 (ja) | 1999-12-09 | 2003-11-10 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
-
1995
- 1995-03-31 JP JP7075114A patent/JP2720815B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6172389B1 (en) | 1998-04-01 | 2001-01-09 | Nec Corporation | Semiconductor memory device having a reduced area for a resistor element |
| KR100350675B1 (ko) * | 2000-01-26 | 2002-08-28 | 삼성전자 주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| US6548851B2 (en) * | 2000-01-26 | 2003-04-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device with increased level of integration |
| US6825091B2 (en) | 2000-01-26 | 2004-11-30 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of manufacturing same |
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| Publication number | Publication date |
|---|---|
| JP2720815B2 (ja) | 1998-03-04 |
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