JP3464956B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、例えば、周辺回路領域に抵抗素子を有する半導体記
憶装置、ならびにその製造方法に関する。より具体的に
は、付設されている周辺回路領域に抵抗素子を有し、セ
ルキャパシタとして、ＭＩＭまたはＭＩＳ構造を採用す
るダイナミック・ランダム・アクセス・メモリー（ＤＲ
ＡＭ）とその製造方法に関する。
し、例えば、周辺回路領域に抵抗素子を有する半導体記
憶装置、ならびにその製造方法に関する。より具体的に
は、付設されている周辺回路領域に抵抗素子を有し、セ
ルキャパシタとして、ＭＩＭまたはＭＩＳ構造を採用す
るダイナミック・ランダム・アクセス・メモリー（ＤＲ
ＡＭ）とその製造方法に関する。
【０００２】
【従来の技術】半導体装置、例えば、半導体記憶装置の
ある種では、主要構成要素であるメモリー回路部、例え
ば、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリー）のメモリーセル部に加えて、付随する周辺回路
部から構成されている。この付随する周辺回路の例とし
ては、ＤＲＡＭに内蔵するセルフ・リフレッシュ回路な
どがある。このセルフ・リフレッシュ回路では、それに
用いるタイマーには抵抗素子が当然含まれる。更には、
メモリー回路に加えて、付随する回路として、ロジック
回路などをも含む混載型半導体記憶装置、ハイブリット
型半導体記憶装置の開発・利用が進められている。この
ような状況の下、主要構成要素であるメモリー回路部と
同一基板上に形成される、種々の周辺回路部を構成する
素子も、同一プロセス内で作製することが必要となって
いる。例えば、これら周辺回路部を構成する素子の一つ
に抵抗素子があり、比較的に抵抗率の高い導電性材料を
利用して、所望の抵抗値に形成されている。
ある種では、主要構成要素であるメモリー回路部、例え
ば、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリー）のメモリーセル部に加えて、付随する周辺回路
部から構成されている。この付随する周辺回路の例とし
ては、ＤＲＡＭに内蔵するセルフ・リフレッシュ回路な
どがある。このセルフ・リフレッシュ回路では、それに
用いるタイマーには抵抗素子が当然含まれる。更には、
メモリー回路に加えて、付随する回路として、ロジック
回路などをも含む混載型半導体記憶装置、ハイブリット
型半導体記憶装置の開発・利用が進められている。この
ような状況の下、主要構成要素であるメモリー回路部と
同一基板上に形成される、種々の周辺回路部を構成する
素子も、同一プロセス内で作製することが必要となって
いる。例えば、これら周辺回路部を構成する素子の一つ
に抵抗素子があり、比較的に抵抗率の高い導電性材料を
利用して、所望の抵抗値に形成されている。
【０００３】一方、前記メモリーセル部の集積度の増加
が図られ、それに伴い、単位セルの面積は大幅に減少し
ている。この単位セルの面積の減少を達成するため、セ
ルキャパシタとして、従来利用されていたシリコン酸化
膜やシリコン窒化膜、例えば、酸化膜／窒化膜／酸化膜
積層構造に換えて、より大きな誘電率を有する誘電体材
料が利用されるようになっている。例えば、Ｔａ2Ｏ5膜
やペロブスカイト構造をとる各種の酸化物を容量絶縁膜
に採用して、ＭＩＭまたはＭＩＳ構造のキャパシタが用
いられる。容量絶縁膜に利用される、前記ペロブスカイ
ト構造をとる酸化物高誘電体材料としては、例えば、Ｂ
ＳＴ（（ＢａXＳｒ1-X）ＴｉＯ3）系の材料がある。
が図られ、それに伴い、単位セルの面積は大幅に減少し
ている。この単位セルの面積の減少を達成するため、セ
ルキャパシタとして、従来利用されていたシリコン酸化
膜やシリコン窒化膜、例えば、酸化膜／窒化膜／酸化膜
積層構造に換えて、より大きな誘電率を有する誘電体材
料が利用されるようになっている。例えば、Ｔａ2Ｏ5膜
やペロブスカイト構造をとる各種の酸化物を容量絶縁膜
に採用して、ＭＩＭまたはＭＩＳ構造のキャパシタが用
いられる。容量絶縁膜に利用される、前記ペロブスカイ
ト構造をとる酸化物高誘電体材料としては、例えば、Ｂ
ＳＴ（（ＢａXＳｒ1-X）ＴｉＯ3）系の材料がある。
【０００４】ＭＩＭまたはＭＩＳ構造のキャパシタの構
成において、シリコン酸化膜やシリコン窒化膜を容量絶
縁膜に用いる場合、上部電極層（Ｍ層）にポリシリコン
層が通常利用されている。この上部電極層に利用される
ポリシリコン層は、必ずしも低抵抗層とする必要はな
く、例えば、抵抗率が１０-3Ωｃｍ程度のものも用いら
れている。また、その機能的な要請から、前記上部電極
層用のポリシリコン層は、層間絶縁膜上に気相成長法で
均一に堆積されるので、例えば、周辺回路部に作製する
抵抗素子の抵抗層にも利用されていた。すなわち、周辺
回路部の層間絶縁膜上に堆積したポリシリコン層を所望
の形状にパターニングして、所定の抵抗値を示す抵抗素
子に作製している。
成において、シリコン酸化膜やシリコン窒化膜を容量絶
縁膜に用いる場合、上部電極層（Ｍ層）にポリシリコン
層が通常利用されている。この上部電極層に利用される
ポリシリコン層は、必ずしも低抵抗層とする必要はな
く、例えば、抵抗率が１０-3Ωｃｍ程度のものも用いら
れている。また、その機能的な要請から、前記上部電極
層用のポリシリコン層は、層間絶縁膜上に気相成長法で
均一に堆積されるので、例えば、周辺回路部に作製する
抵抗素子の抵抗層にも利用されていた。すなわち、周辺
回路部の層間絶縁膜上に堆積したポリシリコン層を所望
の形状にパターニングして、所定の抵抗値を示す抵抗素
子に作製している。
【０００５】ＭＩＭまたはＭＩＳ構造のキャパシタの構
成において、ＢＳＴなどのペロブスカイト構造をとる酸
化物を容量絶縁膜に用いる場合には、ポリシリコンを電
極層に利用すると、相互拡散が生じる、あるいは界面に
低誘電体層が生成するといった不具合が生じる。この不
具合を回避するため、相互拡散を防止する障壁層、例え
ば、Ｔｉ（チタニウム）／ＴｉＮ（窒化チタニウム）の
二重層を設ける、あるいは、電極層自体に、Ｒｕ（ルテ
ニウム）、Ｉｒ（イリジウム）など、またはその酸化物
であるＲｕＯ2（酸化ルテニウム）、ＩｒＯ2（酸化イリ
ジウム）などの導電性酸化物を用いる構成が採用されて
いる。これらＲｕなどの白金族金属、ならびにその酸化
物はいずれも良好な導電性を示し、集積度が増し、キャ
パシタ面積が減少する際に好適な十分に抵抗率が小さい
電極材料である。また、拡散を防止する障壁層に利用さ
れるＴｉ／ＴｉＮの二重層なども、それ自体は、抵抗率
が十分に小さい電極材料であり、かかる障壁層を挿入し
た際にも、電極積層方向の抵抗の増加（シリーズ抵抗の
増加）を起こすことのないものである。
成において、ＢＳＴなどのペロブスカイト構造をとる酸
化物を容量絶縁膜に用いる場合には、ポリシリコンを電
極層に利用すると、相互拡散が生じる、あるいは界面に
低誘電体層が生成するといった不具合が生じる。この不
具合を回避するため、相互拡散を防止する障壁層、例え
ば、Ｔｉ（チタニウム）／ＴｉＮ（窒化チタニウム）の
二重層を設ける、あるいは、電極層自体に、Ｒｕ（ルテ
ニウム）、Ｉｒ（イリジウム）など、またはその酸化物
であるＲｕＯ2（酸化ルテニウム）、ＩｒＯ2（酸化イリ
ジウム）などの導電性酸化物を用いる構成が採用されて
いる。これらＲｕなどの白金族金属、ならびにその酸化
物はいずれも良好な導電性を示し、集積度が増し、キャ
パシタ面積が減少する際に好適な十分に抵抗率が小さい
電極材料である。また、拡散を防止する障壁層に利用さ
れるＴｉ／ＴｉＮの二重層なども、それ自体は、抵抗率
が十分に小さい電極材料であり、かかる障壁層を挿入し
た際にも、電極積層方向の抵抗の増加（シリーズ抵抗の
増加）を起こすことのないものである。
【０００６】一方、前記ＲｕやＲｕＯ2など、あるいは
Ｔｉ／ＴｉＮの二重層などの障壁層を用いると、その十
分に抵抗率が小さい性質に因り、電極層全体の面内方向
（横方向）の面抵抗は、従来のポリシリコンと比較して
格段に小さくなる。そのため、従来のセルキャパシタ上
部電極にポリシリコン層を用いる半導体装置では、周辺
回路部に形成する抵抗素子においても、同じポリシリコ
ン層を抵抗層に利用していたが、セルキャパシタ上部電
極にＲｕやＲｕＯ2など採用すると、最早、上部電極に
用いる導電性材料層を抵抗素子の抵抗層に利用する素子
構造とすることはできなくなる。つまり、仮に、図２に
示すように、前記ＲｕやＲｕＯ2などを抵抗層に利用す
る際には、抵抗層の線幅を格段に狭いものとする、ある
いは、抵抗パターンの全経路長を格段に長くすることに
より、抵抗素子抵抗値の増大を図る手段を採らざるを得
ないが、パターニング精度や素子サイズなどの実用上の
制約から、実現は困難となる。
Ｔｉ／ＴｉＮの二重層などの障壁層を用いると、その十
分に抵抗率が小さい性質に因り、電極層全体の面内方向
（横方向）の面抵抗は、従来のポリシリコンと比較して
格段に小さくなる。そのため、従来のセルキャパシタ上
部電極にポリシリコン層を用いる半導体装置では、周辺
回路部に形成する抵抗素子においても、同じポリシリコ
ン層を抵抗層に利用していたが、セルキャパシタ上部電
極にＲｕやＲｕＯ2など採用すると、最早、上部電極に
用いる導電性材料層を抵抗素子の抵抗層に利用する素子
構造とすることはできなくなる。つまり、仮に、図２に
示すように、前記ＲｕやＲｕＯ2などを抵抗層に利用す
る際には、抵抗層の線幅を格段に狭いものとする、ある
いは、抵抗パターンの全経路長を格段に長くすることに
より、抵抗素子抵抗値の増大を図る手段を採らざるを得
ないが、パターニング精度や素子サイズなどの実用上の
制約から、実現は困難となる。
【０００７】
【発明が解決しようとする課題】上記の理由から、セル
キャパシタ上部電極にＲｕやＲｕＯ2など採用する際に
は、抵抗素子を作製する目的のためだけに、所望の導電
率（抵抗率）を有するポリシリコン層を別途形成し、こ
れをパターニングして所定の抵抗値を得ている。半導体
装置全体の素子配置は、従来セルキャパシタ上部電極に
ポリシリコン層を用いていた時と、実質的に同じものと
する要望が高い。それに伴い、セルキャパシタ上部電極
のＲｕやＲｕＯ2などのパターニング工程の後、抵抗素
子を作製する工程を設けると、工程が長くなるのみでな
く、例えば、パターニングされた上部電極などに整合さ
せて、さらに抵抗素子用ポリシリコン層のパターニング
を高い精度で行う必要が生じる。前述する余剰なパター
ニング工程、特に、フォトリソグラフ工程の増加は、高
集積化に際しては、可能な限り抑えたいものであり、フ
ォトリソグラフ工程の増加を回避しつつ、所望の導電率
（抵抗率）を有するポリシリコン層を利用する抵抗素子
の作製を可能とする半導体装置構造の新たな提案が望ま
れる。
キャパシタ上部電極にＲｕやＲｕＯ2など採用する際に
は、抵抗素子を作製する目的のためだけに、所望の導電
率（抵抗率）を有するポリシリコン層を別途形成し、こ
れをパターニングして所定の抵抗値を得ている。半導体
装置全体の素子配置は、従来セルキャパシタ上部電極に
ポリシリコン層を用いていた時と、実質的に同じものと
する要望が高い。それに伴い、セルキャパシタ上部電極
のＲｕやＲｕＯ2などのパターニング工程の後、抵抗素
子を作製する工程を設けると、工程が長くなるのみでな
く、例えば、パターニングされた上部電極などに整合さ
せて、さらに抵抗素子用ポリシリコン層のパターニング
を高い精度で行う必要が生じる。前述する余剰なパター
ニング工程、特に、フォトリソグラフ工程の増加は、高
集積化に際しては、可能な限り抑えたいものであり、フ
ォトリソグラフ工程の増加を回避しつつ、所望の導電率
（抵抗率）を有するポリシリコン層を利用する抵抗素子
の作製を可能とする半導体装置構造の新たな提案が望ま
れる。
【０００８】本発明は、前記の課題を解決するもので、
本発明の目的は、半導体装置、例えば、半導体記憶装置
において、利用されるプレート電極に新規な構造を採用
する半導体装置構造を提供することにある。例えば、Ｒ
ｕなどの低抵抗率の導電性材料を上部電極に採用するＭ
ＩＭまたはＭＩＳ構造のセルキャパシタと、ポリシリコ
ンなどの高抵抗の導電性材料を利用する抵抗素子を用い
る半導体記憶装置において、前記抵抗素子を作製する
際、従来のセルキャパシタ上部電極と抵抗素子を同じ導
電性材料を用いる際と、実質的にフォトリソグラフ工程
の増加を引き起こさない新規な半導体記憶装置の構成を
提供することにある。より具体的には、前記セルキャパ
シタ上部電極ならびに抵抗素子の抵抗層、それらに付随
する部分の構成を変更した新規な半導体記憶装置構成を
提供することにある。加えて、本発明は、前記新規な半
導体記憶装置構成を形成する方法、すなわち、新規な製
造方法の提供もその目的とする。
本発明の目的は、半導体装置、例えば、半導体記憶装置
において、利用されるプレート電極に新規な構造を採用
する半導体装置構造を提供することにある。例えば、Ｒ
ｕなどの低抵抗率の導電性材料を上部電極に採用するＭ
ＩＭまたはＭＩＳ構造のセルキャパシタと、ポリシリコ
ンなどの高抵抗の導電性材料を利用する抵抗素子を用い
る半導体記憶装置において、前記抵抗素子を作製する
際、従来のセルキャパシタ上部電極と抵抗素子を同じ導
電性材料を用いる際と、実質的にフォトリソグラフ工程
の増加を引き起こさない新規な半導体記憶装置の構成を
提供することにある。より具体的には、前記セルキャパ
シタ上部電極ならびに抵抗素子の抵抗層、それらに付随
する部分の構成を変更した新規な半導体記憶装置構成を
提供することにある。加えて、本発明は、前記新規な半
導体記憶装置構成を形成する方法、すなわち、新規な製
造方法の提供もその目的とする。
【０００９】
【課題を解決するための手段】本発明者は、上記課題を
解決すべく、セルキャパシタ上部電極ならびに抵抗素子
の抵抗層、それらに付随する部分の構成、部分構造の再
設計、その際応用されるプロセス技術の選定を進めたと
ころ、例えば、セルキャパシタ上部電極に利用するＲｕ
（ルテニウム）、Ｔｉ（チタニウム）、ＴｉＮ（窒化チ
タニウム）、Ｔａ（タンタル）、ＴａＮ（窒化タンタ
ル）、Ｗ（タングステン）、ＷＮ（窒化タングステ
ン）、Ｐｔ（白金）、Ｉｒ（イリジウム）、ＳＲＯ（St
rontium-Ruthenium-Oxide）などのメタルあるいは導電
性酸化物、窒化物など層上に、ＳｉＯ2などの絶縁膜層
を介して、ポリシリコン層を積層した三層構造に対し
て、フォトレジストのエッチングマスクを用いて、順
次、上層からドライエッチングでパターニングする際、
最上層のポリシリコン層、中間層の絶縁膜層に対して、
不要なサイドエッチングを引き起こすことなく、パター
ニングを行うことが可能であることを見出した。従っ
て、前記の三層構造をパターニングして得られるポリシ
リコン層を抵抗層として、従来のポリシリコン層を抵抗
層とする抵抗素子と全く同じく、所望の素子面積で、所
定の抵抗値を有する抵抗素子の形成が可能であることを
確認した。加えて、前記三層構造の上に層間絶縁膜を形
成し、この層間絶縁膜上に設ける、例えばアルミニウム
電極・配線と、層間絶縁膜下のセルキャパシタ上部電極
Ｒｕなどとの間の導通を図るコンタクト孔を形成する
際、層間絶縁膜、ポリシリコン層、絶縁膜層をそれぞれ
選択的に、また、異方性高くドライエッチングする条件
があることも確認した。これらの知見に基づき、本発明
を完成するに至った。
解決すべく、セルキャパシタ上部電極ならびに抵抗素子
の抵抗層、それらに付随する部分の構成、部分構造の再
設計、その際応用されるプロセス技術の選定を進めたと
ころ、例えば、セルキャパシタ上部電極に利用するＲｕ
（ルテニウム）、Ｔｉ（チタニウム）、ＴｉＮ（窒化チ
タニウム）、Ｔａ（タンタル）、ＴａＮ（窒化タンタ
ル）、Ｗ（タングステン）、ＷＮ（窒化タングステ
ン）、Ｐｔ（白金）、Ｉｒ（イリジウム）、ＳＲＯ（St
rontium-Ruthenium-Oxide）などのメタルあるいは導電
性酸化物、窒化物など層上に、ＳｉＯ2などの絶縁膜層
を介して、ポリシリコン層を積層した三層構造に対し
て、フォトレジストのエッチングマスクを用いて、順
次、上層からドライエッチングでパターニングする際、
最上層のポリシリコン層、中間層の絶縁膜層に対して、
不要なサイドエッチングを引き起こすことなく、パター
ニングを行うことが可能であることを見出した。従っ
て、前記の三層構造をパターニングして得られるポリシ
リコン層を抵抗層として、従来のポリシリコン層を抵抗
層とする抵抗素子と全く同じく、所望の素子面積で、所
定の抵抗値を有する抵抗素子の形成が可能であることを
確認した。加えて、前記三層構造の上に層間絶縁膜を形
成し、この層間絶縁膜上に設ける、例えばアルミニウム
電極・配線と、層間絶縁膜下のセルキャパシタ上部電極
Ｒｕなどとの間の導通を図るコンタクト孔を形成する
際、層間絶縁膜、ポリシリコン層、絶縁膜層をそれぞれ
選択的に、また、異方性高くドライエッチングする条件
があることも確認した。これらの知見に基づき、本発明
を完成するに至った。
【００１０】すなわち、本発明の半導体装置は、プレー
ト電極を構成要素に含む半導体装置であって、前記プレ
ート電極は、低抵抗導電性材料層上に、所定膜厚の絶縁
膜層を介して、高抵抗の導電性材料層が積層された三層
構造に形成され、前記三層構造が同一形状にパターニン
グされていることを特徴とする半導体装置である。例え
ば、高抵抗の導電性材料層は、層抵抗が５０ないし１０
14Ω／□であり、低抵抗導電性材料層は、層抵抗が１な
いし４０Ω／□である構成とする。特に、前記高抵抗の
導電性材料層は、シリコンを用いた導電性材料層とし、
前記低抵抗導電性材料層は、Ｔｉ、ＴｉＮ、Ｔａ、Ｔａ
Ｎ、Ｗ、ＷＮ、Ｒｕ、Ｐｔ、ＩｒおよびＳＲＯからなる
群から選択する低抵抗導電性材料を含む層とする構成が
好ましい。
ト電極を構成要素に含む半導体装置であって、前記プレ
ート電極は、低抵抗導電性材料層上に、所定膜厚の絶縁
膜層を介して、高抵抗の導電性材料層が積層された三層
構造に形成され、前記三層構造が同一形状にパターニン
グされていることを特徴とする半導体装置である。例え
ば、高抵抗の導電性材料層は、層抵抗が５０ないし１０
14Ω／□であり、低抵抗導電性材料層は、層抵抗が１な
いし４０Ω／□である構成とする。特に、前記高抵抗の
導電性材料層は、シリコンを用いた導電性材料層とし、
前記低抵抗導電性材料層は、Ｔｉ、ＴｉＮ、Ｔａ、Ｔａ
Ｎ、Ｗ、ＷＮ、Ｒｕ、Ｐｔ、ＩｒおよびＳＲＯからなる
群から選択する低抵抗導電性材料を含む層とする構成が
好ましい。
【００１１】また、本発明の半導体装置においては、前
記三層構造の電極中、低抵抗導電性材料層を誘電体膜と
接する上部電極とするキャパシタとする構成とすること
ができる。例えば、前記構成のキャパシタをセルキャパ
シタに用いる半導体記憶装置、例えば、ＤＲＡＭとする
ことができる。
記三層構造の電極中、低抵抗導電性材料層を誘電体膜と
接する上部電極とするキャパシタとする構成とすること
ができる。例えば、前記構成のキャパシタをセルキャパ
シタに用いる半導体記憶装置、例えば、ＤＲＡＭとする
ことができる。
【００１２】例えば、前記の本発明を半導体記憶装置に
適用すると、その半導体記憶装置は、周辺回路部に抵抗
素子を有する半導体記憶装置であって、前記半導体記憶
装置のメモリセルに用いるセルキャパシタは、その誘電
体膜層と接する上部電極に低抵抗の金属、金属窒化物ま
たは金属酸化物から選択する低抵抗導電性材料を用いる
ＭＩＭまたはＭＩＳ構造であり、前記抵抗素子は、高抵
抗の導電性材料層を抵抗層とし、前記低抵抗導電性材料
層上に、所定膜厚の絶縁膜層を介して、前記高抵抗の導
電性材料層を積層した三層構造が形成され、前記抵抗素
子は、前記三層構造を所定形状にパターニングして形成
され、その最上層の高抵抗の導電性材料層のみを抵抗層
とし、前記セルキャパシタは、前記三層構造を所定形状
にパターニングして形成され、その最下層の低抵抗導電
性材料層を上部電極として、前記抵抗素子ならびにセル
キャパシタが形成されていることを特徴とする半導体記
憶装置とすることができる。
適用すると、その半導体記憶装置は、周辺回路部に抵抗
素子を有する半導体記憶装置であって、前記半導体記憶
装置のメモリセルに用いるセルキャパシタは、その誘電
体膜層と接する上部電極に低抵抗の金属、金属窒化物ま
たは金属酸化物から選択する低抵抗導電性材料を用いる
ＭＩＭまたはＭＩＳ構造であり、前記抵抗素子は、高抵
抗の導電性材料層を抵抗層とし、前記低抵抗導電性材料
層上に、所定膜厚の絶縁膜層を介して、前記高抵抗の導
電性材料層を積層した三層構造が形成され、前記抵抗素
子は、前記三層構造を所定形状にパターニングして形成
され、その最上層の高抵抗の導電性材料層のみを抵抗層
とし、前記セルキャパシタは、前記三層構造を所定形状
にパターニングして形成され、その最下層の低抵抗導電
性材料層を上部電極として、前記抵抗素子ならびにセル
キャパシタが形成されていることを特徴とする半導体記
憶装置とすることができる。
【００１３】前記誘電体膜層にペロブスカイト構造をと
る酸化物を用い、前記セルキャパシタの上部電極に用い
る低抵抗導電性材料を、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、
Ｗ、ＷＮ、Ｒｕ、Ｐｔ、ＩｒおよびＳＲＯからなる群か
ら選択すると好ましい。なお、前記三層構造の中間層と
なる絶縁膜層の材料を、層間絶縁膜に用いる材料と同じ
に選択すると好ましく、例えば、酸化シリコンを選択す
るよより好適である。加えて、前記高抵抗の導電性材料
層には、ポリシリコンを用いるとよい。一般に、前記セ
ルキャパシタならびに抵抗素子を被覆して、さらに層間
絶縁膜を形成する構成とされる。
る酸化物を用い、前記セルキャパシタの上部電極に用い
る低抵抗導電性材料を、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、
Ｗ、ＷＮ、Ｒｕ、Ｐｔ、ＩｒおよびＳＲＯからなる群か
ら選択すると好ましい。なお、前記三層構造の中間層と
なる絶縁膜層の材料を、層間絶縁膜に用いる材料と同じ
に選択すると好ましく、例えば、酸化シリコンを選択す
るよより好適である。加えて、前記高抵抗の導電性材料
層には、ポリシリコンを用いるとよい。一般に、前記セ
ルキャパシタならびに抵抗素子を被覆して、さらに層間
絶縁膜を形成する構成とされる。
【００１４】また、本発明の半導体記憶装置の製造方法
は、周辺回路部に抵抗素子を有する半導体記憶装置を製
造するに際し、前記半導体記憶装置のメモリセルに用い
るセルキャパシタを、その誘電体膜層と接する上部電極
に低抵抗の金属、金属窒化物または金属酸化物から選択
する低抵抗導電性材料を用いるＭＩＭまたはＭＩＳ構造
とし、前記低抵抗導電性材料の層を基板上に積層する工
程と、前記低抵抗導電性材料層上を被覆する、所定膜厚
の絶縁膜層を積層する工程と、前記絶縁膜層上を被覆す
る、高抵抗の導電性材料層を積層する工程と、フォトリ
ソグラフ法により、前記三層構造の層上に、前記抵抗素
子の所定形状ならびに前記上部電極の所定形状を含むエ
ッチングマスクを形成する工程と、前記エッチングマス
クを用いて、前記三層構造をドライエッチングによりパ
ターニングする工程と、その後、前記エッチングマスク
を除去する工程とを有することを特徴とする製造方法で
ある。
は、周辺回路部に抵抗素子を有する半導体記憶装置を製
造するに際し、前記半導体記憶装置のメモリセルに用い
るセルキャパシタを、その誘電体膜層と接する上部電極
に低抵抗の金属、金属窒化物または金属酸化物から選択
する低抵抗導電性材料を用いるＭＩＭまたはＭＩＳ構造
とし、前記低抵抗導電性材料の層を基板上に積層する工
程と、前記低抵抗導電性材料層上を被覆する、所定膜厚
の絶縁膜層を積層する工程と、前記絶縁膜層上を被覆す
る、高抵抗の導電性材料層を積層する工程と、フォトリ
ソグラフ法により、前記三層構造の層上に、前記抵抗素
子の所定形状ならびに前記上部電極の所定形状を含むエ
ッチングマスクを形成する工程と、前記エッチングマス
クを用いて、前記三層構造をドライエッチングによりパ
ターニングする工程と、その後、前記エッチングマスク
を除去する工程とを有することを特徴とする製造方法で
ある。
【００１５】一般に、前記エッチングマスクを除去する
工程の後、パターニングにより形成された抵抗素子の高
抵抗の導電性材料層、前記セルキャパシタの上部電極上
に、同じ形状を採って被覆する高抵抗の導電性ポリシリ
コン層上とを被覆する層間絶縁膜を形成する工程を実施
するとよい。
工程の後、パターニングにより形成された抵抗素子の高
抵抗の導電性材料層、前記セルキャパシタの上部電極上
に、同じ形状を採って被覆する高抵抗の導電性ポリシリ
コン層上とを被覆する層間絶縁膜を形成する工程を実施
するとよい。
【００１６】
【発明の実施の形態】本発明は、例えば、セルキャパシ
タの容量絶縁膜として、従来より用いられているＳｉ3
Ｎ4などに換えて、より高い誘電率を有するＢＳＴ
（（ＢａXＳｒ1-X）ＴｉＯ3）などを採用し、それに伴
い、上部電極にＲｕやＴｉＮなどを用いる際、前記Ｒｕ
やＴｉＮなどの低抵抗の導電性材料とは別に、ドープト
ポリシリコン層などの高抵抗の導電性材料層を設け、こ
の高抵抗の導電性材料層を利用して、周辺回路部の抵抗
素子を作製するものである。その際、前記低抵抗の導電
性材料層の上に、絶縁膜層を介して、高抵抗の導電性材
料層を積層する三層構造とし、この三層構造を単一のフ
ォトリソグラフ工程で作製するエッチングマスクを利用
して、パターニングすることで、従来、上部電極にもド
ープトポリシリコン層などの高抵抗の導電性材料層を利
用する構成と比較して、フォトリソグラフ工程の実質的
な増加を伴うことなく、所望とする抵抗素子の作製を可
能としたものである。例えば、高抵抗の導電性材料層
は、層抵抗が５０ないし１０14Ω／□の範囲から選択す
るが、ドープトポリシリコン層のドーピング濃度を変え
て所望の層抵抗とすることができる。一方、低抵抗導電
性材料層は、例えば、層抵抗が１ないし４０Ω／□の範
囲で選択するが、前記層抵抗となる材料を用いるとよ
い。
タの容量絶縁膜として、従来より用いられているＳｉ3
Ｎ4などに換えて、より高い誘電率を有するＢＳＴ
（（ＢａXＳｒ1-X）ＴｉＯ3）などを採用し、それに伴
い、上部電極にＲｕやＴｉＮなどを用いる際、前記Ｒｕ
やＴｉＮなどの低抵抗の導電性材料とは別に、ドープト
ポリシリコン層などの高抵抗の導電性材料層を設け、こ
の高抵抗の導電性材料層を利用して、周辺回路部の抵抗
素子を作製するものである。その際、前記低抵抗の導電
性材料層の上に、絶縁膜層を介して、高抵抗の導電性材
料層を積層する三層構造とし、この三層構造を単一のフ
ォトリソグラフ工程で作製するエッチングマスクを利用
して、パターニングすることで、従来、上部電極にもド
ープトポリシリコン層などの高抵抗の導電性材料層を利
用する構成と比較して、フォトリソグラフ工程の実質的
な増加を伴うことなく、所望とする抵抗素子の作製を可
能としたものである。例えば、高抵抗の導電性材料層
は、層抵抗が５０ないし１０14Ω／□の範囲から選択す
るが、ドープトポリシリコン層のドーピング濃度を変え
て所望の層抵抗とすることができる。一方、低抵抗導電
性材料層は、例えば、層抵抗が１ないし４０Ω／□の範
囲で選択するが、前記層抵抗となる材料を用いるとよ
い。
【００１７】本発明の半導体装置について、例えば、半
導体記憶装置の構成とした例をとり、より具体的に説明
する。図１、図３（ａ）並びに図３（ｅ）に本発明の半
導体記憶装置における構成の特徴を模式的に示す。
導体記憶装置の構成とした例をとり、より具体的に説明
する。図１、図３（ａ）並びに図３（ｅ）に本発明の半
導体記憶装置における構成の特徴を模式的に示す。
【００１８】本発明の半導体記憶装置においては、主要
な構成部であるメモリセル部に加え、周辺回路部を同一
基板上に形成されている。従来のこの種の半導体記憶装
置と同様に、前記メモリセル部のＭＯＳ−ＦＥＴを覆
い、第二の層間絶縁膜が形成されている。この第二の層
間絶縁膜上にセルキャパシタならびに抵抗素子が形成さ
れている。この図１、図３（ａ）並びに図３（ｅ）に示
す例では、本発明の特徴である、低抵抗導電性材料層上
に、所定膜厚の絶縁膜層を介して、高抵抗の導電性材料
層が積層された三層構造に形成されるプレート電極は、
前記セルキャパシタならびに抵抗素子の作製に利用され
る。具体的には、セルキャパシタにおいて、低抵抗導電
性材料層を上部電極に用いている。加えて、抵抗素子に
おいては、高抵抗の導電性材料層を抵抗層として利用し
ている。この三層構造は、セルキャパシタにおいては、
その上部電極となるＲｕと同じ形状にパターニングされ
る。一方、抵抗素子においても、抵抗層のポリシリコン
層の形状と同じ形状にパターニングする。前記低抵抗導
電性材料層を全面に形成し、所定膜厚の絶縁膜層、高抵
抗の導電性材料層を積層して三層構造とする。その後、
所望の形状にパターニングするため、フォトレジシトの
エッチングマスクを形成し、高抵抗の導電性材料層、絶
縁膜層、低抵抗導電性材料層を順次ドライエッチングな
どでエッチング除去し、その後、フォトレジシトのエッ
チングマスクを除去する。
な構成部であるメモリセル部に加え、周辺回路部を同一
基板上に形成されている。従来のこの種の半導体記憶装
置と同様に、前記メモリセル部のＭＯＳ−ＦＥＴを覆
い、第二の層間絶縁膜が形成されている。この第二の層
間絶縁膜上にセルキャパシタならびに抵抗素子が形成さ
れている。この図１、図３（ａ）並びに図３（ｅ）に示
す例では、本発明の特徴である、低抵抗導電性材料層上
に、所定膜厚の絶縁膜層を介して、高抵抗の導電性材料
層が積層された三層構造に形成されるプレート電極は、
前記セルキャパシタならびに抵抗素子の作製に利用され
る。具体的には、セルキャパシタにおいて、低抵抗導電
性材料層を上部電極に用いている。加えて、抵抗素子に
おいては、高抵抗の導電性材料層を抵抗層として利用し
ている。この三層構造は、セルキャパシタにおいては、
その上部電極となるＲｕと同じ形状にパターニングされ
る。一方、抵抗素子においても、抵抗層のポリシリコン
層の形状と同じ形状にパターニングする。前記低抵抗導
電性材料層を全面に形成し、所定膜厚の絶縁膜層、高抵
抗の導電性材料層を積層して三層構造とする。その後、
所望の形状にパターニングするため、フォトレジシトの
エッチングマスクを形成し、高抵抗の導電性材料層、絶
縁膜層、低抵抗導電性材料層を順次ドライエッチングな
どでエッチング除去し、その後、フォトレジシトのエッ
チングマスクを除去する。
【００１９】図１の例においては、この三層構造の電極
を被覆して、層間絶縁膜となるＳｉＯ2層が形成され、
一方、抵抗素子は、ＭＯＳ−ＦＥＴを被覆する第二の層
間絶縁膜上に形成されている。前記層間絶縁膜は、表面
を平坦化する処理が施されている。なお、セルキャパシ
タに近接して、ダミースタックを設け、図３（ａ）〜
（ｅ）に示すコンタクト形成を容易にしている。
を被覆して、層間絶縁膜となるＳｉＯ2層が形成され、
一方、抵抗素子は、ＭＯＳ−ＦＥＴを被覆する第二の層
間絶縁膜上に形成されている。前記層間絶縁膜は、表面
を平坦化する処理が施されている。なお、セルキャパシ
タに近接して、ダミースタックを設け、図３（ａ）〜
（ｅ）に示すコンタクト形成を容易にしている。
【００２０】先ず、図３（ｂ）に示すように、高抵抗の
導電性材料に対するエッチング速度が十分に小さい、層
間絶縁膜材料のドライエッチング法、例えば、ポリシリ
コンのエッチング速度が十分に小さくＳｉＯ2を選択的
にエッチングする、エッチングガスとしてＣ4Ｆ8＋Ｏ2
＋Ａｒを用いるドライエッチングを用いて、ダミースタ
ック上の高抵抗の導電性材料層をストッパとして、所定
時間エッチングする。
導電性材料に対するエッチング速度が十分に小さい、層
間絶縁膜材料のドライエッチング法、例えば、ポリシリ
コンのエッチング速度が十分に小さくＳｉＯ2を選択的
にエッチングする、エッチングガスとしてＣ4Ｆ8＋Ｏ2
＋Ａｒを用いるドライエッチングを用いて、ダミースタ
ック上の高抵抗の導電性材料層をストッパとして、所定
時間エッチングする。
【００２１】次いで、図３（ｃ）に示すように、層間絶
縁膜材料に対するエッチング速度が十分に小さく、高抵
抗の導電性材料に選択的なドライエッチング法、例え
ば、ＳｉＯ2のエッチング速度が十分に小さく、ポリシ
リコンを選択的にエッチングする、ＨＢｒ＋Ｏ2＋Ｎ2を
用いてドライエッチングにより、ダミースタック上の絶
縁膜層をストッパとして、所定時間エッチングする。こ
のとき、層間絶縁膜と絶縁膜層とを同種の材料、あるい
は、同様のエッチング選択性を示す材料とすると、抵抗
素子上に設けるコンタクト孔においても、エッチング
は、高抵抗の導電性材料層に達しないものとできる。
縁膜材料に対するエッチング速度が十分に小さく、高抵
抗の導電性材料に選択的なドライエッチング法、例え
ば、ＳｉＯ2のエッチング速度が十分に小さく、ポリシ
リコンを選択的にエッチングする、ＨＢｒ＋Ｏ2＋Ｎ2を
用いてドライエッチングにより、ダミースタック上の絶
縁膜層をストッパとして、所定時間エッチングする。こ
のとき、層間絶縁膜と絶縁膜層とを同種の材料、あるい
は、同様のエッチング選択性を示す材料とすると、抵抗
素子上に設けるコンタクト孔においても、エッチング
は、高抵抗の導電性材料層に達しないものとできる。
【００２２】さらに、図３（ｄ）に示すように、高抵抗
の導電性材料および低抵抗導電性材料に対するエッチン
グ速度が十分に小さく、層間絶縁膜ならびに絶縁膜層材
料に選択的なドライエッチング法、例えば、ポリシリコ
ンならびにＲｕのエッチング速度が十分に小さく、Ｓｉ
Ｏ2を選択的にエッチングする、Ｃ4Ｆ8＋Ｏ2＋Ａｒを用
いるドライエッチングを用いて、ダミースタック上の低
抵抗導電性材料層、ならびに抵抗素子上の高抵抗の導電
性材料層をストッパとして、所定時間エッチングする。
この結果、ダミースタック上の低抵抗導電性材料層、抵
抗素子上の高抵抗の導電性材料層にそれぞれ達するコン
タクト孔が形成される。
の導電性材料および低抵抗導電性材料に対するエッチン
グ速度が十分に小さく、層間絶縁膜ならびに絶縁膜層材
料に選択的なドライエッチング法、例えば、ポリシリコ
ンならびにＲｕのエッチング速度が十分に小さく、Ｓｉ
Ｏ2を選択的にエッチングする、Ｃ4Ｆ8＋Ｏ2＋Ａｒを用
いるドライエッチングを用いて、ダミースタック上の低
抵抗導電性材料層、ならびに抵抗素子上の高抵抗の導電
性材料層をストッパとして、所定時間エッチングする。
この結果、ダミースタック上の低抵抗導電性材料層、抵
抗素子上の高抵抗の導電性材料層にそれぞれ達するコン
タクト孔が形成される。
【００２３】以後、通常の方法に従って、コンタクトに
Ｗなどのメタルを充填して、さらに、層間絶縁膜上にア
ルミニウム配線を形成して、図３（ｅ）に示す構成とす
ることができる。
Ｗなどのメタルを充填して、さらに、層間絶縁膜上にア
ルミニウム配線を形成して、図３（ｅ）に示す構成とす
ることができる。
【００２４】以上説明するように、低抵抗導電性材料層
に用いる材料は、例えば、ＭＩＭまたはＭＩＳ構造のキ
ャパシタを構成する容量絶縁膜の材料に応じて、適宜選
択され、その膜厚も、併せて、ＭＩＭまたはＭＩＳ構造
のキャパシタ自体の構造に応じて選択する。例えば、前
記容量絶縁膜に、Ｔａ2Ｏ5やＢＳＴを利用する際には、
キャパシタ上部電極として、Ｔｉ、ＴｉＮ、Ｔａ、Ｔａ
Ｎ、Ｗ、ＷＮ、Ｒｕ、Ｐｔ、ＩｒおよびＳＲＯからなる
群から選択する低抵抗導電性材料を用いると好ましい。
一方、高抵抗の導電性材料層は、抵抗素子の抵抗層に利
用するため、シリコン、例えば、ドープトポリシリコン
を用いて、所望の導電率（抵抗率）を有する膜に作製す
ると好ましい。その間に用いる絶縁膜層は、両者の絶縁
性を保持できるものであれば、如何なる膜厚であっても
よい。また、その種類も問わないが、図１に示す構成の
如く、堆積する面に段差が存在する際にも、膜厚の不均
一が生じないものが好ましく、例えば、層間絶縁膜と同
様にＳｉＯ2などを用いるとよい。
に用いる材料は、例えば、ＭＩＭまたはＭＩＳ構造のキ
ャパシタを構成する容量絶縁膜の材料に応じて、適宜選
択され、その膜厚も、併せて、ＭＩＭまたはＭＩＳ構造
のキャパシタ自体の構造に応じて選択する。例えば、前
記容量絶縁膜に、Ｔａ2Ｏ5やＢＳＴを利用する際には、
キャパシタ上部電極として、Ｔｉ、ＴｉＮ、Ｔａ、Ｔａ
Ｎ、Ｗ、ＷＮ、Ｒｕ、Ｐｔ、ＩｒおよびＳＲＯからなる
群から選択する低抵抗導電性材料を用いると好ましい。
一方、高抵抗の導電性材料層は、抵抗素子の抵抗層に利
用するため、シリコン、例えば、ドープトポリシリコン
を用いて、所望の導電率（抵抗率）を有する膜に作製す
ると好ましい。その間に用いる絶縁膜層は、両者の絶縁
性を保持できるものであれば、如何なる膜厚であっても
よい。また、その種類も問わないが、図１に示す構成の
如く、堆積する面に段差が存在する際にも、膜厚の不均
一が生じないものが好ましく、例えば、層間絶縁膜と同
様にＳｉＯ2などを用いるとよい。
【００２５】
【実施例】以下に具体例を挙げて、本発明の半導体装
置、例えば、半導体記憶装置の構成とした際の装置構成
とその製造方法の特徴をより詳しく説明する。この具体
例は、本発明の最良な態様の一例ではあるが、本発明は
この態様に限定されるものではない。
置、例えば、半導体記憶装置の構成とした際の装置構成
とその製造方法の特徴をより詳しく説明する。この具体
例は、本発明の最良な態様の一例ではあるが、本発明は
この態様に限定されるものではない。
【００２６】（実施例１）図３は、（ｅ）に、本発明の
半導体記憶装置の一代表例の断面構造を、（ａ）〜
（ｄ）に、それを製造する工程中、層間絶縁膜上に設け
る金属配線と、抵抗素子あるいはセルキャパシタ上部電
極との間を接続する、コンタクト５を形成する部分工程
を模式的に示す図である。図３（ｅ）に示すように、本
発明の半導体記憶装置は、主要な構成部であるメモリセ
ル部に加え、周辺回路部を同一基板上に形成されてい
る。従来のこの種の半導体記憶装置と同様に、前記メモ
リセル部のＭＯＳ−ＦＥＴを覆い、第二の層間絶縁膜が
形成されている。この第二の層間絶縁膜上にセルキャパ
シタならびに抵抗素子が形成されている。
半導体記憶装置の一代表例の断面構造を、（ａ）〜
（ｄ）に、それを製造する工程中、層間絶縁膜上に設け
る金属配線と、抵抗素子あるいはセルキャパシタ上部電
極との間を接続する、コンタクト５を形成する部分工程
を模式的に示す図である。図３（ｅ）に示すように、本
発明の半導体記憶装置は、主要な構成部であるメモリセ
ル部に加え、周辺回路部を同一基板上に形成されてい
る。従来のこの種の半導体記憶装置と同様に、前記メモ
リセル部のＭＯＳ−ＦＥＴを覆い、第二の層間絶縁膜が
形成されている。この第二の層間絶縁膜上にセルキャパ
シタならびに抵抗素子が形成されている。
【００２７】セルキャパシタは、前記ＭＯＳ−ＦＥＴを
覆う、第二の層間絶縁膜上に下部電極、容量絶縁膜、上
部電極からなるＭＩＭ構造に構成されている。このセル
キャパシタに隣接して、ダミースタック１が形成されて
いる。このダミースタック１も、セルキャパシタと全く
同じ、下部電極、容量絶縁膜、上部電極からなるＭＩＭ
構造であるが、セルキャパシタと異なり、ＭＯＳ−ＦＥ
Ｔとの電気接続を図るコンタクトを持たない。従って、
ダミースタック部のＭＩＭ構造は、キャパシタとして機
能はしていない。
覆う、第二の層間絶縁膜上に下部電極、容量絶縁膜、上
部電極からなるＭＩＭ構造に構成されている。このセル
キャパシタに隣接して、ダミースタック１が形成されて
いる。このダミースタック１も、セルキャパシタと全く
同じ、下部電極、容量絶縁膜、上部電極からなるＭＩＭ
構造であるが、セルキャパシタと異なり、ＭＯＳ−ＦＥ
Ｔとの電気接続を図るコンタクトを持たない。従って、
ダミースタック部のＭＩＭ構造は、キャパシタとして機
能はしていない。
【００２８】一方、周辺回路部に設ける抵抗素子も、セ
ルキャパシタと同じく、前記第二の層間絶縁膜上に配置
されている。セルキャパシタならびにダミースタック１
のＭＩＭ構造における上部電極２、この例では、Ｒｕが
利用されているが、このＲｕは、セルキャパシタならび
にダミースタック１上のみでなく、前記第二の層間絶縁
膜の上面にも積層する。抵抗素子は、このＲｕ層２上
に、絶縁膜層として、ＳｉＯ2層３を被覆し、このＳｉ
Ｏ2層３上にドープトポリシリコン層４を形成し、三層
構造とした後、最上層のドープトポリシリコン層４を抵
抗層として作製されている。
ルキャパシタと同じく、前記第二の層間絶縁膜上に配置
されている。セルキャパシタならびにダミースタック１
のＭＩＭ構造における上部電極２、この例では、Ｒｕが
利用されているが、このＲｕは、セルキャパシタならび
にダミースタック１上のみでなく、前記第二の層間絶縁
膜の上面にも積層する。抵抗素子は、このＲｕ層２上
に、絶縁膜層として、ＳｉＯ2層３を被覆し、このＳｉ
Ｏ2層３上にドープトポリシリコン層４を形成し、三層
構造とした後、最上層のドープトポリシリコン層４を抵
抗層として作製されている。
【００２９】すなわち、前記三層構造の最上層、ドープ
トポリシリコン層４上に、フォトレジシトのエッチング
マスクを形成し、所定の形状に、ドープトポリシリコン
層４、ＳｉＯ2層３およびＲｕ層２を順次ドライエッチ
ングして、前記第二の層間絶縁膜表面上に、パターニン
グされた三層構造を残し、抵抗素子としている。同じ工
程で、セルキャパシタならびにダミースタック１上を覆
うＲｕ層を所定の形状にパターニングされている。結果
として、セルキャパシタならびにダミースタック１上を
覆う所定形状のＲｕ層２上に、同形状のＳｉＯ2層３と
ドープトポリシリコン層４が被覆した上部電極も、前記
抵抗素子を形成する工程内でパターニングされる。つま
り、セルキャパシタ上部電極と抵抗素子の抵抗層に、同
じドープトポリシリコン層を用いる従来構造と比較し
て、実質的にフォトリソグラフ工程の増加を引き起こし
ていない。
トポリシリコン層４上に、フォトレジシトのエッチング
マスクを形成し、所定の形状に、ドープトポリシリコン
層４、ＳｉＯ2層３およびＲｕ層２を順次ドライエッチ
ングして、前記第二の層間絶縁膜表面上に、パターニン
グされた三層構造を残し、抵抗素子としている。同じ工
程で、セルキャパシタならびにダミースタック１上を覆
うＲｕ層を所定の形状にパターニングされている。結果
として、セルキャパシタならびにダミースタック１上を
覆う所定形状のＲｕ層２上に、同形状のＳｉＯ2層３と
ドープトポリシリコン層４が被覆した上部電極も、前記
抵抗素子を形成する工程内でパターニングされる。つま
り、セルキャパシタ上部電極と抵抗素子の抵抗層に、同
じドープトポリシリコン層を用いる従来構造と比較し
て、実質的にフォトリソグラフ工程の増加を引き起こし
ていない。
【００３０】次いで、このセルキャパシタ上部電極と抵
抗素子を被覆して、層間絶縁膜６とするＳｉＯ2層を堆
積する。この例では、図３（ａ）に示すように、堆積し
たＳｉＯ2層の上面を、ＣＭＰ（化学的機械研磨）法な
どを適用して、層間絶縁膜６の上面を平坦化している。
従って、抵抗素子上を被覆するＳｉＯ2層膜厚は、セル
キャパシタならびにダミースタック上を被覆するＳｉＯ
2層膜厚より有意に厚くなっている。
抗素子を被覆して、層間絶縁膜６とするＳｉＯ2層を堆
積する。この例では、図３（ａ）に示すように、堆積し
たＳｉＯ2層の上面を、ＣＭＰ（化学的機械研磨）法な
どを適用して、層間絶縁膜６の上面を平坦化している。
従って、抵抗素子上を被覆するＳｉＯ2層膜厚は、セル
キャパシタならびにダミースタック上を被覆するＳｉＯ
2層膜厚より有意に厚くなっている。
【００３１】次いで、平坦化した層間絶縁膜５上に形成
する金属配線、この例ではアルミニウム配線８と、前記
抵抗素子の抵抗層であるドープトポリシリコン層４と、
また、セルキャパシタの上部電極であるＲｕ層２とを、
それぞれ接続するコンタクト５を形成する。抵抗素子用
コンタクトは、ドープトポリシリコン層上に、一方、セ
ルキャパシタの上部電極用コンタクトは、セルキャパシ
タに隣接して配置されているダミースタックのＲｕ層上
に形成する。
する金属配線、この例ではアルミニウム配線８と、前記
抵抗素子の抵抗層であるドープトポリシリコン層４と、
また、セルキャパシタの上部電極であるＲｕ層２とを、
それぞれ接続するコンタクト５を形成する。抵抗素子用
コンタクトは、ドープトポリシリコン層上に、一方、セ
ルキャパシタの上部電極用コンタクトは、セルキャパシ
タに隣接して配置されているダミースタックのＲｕ層上
に形成する。
【００３２】先ず、それぞれのコンタクト孔位置に開口
部を持つ、フォトレジシトのエッチングマスクを形成
し、例えば、エッチングガスとしてＣ4Ｆ8＋Ｏ2＋Ａｒ
を用いるドライエッチングを用いて、ダミースタック１
上のドープトポリシリコン層に達し、抵抗素子のドープ
トポリシリコン層には達しない時間、層間絶縁膜ＳｉＯ
2層６のエッチングを行う。図３（ｂ）に示すように、
この二箇所における層間絶縁膜ＳｉＯ2層６の膜厚は、
有意な差異があるので、エッチング終了時間を層間絶縁
膜ＳｉＯ2層６膜厚に応じて適宜選択することで、所望
の深さとなる。なお、前記のエッチング条件、例えば、
エッチングガスとしてＣ4Ｆ8＋Ｏ2＋Ａｒを用いるドラ
イエッチングは、ドープトポリシリコンあるいはメタル
（Ｒｕなど）に対するエッチング速度は低いので、ダミ
ースタック１上のドープトポリシリコン層は僅かにエッ
チングを受けるのみである。
部を持つ、フォトレジシトのエッチングマスクを形成
し、例えば、エッチングガスとしてＣ4Ｆ8＋Ｏ2＋Ａｒ
を用いるドライエッチングを用いて、ダミースタック１
上のドープトポリシリコン層に達し、抵抗素子のドープ
トポリシリコン層には達しない時間、層間絶縁膜ＳｉＯ
2層６のエッチングを行う。図３（ｂ）に示すように、
この二箇所における層間絶縁膜ＳｉＯ2層６の膜厚は、
有意な差異があるので、エッチング終了時間を層間絶縁
膜ＳｉＯ2層６膜厚に応じて適宜選択することで、所望
の深さとなる。なお、前記のエッチング条件、例えば、
エッチングガスとしてＣ4Ｆ8＋Ｏ2＋Ａｒを用いるドラ
イエッチングは、ドープトポリシリコンあるいはメタル
（Ｒｕなど）に対するエッチング速度は低いので、ダミ
ースタック１上のドープトポリシリコン層は僅かにエッ
チングを受けるのみである。
【００３３】次いで、ＳｉＯ2とエッチング速度の高い
選択比のある条件、例えば、エッチングガスとしてＨＢ
ｒ＋Ｏ2＋Ｎ2を用いるドライエッチングを用いて、ダミ
ースタック１上のドープトポリシリコン層を選択的にエ
ッチングする。その結果、図３（ｃ）に示すように、前
記ドープトポリシリコン層の選択的エッチング時間を適
宜調整して、絶縁膜層ＳｉＯ2が露出する時点で、選択
的エッチングを終了する。
選択比のある条件、例えば、エッチングガスとしてＨＢ
ｒ＋Ｏ2＋Ｎ2を用いるドライエッチングを用いて、ダミ
ースタック１上のドープトポリシリコン層を選択的にエ
ッチングする。その結果、図３（ｃ）に示すように、前
記ドープトポリシリコン層の選択的エッチング時間を適
宜調整して、絶縁膜層ＳｉＯ2が露出する時点で、選択
的エッチングを終了する。
【００３４】再び、ドープトポリシリコンあるいはメタ
ル（Ｒｕなど）に対するエッチング速度は低い、上述の
エッチングガスとしてＣ4Ｆ8＋Ｏ2＋Ａｒを用いるドラ
イエッチング条件により、絶縁膜層３ＳｉＯ2をエッチ
ングする。エッチング時間を適宜選択することにより、
ダミースタック上では上部電極に用いるＲｕ上面、また
周辺回路部抵抗素子のドープトポリシリコン層４上面に
達する時点で、それぞれＳｉＯ2層のエッチングは、前
記の各層をストッピング層として停止する。その結果、
図３（ｄ）に示すように、セルキャパシタに対しては、
ダミースタック上の上部電極に用いるＲｕ上面に達する
コンタクト孔が、周辺回路部の抵抗素子に対しては、抵
抗層のドープトポリシリコン層上面に達するコンタクト
孔が、それぞれ形成される。
ル（Ｒｕなど）に対するエッチング速度は低い、上述の
エッチングガスとしてＣ4Ｆ8＋Ｏ2＋Ａｒを用いるドラ
イエッチング条件により、絶縁膜層３ＳｉＯ2をエッチ
ングする。エッチング時間を適宜選択することにより、
ダミースタック上では上部電極に用いるＲｕ上面、また
周辺回路部抵抗素子のドープトポリシリコン層４上面に
達する時点で、それぞれＳｉＯ2層のエッチングは、前
記の各層をストッピング層として停止する。その結果、
図３（ｄ）に示すように、セルキャパシタに対しては、
ダミースタック上の上部電極に用いるＲｕ上面に達する
コンタクト孔が、周辺回路部の抵抗素子に対しては、抵
抗層のドープトポリシリコン層上面に達するコンタクト
孔が、それぞれ形成される。
【００３５】その後、従来より用いられる手法で、各コ
ンタクト孔に対して、それぞれＷ等のメタルを充填す
る。さらに、層間絶縁膜上に形成する所定のアルミニウ
ム配線８と前記コンタクト５との接触をとる。以上に述
べる一連の工程により、図３（ｅ）に示すように、セル
キャパシタの上部電極ならびに周辺回路部の抵抗素子抵
抗層に対して、それぞれコンタクト形成とアルミニウム
配線を設ける構造が製造される。
ンタクト孔に対して、それぞれＷ等のメタルを充填す
る。さらに、層間絶縁膜上に形成する所定のアルミニウ
ム配線８と前記コンタクト５との接触をとる。以上に述
べる一連の工程により、図３（ｅ）に示すように、セル
キャパシタの上部電極ならびに周辺回路部の抵抗素子抵
抗層に対して、それぞれコンタクト形成とアルミニウム
配線を設ける構造が製造される。
【００３６】上記の構成、すなわち、セルキャパシタ上
部電極のＲｕを最下層として含む、ドープトポリシリコ
ン層４／絶縁膜層３／Ｒｕ層２の３層構造をとるＤＲＡ
Ｍのプレート電極を採用すると、セルキャパシタ上部電
極には、Ｒｕを用いつつ、周辺回路部の抵抗素子は、従
来と同様に高抵抗のドープトポリシリコン層５を利用し
て作製することが可能となる。従って、抵抗素子が、従
来と同様に高抵抗のドープトポリシリコン層５を利用し
て作製できるので、抵抗層を所定の線幅に作製する際、
そのパターニング精度に由来する抵抗値バラツキは、実
質的に従来と遜色のないものとなる。特に、図２に示
す、低抵抗のＲｕ層を抵抗層に利用する抵抗素子では、
抵抗素子の抵抗部の長さを長くする必要があり、それに
伴い、抵抗素子を設ける面積が大きくなるが、本実施例
の構成においては、抵抗素子の面積拡大を抑えることが
できる。
部電極のＲｕを最下層として含む、ドープトポリシリコ
ン層４／絶縁膜層３／Ｒｕ層２の３層構造をとるＤＲＡ
Ｍのプレート電極を採用すると、セルキャパシタ上部電
極には、Ｒｕを用いつつ、周辺回路部の抵抗素子は、従
来と同様に高抵抗のドープトポリシリコン層５を利用し
て作製することが可能となる。従って、抵抗素子が、従
来と同様に高抵抗のドープトポリシリコン層５を利用し
て作製できるので、抵抗層を所定の線幅に作製する際、
そのパターニング精度に由来する抵抗値バラツキは、実
質的に従来と遜色のないものとなる。特に、図２に示
す、低抵抗のＲｕ層を抵抗層に利用する抵抗素子では、
抵抗素子の抵抗部の長さを長くする必要があり、それに
伴い、抵抗素子を設ける面積が大きくなるが、本実施例
の構成においては、抵抗素子の面積拡大を抑えることが
できる。
【００３７】
【発明の効果】本発明の半導体装置においては、低抵抗
導電性材料層上に、所定膜厚の絶縁膜層を介して、高抵
抗の導電性材料層が積層された三層構造に形成され、前
記三層構造が同一形状にパターニングされているプレー
ト電極を用いるので、前記低抵抗導電性材料層として、
Ｒｕなどのメタルを用いて、上部電極に前記メタルを用
いるＭＩＭまたはＭＩＳ構造のキャパシタを構成するこ
とででき、その際、周辺回路に用いる抵抗素子を、前記
高抵抗の導電性材料層として、ドープトポリシリコンを
用いて、従来の半導体装置と同様に作製することが可能
となる。例えば、ＤＲＡＭなどの半導体記憶装置に適用
すると、セルキャパシタにＢＳＴなどを容量絶縁膜とし
て用い、高集積化を行う際、周辺回路用の抵抗素子は、
従来と同様にドープトポリシリコンを用いて、コンパク
トに形成できる利点を持つ。
導電性材料層上に、所定膜厚の絶縁膜層を介して、高抵
抗の導電性材料層が積層された三層構造に形成され、前
記三層構造が同一形状にパターニングされているプレー
ト電極を用いるので、前記低抵抗導電性材料層として、
Ｒｕなどのメタルを用いて、上部電極に前記メタルを用
いるＭＩＭまたはＭＩＳ構造のキャパシタを構成するこ
とででき、その際、周辺回路に用いる抵抗素子を、前記
高抵抗の導電性材料層として、ドープトポリシリコンを
用いて、従来の半導体装置と同様に作製することが可能
となる。例えば、ＤＲＡＭなどの半導体記憶装置に適用
すると、セルキャパシタにＢＳＴなどを容量絶縁膜とし
て用い、高集積化を行う際、周辺回路用の抵抗素子は、
従来と同様にドープトポリシリコンを用いて、コンパク
トに形成できる利点を持つ。
【図１】本発明の半導体装置の一例を模式的に示す断面
図である。
図である。
【図２】従来の半導体装置の構成例を模式的に示す断面
図であり、第２コンタクトを形成する工程をも併せて示
す図である。
図であり、第２コンタクトを形成する工程をも併せて示
す図である。
【図３】本発明の半導体装置の一例を模式的に示す断面
図であり、（ａ）は、本発明の三層構造電極上に平坦化
した層間絶縁膜を形成した事例を、（ｂ）〜（ｄ）は、
前記層間絶縁膜に第２コンタクトを形成する一連の工程
を、（ｅ）は、前記層間絶縁膜上のアルミ配線と第２コ
ンタクトを設けた構成をそれぞれ示す図である。
図であり、（ａ）は、本発明の三層構造電極上に平坦化
した層間絶縁膜を形成した事例を、（ｂ）〜（ｄ）は、
前記層間絶縁膜に第２コンタクトを形成する一連の工程
を、（ｅ）は、前記層間絶縁膜上のアルミ配線と第２コ
ンタクトを設けた構成をそれぞれ示す図である。
１ ダミースタック
２ Ｒｕ層（上部電極）
３ ＳｉＯ2膜層
４ ポリシリコン層
５ コンタクト（第２コンタクト）
６ 層間絶縁膜（ＳｉＯ2）層
７ 下部電極
８ アルミニウム配線
フロントページの続き
(56)参考文献 特開2001−7303（ＪＰ，Ａ)
特開 平10−335581（ＪＰ，Ａ)
特開 平４−27154（ＪＰ，Ａ)
特開 平４−49653（ＪＰ，Ａ)
特開 平８−274274（ＪＰ，Ａ)
特開 平11−26725（ＪＰ，Ａ)
特開 昭64−80066（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/108
H01L 27/04
H01L 21/8242
H01L 21/822
Claims (5)
- 【請求項１】 プレート電極を構成要素に含む半導体装
置であって、前記プレート電極は、低抵抗導電性材料層
上に、所定膜厚の絶縁膜層を介して、高抵抗の導電性材
料層が積層された三層構造に形成され、前記三層構造が
同一形状にパターニングされていることを特徴とする半
導体装置。 - 【請求項２】 高抵抗の導電性材料層は、層抵抗が５０
ないし１０14Ω／□であり、低抵抗導電性材料層は、層
抵抗が１ないし４０Ω／□であることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 高抵抗の導電性材料層は、シリコンを用
いた導電性材料層とし、低抵抗導電性材料層は、Ｔｉ
（チタニウム）、ＴｉＮ（窒化チタニウム）、Ｔａ（タ
ンタル）、ＴａＮ（窒化タンタル）、Ｗ（タングステ
ン）、ＷＮ（窒化タングステン）、Ｒｕ（ルテニウ
ム）、Ｐｔ（白金）、Ｉｒ（イリジウム）およびＳＲＯ
（Strontium-Ruthenium-Oxide）からなる群から選択す
る低抵抗導電性材料を含む層とする構成であることを特
徴とする請求項１または２に記載の半導体装置。 - 【請求項４】 三層構造の電極中、低抵抗導電性材料層
を誘電体膜と接する上部電極とするキャパシタとする構
成を有することを特徴とする請求項１〜３のいずれかに
記載の半導体装置。 - 【請求項５】 キャパシタをメモリセルのセルキャパシ
タとして有する半導体記憶装置であることを特徴とする
請求項４に記載の半導体装置。
Priority Applications (2)
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|---|---|---|---|
| JP35051799A JP3464956B2 (ja) | 1999-12-09 | 1999-12-09 | 半導体装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35051799A JP3464956B2 (ja) | 1999-12-09 | 1999-12-09 | 半導体装置 |
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|---|---|
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|---|---|---|---|
| JP35051799A Expired - Fee Related JP3464956B2 (ja) | 1999-12-09 | 1999-12-09 | 半導体装置 |
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| WO2008088727A2 (en) | 2007-01-12 | 2008-07-24 | Concert Pharmaceuticals, Inc. | Endothelin receptor antagonists |
| JP2013004747A (ja) | 2011-06-16 | 2013-01-07 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| CN114639655B (zh) * | 2022-05-18 | 2022-09-13 | 合肥新晶集成电路有限公司 | 半导体器件结构及其制备方法 |
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| JP2720815B2 (ja) | 1995-03-31 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5959319A (en) * | 1995-04-18 | 1999-09-28 | Nippon Steel Corporation | Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same |
| JP2976842B2 (ja) * | 1995-04-20 | 1999-11-10 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| KR100234361B1 (ko) * | 1996-06-17 | 1999-12-15 | 윤종용 | 강유전체 캐패시터를 구비하는 반도체 메모리장치 및그제조방법 |
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| JPH11204755A (ja) | 1998-01-08 | 1999-07-30 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| US6316801B1 (en) * | 1998-03-04 | 2001-11-13 | Nec Corporation | Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same |
| US6297527B1 (en) * | 1999-05-12 | 2001-10-02 | Micron Technology, Inc. | Multilayer electrode for ferroelectric and high dielectric constant capacitors |
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- 1999-12-09 JP JP35051799A patent/JP3464956B2/ja not_active Expired - Fee Related
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- 2000-12-06 US US09/729,803 patent/US6696719B2/en not_active Expired - Fee Related
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