JP2003023107A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 キャパシタ誘電体膜を高誘電体または強誘電
体で形成した場合でも、キャパシタ上部電極の形成に支
障を来さず、キャパシタ特性が向上した半導体集積回路
を提供する。 【解決手段】 キャパシタ下部電極１１１と、キャパシ
タ下部電極１１１を覆うように配設されたキャパシタ誘
電体膜１１２と、キャパシタ誘電体膜１１２を覆うよう
に配設されたキャパシタ上部電極１３とでキャパシタＣ
Ｐ１０が構成される。キャパシタ下部電極１１１の断面
形状は矩形状であり、その長辺どうしが平行するように
複数のキャパシタ下部電極１１１が配設されている。そ
して、複数のキャパシタ下部電極１１１の表面を覆うよ
うにキャパシタ誘電体膜１１２が形成され、さらにキャ
パシタ誘電体膜１１２の表面を覆うようにキャパシタ上
部電極１１３が配設されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、キャパシタを有する半導体集積回路における
キャパシタ特性の向上に関する。

【０００２】

【従来の技術】従来、シリコン酸化膜あるいはシリコン
窒化膜をキャパシタの誘電体に用いた半導体集積回路で
は、キャパシタの静電容量の確保はキャパシタ面積の確
保と同義であった。このため、キャパシタ面積を大きく
できるスタックトキャパシタが採用され、スタックトキ
ャパシタを構成するキャパシタ下部電極（ストレージノ
ード電極）の投影面積の増大や、キャパシタ下部電極の
高さを高くする工夫がなされてきた。

【０００３】また、キャパシタの静電容量を確保するた
めに、誘電体として誘電率の大きな材料を用いる手法も
採られている。例えば、ＢＳＴ（barium strontium tit
anate）やＰＺＴ（lead zirconate titanate）等の誘電
体材料では、誘電率がシリコン酸化膜の５０〜３００倍
であり、これらを使用することで、キャパシタ面積が小
さくとも静電容量の確保が容易なキャパシタを得ること
ができるため、半導体集積回路の微細化をさらに進める
ことができる。

【０００４】図１３に、キャパシタを有する半導体集積
回路の従来例として、キャパシタの誘電体膜にシリコン
窒化膜を用いた半導体記憶装置８０のメモリセル部の断
面図を示す。

【０００５】図１３において、シリコン基板１上に層間
絶縁膜６が形成され、層間絶縁膜６を貫通してシリコン
基板１に達する複数のコンタクトプラグ７（ビット線コ
ンタクト）が配設されている。コンタクトプラグ７はポ
リシリコン等の導電体で構成されている。

【０００６】また、層間絶縁膜６上には層間絶縁膜９が
配設され、層間絶縁膜９上には層間絶縁膜１４が配設さ
れている。そして、層間絶縁膜６および９を貫通してシ
リコン基板１に達する複数のコンタクトプラグ１０（ス
トレージノードコンタクト）および、層間絶縁膜９およ
び１４を貫通して一部のコンタクトプラグ７に達するコ
ンタクトプラグ１５が配設されている。

【０００７】シリコン基板１の表面内には、ＭＯＳトラ
ンジスタのソース・ドレイン層となる不純物拡散層２が
選択的に複数配設され、またＭＯＳトランジスタ間を電
気的に分離するとともに不純物拡散層２を含む活性領域
を規定する素子分離絶縁膜３が選択的に複数配設されて
いる。そして、コンタクトプラグ７および１０の下面は
不純物拡散層２に接続されている。

【０００８】また、層間絶縁膜６内には、隣り合う不純
物拡散層２の間のシリコン基板１上に対応してゲート電
極５が配設されている。なお、ゲート電極５とシリコン
基板１との間にはゲート絶縁膜４が配設されている。

【０００９】また、層間絶縁膜９内には複数のビット線
８が選択的に配設され、当該ビット線８はコンタクトプ
ラグ７を介して所定の不純物拡散層２に接続されてい
る。

【００１０】ここで、層間絶縁膜９および１４を貫通し
て配設されたコンタクトプラグ１５と、コンタクトプラ
グ１５に接続されるコンタクトプラグ７とでスタックト
ビアコンタクトを構成しており、当該スタックトビアコ
ンタクトは不純物拡散層２の１つに接続されている。

【００１１】そして、コンタクトプラグ１０の下面と反
対側の端部である上面は、層間絶縁膜９上に選択的に配
設されたキャパシタ下部電極１１（ストレージノード電
極）に接続されており、当該キャパシタ下部電極１１
と、キャパシタ下部電極１１を覆うように配設されたキ
ャパシタ誘電体膜１２と、キャパシタ誘電体膜１２を覆
うように配設されたキャパシタ上部電極１３とでキャパ
シタＣＰ１が構成される。

【００１２】さらに、層間絶縁膜１４の上部には複数の
メタル配線１６が選択的に形成され、コンタクトプラグ
１５の上面は、一部のメタル配線１６に接続されてい
る。

【００１３】そして、メタル配線１６の上部には、配線
層やパッシベーション膜等が配設されて半導体記憶装置
９０を構成するが、これらについては、本発明との関係
が薄いので図示は省略する。

【００１４】ここで、キャパシタ誘電体膜１２はシリコ
ン窒化膜で形成されるので、静電容量を確保するために
キャパシタ面積を大きくする必要があるが、キャパシタ
面積を大きくするには、キャパシタ下部電極１１の高さ
Ｈをできるだけ高くするとともに、キャパシタ下部電極
１１の配設間隔Ｓをできるだけ狭くすることが望まし
い。

【００１５】実際には、配設間隔Ｓは配線の最小加工寸
法（例えばゲート長）程度とするか、枠付け法（枠付け
法の具体例については実施の形態において説明する）な
どを用いて最小加工寸法以下とすることが多い。従っ
て、例えば最小加工寸法が０．１μｍのデザインルール
においては、Ｓ≦１００ｎｍとなる。また、キャパシタ
下部電極１１の高さは１μｍを超えることもある。

【００１６】ここで問題となるのは、主としてキャパシ
タ下部電極１１の高さであり、高さが高い、すなわち厚
いキャパシタ下部電極１１をパターニングするために、
フォトリソグラフィ等において高度な技術が要求され
る。

【００１７】また、高いキャパシタ下部電極１１を設け
ることに起因して、周辺回路部とメモリセル部との間で
段差が生じ、段差に起因して、リソグラフィに際しての
マージンが低下したり、リソグラフィマージンを維持す
るために、層間絶縁膜を平坦化する平坦化技術が必要と
なる等の製造上の問題が生じる。

【００１８】このような、周辺回路部とメモリセル部と
の間で段差が生じることによる諸問題を軽減するため
に、キャパシタ誘電体として、高誘電体を使用すること
が提案されている。

【００１９】図１４に、キャパシタの誘電体膜に高誘電
体を用いた半導体記憶装置９０のメモリセル部の断面図
を示す。なお、図１４において、図１３に示した半導体
記憶装置８０と同一の構成については同一の符号を付
し、重複する説明は省略する。

【００２０】図１４に示すように、キャパシタ誘電体膜
１２Ａを高誘電体材料で形成することで、半導体記憶装
置８０と同じキャパシタ容量を確保するには、キャパシ
タ下部電極１１Ａの高さは、単純計算で３００〜４００
ｎｍで済むので、キャパシタ下部電極１１Ａ、キャパシ
タ誘電体膜１２Ａおよびキャパシタ上部電極１３Ａで構
成されるキャパシタＣＰ２の高さが低くなり、層間絶縁
膜１４も薄くなって、周辺回路部とメモリセル部との間
で生じる段差を低減できる。

【００２１】

【発明が解決しようとする課題】ところが、ＢＳＴ等の
高誘電体材料あるいはＰＺＴ等の強誘電体材料は、必然
的にバンドギャップが小さく、絶縁耐圧が低いという問
題を有している。このため、キャパシタ誘電体膜に高誘
電体材料を使用する場合、シリコン窒化膜などの低誘電
率の誘電体と比較して、キャパシタ誘電体膜を厚く形成
することになる。

【００２２】また、キャパシタ誘電体膜を形成する高誘
電体材料が還元されて絶縁性が損なわれることを防止す
るため、キャパシタの電極に使用する材料には、還元性
の弱い白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム
（Ｒｕ）等の貴金属（特に白金族の材料）を使用する。
そして、キャパシタ上部電極１３Ａの形成方法として
は、スパッタリング法が用いられる。

【００２３】ここで、キャパシタ誘電体膜１２Ａを高誘
電体材料で形成し、キャパシタ下部電極１１Ａの高さを
低くしたキャパシタＣＰ２の部分拡大図を図１５に示
す。

【００２４】図１５は最小加工寸法が０．１μｍのデザ
インルールの場合のキャパシタＣＰ２を示しており、枠
付け法を用いて形成されたキャパシタ下部電極１１Ａの
配設間隔は、０．０６〜０．０４μｍ（６０〜４０ｎ
ｍ）となっている。またキャパシタ下部電極１１Ａの高
さは３００〜４００ｎｍである。

【００２５】キャパシタ誘電体膜１２Ａを高誘電体材料
で形成する場合、耐電圧確保のため、１５〜３０ｎｍの
膜厚が必要である。従って、キャパシタ誘電体膜１２Ａ
を形成した時点での電極間の寸法，すなわち、キャパシ
タ上部電極１３Ａを形成すべきトレンチ部分の寸法は、
幅０．０３μｍ（３０ｎｍ）以下、深さ３００〜４００
ｎｍであり、アスペクト比は１０を超えることになる。

【００２６】このようなトレンチ部分にキャパシタ上部
電極１３Ａを形成する場合に、前述のスパッタリング法
はカバレッジ特性が良くないため、トレンチの底部に形
成されるキャパシタ上部電極１３Ａの厚さは１０ｎｍ以
下となり、キャパシタ上部電極１３Ａが不連続になった
り、ボイドが発生して、良好な導電性を得ることができ
なくなる。

【００２７】本発明は上記のような問題点を解消するた
めになされたもので、キャパシタ誘電体膜を高誘電体ま
たは強誘電体で形成した場合でも、キャパシタ上部電極
の形成に支障を来さず、キャパシタ特性が向上した半導
体集積回路を提供することを目的とする。

【００２８】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体集積回路は、下地層の上に形成され、下部電
極と、該下部電極を覆う誘電体膜と、該誘電体膜を間に
挟んで前記下部電極に対向して配設された上部電極とを
有するキャパシタを複数備えた半導体装置であって、前
記誘電体膜は、前記下部電極の表面を覆うとともに、前
記複数のキャパシタを構成するそれぞれの前記下部電極
間の前記下地層上を覆うことで、前記複数のキャパシタ
に共通に配設され、前記上部電極は、前記誘電体膜を覆
うことで前記複数のキャパシタに共通に配設され、前記
下部電極の断面形状はほぼ矩形であって、前記複数のキ
ャパシタを構成するそれぞれの前記下部電極は、その長
辺どうしが平行するように配設され、その上部側短辺幅
寸法は、前記下部電極の配設間隔の１／２以下に設定さ
れる。

【００２９】本発明に係る請求項２記載の半導体集積回
路は、前記下部電極の配設間隔が、０．５μｍ以下であ
る。

【００３０】本発明に係る請求項３記載の半導体集積回
路は、前記下部電極を前記誘電体膜で覆った状態での、
隣り合う前記下部電極間のトレンチ部分での深さに対す
る幅の比率は１／３以上である。

【００３１】本発明に係る請求項４記載の半導体集積回
路は、下地層の上に形成され、下部電極と、該下部電極
を覆う誘電体膜と、該誘電体膜を間に挟んで前記下部電
極に対向して配設された上部電極とを有するキャパシタ
を複数備えた半導体装置であって、前記誘電体膜は、前
記下部電極の表面を覆うとともに、前記複数のキャパシ
タを構成するそれぞれの前記下部電極間の前記下地層上
を覆うことで、前記複数のキャパシタに共通に配設さ
れ、前記上部電極は、前記誘電体膜を覆うことで前記複
数のキャパシタに共通に配設され、前記下部電極の断面
形状はほぼ矩形であって、前記複数のキャパシタを構成
するそれぞれの前記下部電極は、その長辺どうしが平行
するように配設され、前記下部電極の上部側短辺幅寸法
と、前記下部電極を前記誘電体膜で覆った状態での、隣
り合う前記下部電極間のトレンチ部分での幅寸法とがほ
ぼ等しくなるように配設され、前記上部電極は、前記ト
レンチ部分を完全に埋め込むように配設される。

【００３２】本発明に係る請求項５記載の半導体集積回
路は、前記誘電体膜が、高誘電体膜または強誘電体膜で
あり、前記下部電極の短辺幅寸法は、配線の最小加工寸
法以下である。

【００３３】

【発明の実施の形態】＜Ａ．装置構成＞本発明に係る実
施の形態１として、図１に半導体集積回路１００のメモ
リセル部における断面構成を示す。

【００３４】図１において、シリコン基板１上に層間絶
縁膜６が形成され、層間絶縁膜６を貫通してシリコン基
板１に達する複数のコンタクトプラグ７（ビット線コン
タクト）が配設されている。コンタクトプラグ７はポリ
シリコン等の導電体で構成されている。

【００３５】また、層間絶縁膜６上には層間絶縁膜９が
配設され、層間絶縁膜９上には層間絶縁膜１４が配設さ
れている。そして、層間絶縁膜６および９を貫通してシ
リコン基板１に達する複数のコンタクトプラグ１０（ス
トレージノードコンタクト）および、層間絶縁膜９およ
び１４を貫通して一部のコンタクトプラグ７に達するコ
ンタクトプラグ１５が配設されている。

【００３６】シリコン基板１の表面内には、ＭＯＳトラ
ンジスタのソース・ドレイン層となる不純物拡散層２が
選択的に複数配設され、またＭＯＳトランジスタ間を電
気的に分離するとともに不純物拡散層２を含む活性領域
を規定する素子分離絶縁膜３が選択的に複数配設されて
いる。そして、コンタクトプラグ７および１０の下面は
不純物拡散層２に接続されている。

【００３７】また、層間絶縁膜６内には、隣り合う不純
物拡散層２の間のシリコン基板１上に対応してゲート電
極５が配設されている。なお、ゲート電極５とシリコン
基板１との間にはゲート絶縁膜４が配設されている。

【００３８】また、層間絶縁膜９内には複数のビット線
８が選択的に配設され、当該ビット線８はコンタクトプ
ラグ７を介して所定の不純物拡散層２に接続されてい
る。

【００３９】ここで、層間絶縁膜９および１４を貫通し
て配設されたコンタクトプラグ１５と、コンタクトプラ
グ１５に接続されるコンタクトプラグ７とでスタックト
ビアコンタクトを構成しており、当該スタックトビアコ
ンタクトも不純物拡散層２の１つに接続されている。

【００４０】そして、コンタクトプラグ１０の下面と反
対側の端部である上面は、層間絶縁膜９上に選択的に配
設された複数のキャパシタ下部電極１１１（ストレージ
ノード電極）に接続されており、当該キャパシタ下部電
極１１１と、キャパシタ下部電極１１１を覆うように配
設されたキャパシタ誘電体膜１１２と、キャパシタ誘電
体膜１１２を覆うように配設されたキャパシタ上部電極
１３とでキャパシタＣＰ１０が構成される。

【００４１】なお、キャパシタ下部電極１１１の断面形
状はほぼ矩形状であり、その長辺どうしが平行するよう
に複数のキャパシタ下部電極１１１が配設されている。
ここで、キャパシタ下部電極１１１の断面形状をほぼ矩
形状としたのは、製造過程において必ずしも正確に矩形
状にならない場合もあり、テーパ角が８７°以上の台形
になる場合もあるからである。テーパ角が８７°（水平
面に対する角度）程度と大きくなれば、見た目には台形
と言うより矩形状であるので、ほぼ矩形状と呼称するも
のである。

【００４２】そして、複数のキャパシタ下部電極１１１
の表面を覆うようにキャパシタ誘電体膜１１２が形成さ
れ、さらにキャパシタ誘電体膜１１２の表面を覆うよう
にキャパシタ上部電極１１３が配設されている。

【００４３】このように、比較的厚さの厚い膜で構成さ
れる単純な構造のキャパシタ下部電極１１１は、厚膜セ
ル、あるいはペデスタル型と呼称される。

【００４４】さらに、層間絶縁膜１４の上部には複数の
メタル配線１６が選択的に形成され、コンタクトプラグ
１５の上面は、一部のメタル配線１６に接続されてい
る。

【００４５】そして、メタル配線１６の上部には、配線
層やパッシベーション膜等が配設されて半導体記憶装置
１００を構成するが、これらについては、本発明との関
係が薄いので図示は省略する。

【００４６】ここで、キャパシタ誘電体膜１１２が高誘
電体材料、例えばＢＳＴ（barium strontium titanat
e）で形成され、キャパシタ下部電極１１１が白金等の
貴金属で形成されている点は、図１４に示す半導体集積
回路９０と同じであるが、キャパシタ下部電極１１１の
短辺方向の幅寸法は、配線の最小加工寸法（例えばゲー
ト長）よりも小さく形成されている。

【００４７】＜Ｂ．作用効果＞図２に、キャパシタＣＰ
１０の部分拡大図を示す。キャパシタ下部電極１１１の
配設間隔Ｓは０．１４〜０．１６μｍ（１４０〜１６０
ｎｍ）、キャパシタ下部電極１１１の高さＨは３５０〜
４５０ｎｍ、上部側短辺の長さ（以後、これを上部側短
辺幅寸法と呼称）Ｗは０．０７μｍ（７０ｎｍ）であ
り、キャパシタ誘電体膜１１２の厚さを１５ｎｍとする
と、キャパシタ誘電体膜１１２形成後の電極間の寸法，
すなわち、キャパシタ上部電極１１３が形成されるトレ
ンチ部分の寸法は、トレンチ幅ＴＷが０．１３μｍ（１
３０ｎｍ）、トレンチ深さＴＤは３５０〜４５０ｎｍと
なり、トレンチ深さＴＤに対するトレンチ幅ＴＷのアス
ペクト比は１／３となる。

【００４８】なお、キャパシタ下部電極１１１の高さ
は、キャパシタ誘電体膜１１２として、誘電体材料ある
いは強誘電体材料を用いることで、上述したように３５
０〜４５０ｎｍとなっており、この程度であれば、所望
の静電容量を確保できるとともに、層間絶縁膜１４の部
分的な突出も軽減でき、また平坦化工程も容易となっ
て、周辺回路部とメモリセル部との間で生じる段差を低
減できる。

【００４９】また、キャパシタ上部電極１１３の厚さ
は、例えば５０ｎｍであり、１つのキャパシタ下部電極
１１１を覆うキャパシタ上部電極１１３の短辺幅寸法
は、２００ｎｍ（０．２μｍ）となる。

【００５０】このように、キャパシタ下部電極１１１の
上部側短辺幅寸法Ｗが、キャパシタ下部電極１１１の配
設間隔Ｓの１／２以下、換言すれば、キャパシタ下部電
極１１１の配設間隔Ｓがキャパシタ下部電極１１１の上
部側短辺幅寸法Ｗの２倍以上であれば、キャパシタ上部
電極１１３を形成する際に使用されるスパッタリング法
のカバレッジ特性に多少の問題があっても、トレンチの
底部にも連続したキャパシタ上部電極１１３を形成する
ことができ、良好な導電性を得て、キャパシタ特性が向
上した半導体集積回路を得ることができる。

【００５１】また、キャパシタ上部電極１１３の膜厚
は、計算上はトレンチ幅の半分の厚さにまで厚くするこ
とができるので、キャパシタ上部電極１１３の厚膜化に
より、キャパシタ上部電極１１３を低抵抗にできる。

【００５２】なお、上記においては、キャパシタ下部電
極１１１の配設間隔Ｓがキャパシタ下部電極１１１の上
部短辺幅寸法Ｗの２倍以上としたが、配設間隔Ｓを無制
限に広くすることは半導体装置の集積度の向上に反する
ことになるので、配設間隔Ｓは、キャパシタ下部電極１
１１の上部側短辺幅寸法Ｗの２倍以上であって、０．５
μｍ以下とすることが望ましい。

【００５３】＜Ｃ．製造方法＞以下、製造工程を順に示
す図３〜図１０を用いて、半導体集積回路１００の製造
方法について説明する。

【００５４】まず、図３に示す工程において、従来的な
製造方法により半導体基板１の主面内に、素子分離絶縁
膜３を形成して活性領域を規定し、当該活性領域内にＭ
ＯＳトランジスタのソース・ドレイン層となる不純物拡
散層２を選択的に配設する。そして、隣り合う不純物拡
散層２の間のシリコン基板１上に、ゲート絶縁膜４を間
に挟んで複数のゲート電極５を選択的に形成し、ゲート
電極５を含めて、半導体基板１の主面上を覆うように、
例えば減圧ＣＶＤ（low pressure chemical vapor depo
sition）法等を用いてＴＥＯＳ（tetraethyl orthosili
cate）等で層間絶縁膜６を形成する。

【００５５】そして、所定の不純物拡散層２の表面に達
するように、フォトリソグラフィおよびドライエッチン
グを経て、層間絶縁膜６を貫通する複数のコンタクトホ
ールＣＨ１を形成する。

【００５６】次に、図４に示す工程において、層間絶縁
膜６の主面全面に、例えばＣＶＤ法によりポリシリコン
層を形成することで、コンタクトホールＣＨ１をポリシ
リコン層で埋め込み、その後、ＣＭＰ（chemical mecha
nical polishing）等でポリシリコン層を平坦化し、層
間絶縁膜６上のポリシリコン層を除去する。これによ
り、複数のコンタクトホールＣＨ１内に導電層を埋め込
んで複数のコンタクトプラグ７を形成することができ
る。

【００５７】その後、層間絶縁膜６の主面全面に、例え
ば、スパッタリング法によりＴｉ（チタン）、ＴｉＮ
（窒化チタン）、Ｗ（タングステン）の層を順次形成
し、フォトリソグラフィおよびドライエッチングにより
パターニングして、ビット線８を形成する。なお、ビッ
ト線８は複数のコンタクトプラグ７のうち、所定のもの
の上面に接触するように形成され、ビット線８に接触し
ないコンタクトプラグ７も存在する。

【００５８】次に、図５に示す工程において、層間絶縁
膜６の主面全面に、例えばプラズマＣＶＤ法等により、
シリコン酸化膜等で層間絶縁膜９を形成し、ビット線８
を完全に覆う。

【００５９】そして、所定の不純物拡散層２の表面に達
するように、フォトリソグラフィおよびドライエッチン
グを経て、層間絶縁膜６および９を貫通する複数のコン
タクトホールＣＨ２を形成する。

【００６０】その後、コンタクトプラグ７の形成と同様
の工程を経て、コンタクトホールＣＨ２を導電層で埋め
込んでコンタクトプラグ１０を形成する。なお、コンタ
クトホールＣＨ２を埋め込む導電性材料は、必ずしもコ
ンタクトプラグ７と同一である必要はない。

【００６１】次に、図６に示す工程において、層間絶縁
膜９の主面全面に、例えばプラズマＣＶＤ法等により、
シリコン酸化膜等で絶縁膜２０を形成する。そして、フ
ォトリソグラフィおよびドライエッチングを経て、キャ
パシタ下部電極１１１の形成位置に対応する部分に、キ
ャパシタ下部電極１１１の平面視形状に相当する開口パ
ターン１０１を形成する。なお、開口パターン１０１は
層間絶縁膜９を貫通し、また、開口パターン１０１の短
辺の長さ（以後、これを短辺幅寸法と呼称）はデザイン
ルールと等しく、例えば０．１μｍである。

【００６２】そして、絶縁膜２０の主面全面に、例えば
プラズマＣＶＤ法などにより、シリコン酸化膜等で、厚
さ１５ｎｍ程度の絶縁膜２１を形成する。絶縁膜２１の
厚さは、開口パターン１０１の短辺幅寸法よりも十分薄
く、開口パターン１０１の内壁面を覆うとともに、開口
パターン１０１の底面部に露出する層間絶縁膜９の主面
上も覆う。

【００６３】次に、図７に示す工程において、ＩＥ（反
応性イオンエッチング：Reactive Ion Etching）等の異
方性エッチングにより、ＣＦ_４等の反応性ガスを用い
て、絶縁膜２０の主面上の絶縁膜２１および層間絶縁膜
９の主面上の絶縁膜２１をエッチバックし、開口パター
ン１０１の内壁面のみに絶縁膜２１を残して、枠付け酸
化膜１０２を形成する。

【００６４】次に、図８に示す工程において、絶縁膜２
０の主面全面に、スパッタリング法により白金膜を堆積
し、開口ターン１０１埋め込んだ後、ＣＭＰ等で絶縁膜
２０の主面上の白金膜を除去、正確には枠付け酸化膜１
０２が内壁面に形成された開口パターン１０１の内部に
のみ白金膜を残して、キャパシタ下部電極１１１を形成
する。

【００６５】なお、キャパシタ下部電極１１１は、白金
に限定されず、白金族の元素（Ｒｕ、Ｒｈ、Ｐｄ、Ｏ
ｓ、Ｉｒ）あるいは高融点金属と白金族の元素との複合
材でも良い。

【００６６】次に、絶縁膜２０および枠付け酸化膜１０
２をエッチバックして除去し、キャパシタ下部電極１１
１を層間絶縁膜９の主面上に突出させる。以上、図７お
よび図８を用いて説明した工程が枠付け法と呼称される
手法である。

【００６７】ここで得られるキャパシタ下部電極１１１
の上部側短辺幅寸法Ｗは０．０７μｍ（７０ｎｍ）、隣
り合うキャパシタ下部電極１１１間の間隔Ｓは０．１６
μｍ（１６０ｎｍ）である。

【００６８】次に、図１０に示す工程において、層間絶
縁膜９の主面全面に、例えば厚さ３０ｎｍのＢＳＴ膜を
スパッタリング法により堆積し、キャパシタ誘電体１２
を形成する。さらに、キャパシタ誘電体１１２の上部全
面に、例えば厚さ５０ｎｍの白金膜をスパッタリング法
により堆積し、キャパシタ上部電極１１３を形成する。
その後、キャパシタ誘電体１１２およびキャパシタ上部
電極１１３をパターニングすることでキャパシタＣＰ１
０を得る。

【００６９】次に、図１１に示す工程において、層間絶
縁膜９の主面全面に、例えばプラズマＣＶＤ法等によ
り、シリコン酸化膜等で層間絶縁膜１４を形成し、キャ
パシタＣＰ１０を完全に覆う。

【００７０】そして、ビット線８が接触していないコン
タクトプラグ７の上面に達するように、フォトリソグラ
フィおよびドライエッチングを経て、層間絶縁膜１４お
よび９を貫通するコンタクトホールＣＨ３を形成する。

【００７１】その後、コンタクトプラグ７の形成と同様
の工程を経て、コンタクトホールＣＨ３を導電層で埋め
込んでコンタクトプラグ１５を形成する。ここで、コン
タクトプラグ１５と、これに接続されるコンタクトプラ
グ７とでスタックトビアコンタクトを構成する。この場
合、コンタクトプラグ１５に接続されるコンタクトプラ
グ７は、他のコンタクトプラグ７のようにビット線８に
接続されないが、他のコンタクトプラグ７と同じ工程で
形成されるのでビット線コンタクトと呼称する。

【００７２】なお、コンタクトホールＣＨ３を埋め込む
導電性材料は、必ずしもコンタクトプラグ７および１０
と同一である必要はない。

【００７３】その後、層間絶縁膜１４の主面全面に、例
えば、スパッタリング法によりＴｉ、ＴｉＮ、Ａｌ（ア
ルミニウム）の層を順次形成し、フォトリソグラフィお
よびドライエッチングによりパターニングして、図１に
示すように、複数のメタル配線１６を形成する。なお、
メタル配線１６の一部は、コンタクトプラグ１５の上面
に接触するように形成される。

【００７４】このメタル配線１６の形成方法および材料
は上記に限定されず、例えばメッキ法により形成したＣ
ｕ（銅）をダマシン（Damascene）法で加工することで
形成しても良い。

【００７５】また、この後の工程で、さらに上部には配
線層、および、パッシベーション膜が形成されるが、そ
の形成方法は従来的な公知の技術を用いるため、説明は
省略する。

【００７６】＜Ｄ．変形例＞以上説明した本発明に係る
実施の形態においては、キャパシタ下部電極１１１の短
辺幅寸法をデザインルールよりも小さくし、その分、キ
ャパシタ下部電極１１１の配設間隔を広くすることで、
アスペクト比を大きくし、キャパシタ上部電極１１３を
厚くしても、キャパシタ下部電極１１１間のトレンチ部
においてキャパシタ上部電極１１３が連続的に形成され
る構成を示したが、半導体集積回路のさらなる微細化が
進んだ場合には、キャパシタは図１２に示すような構造
にすれば良い。

【００７７】すなわち、図１２において、デザインルー
ルのさらなる縮小により、キャパシタ下部電極１１１の
配設間隔が狭くなり、隣り合うキャパシタ下部電極１１
１の間には、キャパシタ上部電極１１３が完全に埋め込
まれている。

【００７８】この場合、キャパシタ下部電極１１１の短
辺幅寸法を５０ｎｍとし、キャパシタ誘電体１１２の膜
厚を２０ｎｍとした場合、キャパシタ下部電極１１１の
配設間隔を９０ｎｍとし、キャパシタ上部電極１１３の
厚さを２５ｎｍで形成すれば、キャパシタ下部電極１１
１間のキャパシタ誘電体１１２形成後のトレンチ部が、
キャパシタ上部電極１１３で埋め込まれ、キャパシタ上
部電極１１３の厚さは実質的に５０ｎｍとなる。

【００７９】この結果、キャパシタ下部電極１１１の上
部側短辺幅寸法Ｗと、キャパシタ上部電極１１３の短辺
幅寸法Ｗ１とが等しくなり、両電極の抵抗値がほぼ等し
くなる。

【００８０】薄膜の抵抗は膜厚に反比例して増大するた
め、キャパシタ下部電極１１１およびキャパシタ上部電
極１１３の膜厚を等しくした場合、トータルの抵抗値を
最小にすることができ、キャパシタの応答速度を上げる
ことができる。

【００８１】なお、キャパシタ上部電極１１３は、スパ
ッタリング法により形成しても良いが、ＣＶＤ法あるい
はスパッタリング法でキャパシタ下部電極１１１間のト
レンチ部分にシード層と呼称される導体層（材質はキャ
パシタ上部電極１１３と同じ）を例えば、厚さ５ｎｍ程
度に形成した後、メッキ法により残りのトレンチ部分を
埋め込むようにしても良い。

【００８２】

【発明の効果】本発明に係る請求項１記載の半導体集積
回路によれば、下部電極の上部側短辺幅寸法が、下部電
極の配設間隔の１／２以下に設定されるので、下部電極
の配設間隔を相対的に広くでき、下部電極を誘電体膜で
覆った状態での、隣り合う下部電極間のトレンチ部分に
上部電極を形成する際に、トレンチの底部にも連続した
上部電極を形成することができ、良好な導電性を得て、
キャパシタ特性が向上した半導体集積回路を得ることが
できる。

【００８３】本発明に係る請求項２記載の半導体集積回
路によれば、下部電極の配設間隔が０．５μｍ以下であ
るので、半導体集積回路の集積度の向上に反することな
く、かつ、上部電極を連続的に形成するのに支障を来さ
ない半導体集積回路を得ることができる。

【００８４】本発明に係る請求項３記載の半導体集積回
路によれば、下部電極を誘電体膜で覆った状態での、隣
り合う下部電極間のトレンチ部分での深さに対する幅の
比率が１／３以上であるので、上部電極を連続的に形成
するのに支障を来さない半導体集積回路を得ることがで
きる。

【００８５】本発明に係る請求項４記載の半導体集積回
路によれば、下部電極の上部側短辺幅寸法と、下部電極
を誘電体膜で覆った状態での、隣り合う下部電極間のト
レンチ部分での幅寸法とがほぼ等しくなるように配設さ
れ、上部電極が、トレンチ部分を完全に埋め込むように
配設されるので、下部電極の上部側短辺幅寸法と、上部
電極の短辺幅寸法とが等しくなり、両電極の抵抗値がほ
ぼ等しくなって、トータルの抵抗値を最小にすることが
でき、キャパシタの応答速度を上げることができる。

【００８６】本発明に係る請求項５記載の半導体集積回
路によれば、誘電体膜が、高誘電体膜または強誘電体膜
であるので、下部電極の高さを低くすることができ、ま
た、下部電極の短辺幅寸法を、配線の最小加工寸法以下
としても、所望のキャパシタの静電容量を得ることがで
きる。また、下部電極の短辺幅寸法を、配線の最小加工
寸法以下とすることで、下部電極の配設間隔を広くする
ことが容易となる。

【図面の簡単な説明】

【図１】 本発明に係る実施の形態の半導体集積回路の
構成を示す断面図である。

【図２】 本発明に係る実施の形態の半導体集積回路の
キャパシタの構成を示す図である。

【図３】 本発明に係る実施の形態の半導体集積回路の
製造工程を説明する図である。

【図４】 本発明に係る実施の形態の半導体集積回路の
製造工程を説明する図である。

【図５】 本発明に係る実施の形態の半導体集積回路の
製造工程を説明する図である。

【図６】 本発明に係る実施の形態の半導体集積回路の
製造工程を説明する図である。

【図７】 本発明に係る実施の形態の半導体集積回路の
製造工程を説明する図である。

【図８】 本発明に係る実施の形態の半導体集積回路の
製造工程を説明する図である。

【図９】 本発明に係る実施の形態の半導体集積回路の
製造工程を説明する図である。

【図１０】 本発明に係る実施の形態の半導体集積回路
の製造工程を説明する図である。

【図１１】 本発明に係る実施の形態の半導体集積回路
の製造工程を説明する図である。

【図１２】 本発明に係る実施の形態の変形例の半導体
集積回路のキャパシタの構成を示す図である。

【図１３】 従来の半導体集積回路の構成を示す断面図
である。

【図１４】 従来の半導体集積回路の構成を示す断面図
である。

【図１５】 従来の半導体集積回路のキャパシタの構成
を示す図である。

【符号の説明】

１１１ キャパシタ下部電極、１１２ キャパシタ誘電
体膜、１１３ キャパシタ上部電極、ＣＰ１０ キャパ
シタ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 下地層の上に形成され、下部電極と、該
   下部電極を覆う誘電体膜と、該誘電体膜を間に挟んで前
   記下部電極に対向して配設された上部電極とを有するキ
   ャパシタを複数備えた半導体装置であって、 前記誘電体膜は、前記下部電極の表面を覆うとともに、
   前記複数のキャパシタを構成するそれぞれの前記下部電
   極間の前記下地層上を覆うことで、前記複数のキャパシ
   タに共通に配設され、 前記上部電極は、前記誘電体膜を覆うことで前記複数の
   キャパシタに共通に配設され、 前記下部電極の断面形状はほぼ矩形であって、 前記複数のキャパシタを構成するそれぞれの前記下部電
   極は、 その長辺どうしが平行するように配設され、その上部側
   短辺幅寸法は、前記下部電極の配設間隔の１／２以下に
   設定される、半導体集積回路。
2. 【請求項２】 前記下部電極の配設間隔は、０．５μｍ
   以下である、請求項１記載の半導体集積回路。
3. 【請求項３】 前記下部電極を前記誘電体膜で覆った状
   態での、隣り合う前記下部電極間のトレンチ部分での深
   さに対する幅の比率は１／３以上である、請求項１記載
   の半導体集積回路。
4. 【請求項４】 下地層の上に形成され、下部電極と、該
   下部電極を覆う誘電体膜と、該誘電体膜を間に挟んで前
   記下部電極に対向して配設された上部電極とを有するキ
   ャパシタを複数備えた半導体装置であって、 前記誘電体膜は、前記下部電極の表面を覆うとともに、
   前記複数のキャパシタを構成するそれぞれの前記下部電
   極間の前記下地層上を覆うことで、前記複数のキャパシ
   タに共通に配設され、 前記上部電極は、前記誘電体膜を覆うことで前記複数の
   キャパシタに共通に配設され、 前記下部電極の断面形状はほぼ矩形であって、 前記複数のキャパシタを構成するそれぞれの前記下部電
   極は、 その長辺どうしが平行するように配設され、 前記下部電極の上部側短辺幅寸法と、前記下部電極を前
   記誘電体膜で覆った状態での、隣り合う前記下部電極間
   のトレンチ部分での幅寸法とがほぼ等しくなるように配
   設され、 前記上部電極は、前記トレンチ部分を完全に埋め込むよ
   うに配設される、半導体集積回路。
5. 【請求項５】 前記誘電体膜は、高誘電体膜または強誘
   電体膜であり、 前記下部電極の短辺幅寸法は、配線の最小加工寸法以下
   である、請求項１または請求項４記載の半導体集積回
   路。