KR20030037215A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 간단하며 안정된 공정에 의해 고속의 안정된 동작이 가능한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 메모리 셀영역과 로직 영역을 구비한 반도체 소자 제조 방법에 있어서, 소정 공정이 완료된 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 셀 캐패시터 형성 영역과 로직 아날로그 캐패시터 형성 영역을 동시에 정의하는 단계; 상기 셀 캐패시터와 상기 로직 아날로그 캐패시터의 하부전극 형성을 위해 상기 정의된 영역 상에 제1전도층을 형성하는 단계; 상기 제1전도층 상에 캐패시터 유전체층을 형성하는 단계; 및 상기 유전체층 상에 캐패시터 상부전극용 제2전도층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
또한 본 발명은, 메모리 셀영역과 로직 영역을 구비한 반도체 소자 제조 방법에 있어서, 소정 공정이 완료된 기판 전면에 층절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 셀 캐패시터 형성 영역과 로직 아날로그 캐패시터 형성 영역 및 금속배선 형성 영역을 동시에 정의하는 단계; 상기 셀 캐패시터와 상기 로직 아날로그 캐패시터의 하부전극 및 금속배선 형성을 위해 상기 정의된 영역 상에 제1전도층을 형성하는 단계; 상기 제1전도층 상에 캐패시터 유전체층을 형성하는 단계; 및 상기 유전체층 상에 캐패시터 상부전극용 제2전도층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.

Description

반도체 소자 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 차세대 DRAM(Dynamic Random Access Memory)의 제조에 적합하게 사용될 수 있고 또한 MDL(Merged DRAM with Logic)이나 EDL(Embedded DRAM with Logic)의 제조시 아날로그 캐패시터를 DRAM 셀 캐패시터 제조시 추가 공정없이 형성할 수 있는 방법에 관한 것이다.
반도체 산업에서 가격 경쟁력을 높이기 위한 최선의 방법은 제조 기술의 미세화를 이루어 칩 사이즈를 기판 장당 칩 수를 증가시킴과 동시에 수율의 향상을 꾀하는 것인 바, DRAM에 있어서 칩 사이즈를 줄임으로서 상기한 이득을 얻을 수 있으나 DRAM 단위 셀이 요구하는 캐패시턴스 값은 고정되어 있기 때문에 셀의 캐패시턴스 값을 유지하기 위해 캐패시터의 표면적을 일정하게 유지해야 한다.
제조기술이 미세화 되어감에 따라 셀 캐패시턴스를 유지하기 위한 방법으로는 두가지 방법이 있는데, 첫번째 방법은 셀 캐패시터의 높이를 높임으로써 그 표면적을 증대시키는 것이고, 두번째 방법은 셀 캐패시터의 유전물질의 적절한 선택을 통해 유전율이 높은 재료를 선택하는 방법이며, 현재의 질화막(Silicon nitride) 대신 Ta2O5나 BST((Ba,Sr)TiO3) 등을 채택하고 있다.
또, 근래에 들어 여러가지 장점 때문에 SOC(System On Chip)의 필요성이 강력히 대두되고 있으며 특히, 메모리 셀 예컨대, DRAM과 로직회로를 동일 칩에 구현하는 기술이 요구되고 있으며 이에 MDL, EDL 등이 등장하게 되었다. 대부분의 로직회로엔 아날로그회로가 포함되어 있고, 특히 아날로그 캐패시터의 사용이 점차 일반화되고 있다.
상기와 같은 MDL 등의 조건을 충족시키기 위해 여러 시도가 있어 왔는 바, DRAM 셀 캐패시턴스를 높이기 위해 셀 캐패시터의 높이를 높이고, 하부전극 형성 후 그 표면에 HSG(Hemi Spherical Grain)를 형성시켜 표면적을 늘리는 방법이 시도되고 있다.
또, 고유전율의 유전물질을 사용하기 위해 Ta2O5의 경우 MIS(Metal Insulator Silicon)를 사용하고 있고 BST나 그 이외의 다른 물질을 사용하기 위해 MIM(Metal Insulator Metal)의 구조로 변화하고 있다.
MDL에서 셀 캐패시턴스를 향상시키기 위해 MIM 구조의 셀 캐패시터를 형성시키고 아날로그 캐패시터를 구현하기 위해 추가의 금속전극(Metal electrode)과 아날로그 캐패시터 유전체를 사용하는 기술이 현재의 추세이다.
하지만, 상기와 같은 공정 기술의 구성에서는 DRAM 셀 캐패시터와 로직 아날로그 캐패시터를 각각 구현하기 때문에 다음과 같은 문제점이 발생하게 된다.
1. 공정의 복잡도가 증가하게 된다.
2. 제조 기술의 미세화로 고유전율의 유전체 물질을 사용하는 동시에 상당한 높이의 셀 캐패시터를 제조해야 하는 바, 셀 캐패시터의 높이가 높아져 후속의 콘택홀(Contact hole) 공정에서 콘택 깊이(Depth)가 깊어져 이를 매립하기가 어려워지며 공정 난이도가 증가하며 제품의 신뢰성에 문제가 발생하게 된다.
3. 차세대 DRAM용 캐패시터 전극의 대표적인 물질은 Pt나 Ru인데 재료의 가격이 높기 때문에 전극재료를 효율적으로 사용해야 하나, 기존의 경우 효률적인 사용이 어렵다.
<제1종래기술>
도 1a 내지 도 1h는 제1종래기술에 따른 반도체 소자 제조 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이 기판에 로직 영역(12)와 셀영역(11)의 웰 및 아이솔레이션(Isolation, 13)을 형성시킨 다음, 게이트전극(14)/게이트 하드마스크(15)를 증착 후 패터닝한다.
여기서, 게이트전극(14) 물질로 D-폴리실리콘이나 텅스텐 실리사이드 및 텅스텐의 조합으로 사용되며, 게이트 하드마스크(15) 재료로 산화막이나 질화막 또는 이들의 조합 등을 사용한다.
이어서, 이온주입 등을 이용하여 소스/드레인 접합(16)을 형성시킨 다음, 게이트전극(14) 및 게이트 하드마스크(15)에 측벽 스페이서(Sidewall spacer, 17)를 형성시키는 바, 경우에 따라 셀영역의 접합과 로직 영역에서의 소스/드레인 접합의 농도를 달리하며, 소스/드레인 접합(16)의 저항이나 후속 콘택 저항을 줄이기 위해 살리사이드(Self align silicide, Salicide) 공정을 적용하기도 한다. 또한, 측벽 스페이서(17) 재료로 산화막, 질화막 또는 이들의 조합을 사용하기도 한다.
계속해서, 게이트 하드마스크(15)를 포함한 전체 구조 상부에 층간절연막(18)을 증착시킨 다음 평탄화한다.
다음으로, 도 1b에 도시된 바와 같이 D-폴리실리콘 또는 텅스텐 등을 이용하여 셀영역(11)의 콘택 플러그(19) 예컨대, 스토리지노드용 콘택 플러그를 형성한 다음, 층간절연막(20)을 증착한 후, 셀영역(11)엔 비트라인 콘택홀(21)을 로직 영역(12)엔 MOS(Metal Oxide Semiconductor)의 게이트전극(15) 또는 소스/드레인 접합(16)을 노출시키는 콘택홀(22) 즉, 금속배선 콘택홀을 형성시킨다.
다음으로, 도 1c에 도시된 바와 같이 상기 콘택홀(21, 22)에 각각 매립된 플러그 예컨대, 비트라인 콘택 플러그(23)와 MOS 콘택 플러그(24)를 형성한 다음, 셀영역(11)에는 비트라인(25)을 로직 영역(12)에는 금속배선(Local interconnection line, 26)을 형성하는 바, 그 물질로는 텅스텐 또는 텅스텐 실리사이드 등을 이용한다.
이어서, 비트라인(25) 및 금속배선(26)이 형성된 전체 구조 상부에 층간절연막(27, 28)을 형성하는 바, 도면부호 '27'은 비트라인(25)의 산화방지 및 접착력울 높이기 위한 것으로 생략되기도 한다.
다음으로, 도 1d에 도시된 바와 같이 셀영역(11)의 층간절연막(27, 28)을 선택적으로 식각하여, 콘택 플러그(19) 표면을 노출시키는 콘택홀을 형성한 다음, 전도성 물질을 이용하여 플러그(29)를 형성하는 바, 이러한 이중 플러그 기술은 패턴의 미세화에 따른 셀 캐패시턴스의 증가를 위해 셀 캐패시터의 높이를 높이기 위해 사용되는 것으로, 도면부호 '19'와 '29'로 이루어지는 이중 플러그는 후속 셀 캐패시터 하부전극 즉, 스토리지노드용 플러그로 이용된다.
계속해서, 도 1e에 도시된 바와 같이 플러그(29) 및 층간절연막(18)을 포함한 전체 구조 상부에 식각멈춤막(30) 및 층간절연막(31)을 차례로 증착한 다음, 셀 영역(11)에서 후속 하부전극이 형성될 영역의 층간절연막(31)과 식각멈춤막(30)을 선택적으로 식각하여 제거한다.
여기서, 식각멈춤막(30)은 습식식각시 마스킹(Masking)층으로 사용되므로 습식식각의 케미칼(Chemical) 조성에 따라 바뀌게 되며, 통상 질화막계열의 물질이 사용된다.
이어서, 전체 구조 상부에 폴리실리콘 또는 텅스텐 등의 하부전극용 재료를 증착하여 셀 캐패시터용 하부전극(32)을 형성한 다음, 전체 구조 상부에 절연막(33)을 형성하는 바, 절연막(33)은 하부전극(32) 식각을 위한 것으로 SOG(Spin On Glass) 또는 필드산화막 등에 이용되는 산화막 등이 사용된다.
이어서, 층간절연막(21) 표면이 노출될 때까지 화학기계적 연마(Chemical Mechanical Polishing; 이하 CMP라 함)를 실시함으로써, 이웃하는 하부전극(32)간 분리가 이루어지도록 한 다음, 셀영역(11) 상의 층간절연막(31) 및 절연막(33)을선택적으로 제거하여 하부전극(32)이 노출되도록 한다.
다음으로, 도 1f에 도시된 바와 같이, DRAM 캐패시터 유전체층(34)과 상부전극(35)을 형성하는 바, 유전체층(34)은 통상의 산화막 계열 또는 Ta2O5등을 이용할 수 있다.
다음으로, 도 1g에 도시된 바와 같이 상부전극(35)을 포함한 전체 구조 상부에 층간절연막(26, 27)을 증착한 다음, 식각 및 증착과 식각 공정을 반복함으로써 금속배선(38, 39, 40)을 형성한다.
이 때, 금속배선(38, 39, 40)은 로직 영역(12)에서 아날로그 캐패시터의 하부전극(38)으로 사용되는 동시에 로직이나 셀 주변영역의 로컬배선을 연결하는 배선(39) 역할도 하게 되며, 로직 아날로그 캐패시터의 하부전극(38)으로는 Al 또는 텅스텐 등을 이용한다.
이어서, 산화막, 질화막 또는 이들의 조합을 이용하여 로직 아날로그 캐패시터용 유전체층(41)을 증착한 다음, TiN 등을 이용하여 상부전극(42)을 증착한 후, 로직 영역(12)의 아날로그 캐패시터 상부전극(42)을 패터닝하는 바, 이 때 로직 아날로그 캐패시터의 유전체층(41)은 캐패시터 이외의 영역에서는 식각되어 제거된다.
다음으로, 도 1h에 도시된 바와 같이 층간절연막(43, 45)과 금속배선(44)을 형성함으로써, MDL 등의 반도체 소자 제조 공정이 완료된다.
그러나, 상기한 바와 같이 이루어지는 제1종래기술의 경우 다음과 같은 문제점이 발생하게 된다.
1. 셀영역에서의 디지탈 캐패시터용 전극 형성시 그 전극 물질을 기판 전면에 증착한 후 로직 영역에서의 증착된 전극 물질을 제거하고, 로직 영역에서의 캐패시터 형성 시에도 셀영역에 증착된 전극 물질을 제거해야하므로 귀금속인 전극 물질의 소모에 따른 경비 부담에 따라 셀 캐패시터 형성을 MIS나 SIS 구조로 밖에 형성시킬 수 없다. 이는 공정이 복잡해짐은 물론 공정 미세화에 의해 저장 용량이 한계에 도달하게 된다.
2. DRAM 등의 셀 공정 완료 후 로직 영역에서의 금속배선을 형성하기 때문에 로직 영역의 금속배선용 콘택홀 깊이가 깊어지며 이를 채우기 위한 공정이 어려워진다. 이 문제점은 패턴이 미세화될수록 더욱 심각한 결과를 초래한다.
3. MDL 등의 반도체 소자에서 로직 아날로그 캐패시터를 금속배선들 사이에 형성시키는데에 있다. 즉, 공정 수가 증가하는 문제가 있고, 더욱 심각한 문제는 아날로그 캐패시터의 타폴로지(Topology)로 인해 층간절연막의 평탄화가 어려워진다.
<제2종래기술>
한편, 다음은 미국특허(Method of fabricating DRAM (US 6,143,601) UMC Taiwan))을 나타내는 제2종래기술로서 이하 첨부한 도 2a 내지 2d를 참조하여 상세하게 설명한다.
먼저, 도 2a에 도시된 바와 같이 기판에 로직 영역(22)과 DRAM 등의셀영역(51)의 웰(Well) 및 아이솔레이션(53)을 형성시킨 후, 게이트전극(54)/게이트 하드마스크(55)를 증착 후 패터닝한다.
여기서, 게이트전극(54) 물질로 D-폴리실리콘이나 텅스텐 실리사이드 및 텅스텐의 조합으로 사용되며, 게이트 하드마스크(55) 재료로 산화막이나 질화막 또는 이들의 조합 등을 사용한다.
이어서, 통상적인 이온주입 등을 이용하여 소스/드레인 접합(56)을 형성시킨 다음, 게이트전극(54) 및 게이트 하드마스크(55)에 측벽 스페이서(57)를 형성시키는 바, 경우에 따라 셀영역에서의 소스/드레인 접합(56)과 로직 영역에서의 소스/드레인 접합(56)의 농도를 달리하며, 소스/드레인 접합(56)의 저항이나 후속 콘택 저항을 줄이기 위해 살리사이드 공정을 적용하기도 한다. 또한, 측벽 스페이서(57) 재료로 산화막, 질화막 또는 이들의 조합을 사용하기도 한다.
계속해서, 게이트 하드마스크(55)를 포함한 전체 구조 상부에 층간절연막(58)을 증착 및 평탄화하는 바, 이 때 로직 게이트도 동시에 형성이 되어 폴리사이드/캐핑층 구조를 하게 되며, 경우에 따라 게이트의 구성에서 캐핑 구조는 생략하기도 한다.
평탄화 후, 셀영역(51)의 비트라인 콘택(59)/비트라인(60)과 로직 영역(52)의 금속배선 즉, 로컬배선 콘택(59)/로컬 배선(60)이 동시에 형성된다.
다음으로, 도 2b에 도시된 바와 같이 층간절연막(61)을 증착한 다음, 듀얼 다마신 공정을 위해 질화막 등을 이용하여 식각멈춤막(Etch stop layer, 62)을 증착한 다음 패터닝을 실시하여 후속 콘택 형성 영역 예컨대, 셀영역의 경우 스토리지노드 콘택, 로직 영역의 경우 금속배선용 콘택을 정의한 다음, 그 상부에 캐패시터 절연막(63)을 형성하는 바, 그 증착 두께는 후속 캐패시터의 두께가 되므로 적절히 조절한다.
다음으로, 도 2c에 도시된 바와 같이 셀영역(51)의 하부전극이 형성될 캐패시터 절연막(63)을 선택적으로 식각하며, 이와 동시에 로직 영역(52)의 금속 콘택이 형성될 부위도 선택적으로 식각한다.
식각공정이 완료된 후, 텅스텐 등의 셀 캐패시터 하부전극용 물질을 증착한 다음, 캐패시터 절연막(63) 표면이 드러날 때까지 CMP 또는 전면식각 등을 실시함으로써, 셀영역에는 하부전극(64)이, 로직 영역에는 텅스텐 등의 플러그(64)가 형성된다.
계속해서, 도 2d에 도시된 바와 같이 셀 캐패시터용 유전체층(65)을 증착한 후, 셀 캐패시터가 형성될 영역(51)만 남도록 나머지 영역에서는 사진 식각 공정을 통하여 제거하는 바, 이 때 유전체층(65) 물질로는 Ta2O5또는 BST 등을 사용한다.
이어서, 상부전극용 물질을 증착한 다음, 사진식각 공정을 통하여 로직배선(66) 및 셀 캐패시터용 상부전극(66)을 형성시킨다.
그러나, 상기한 바와 같이 이루어지는 제2종래기술의 경우에는 상기 제1종래기술보다 더 많은 문제점이 발생하는 바, 다음과 같다.
1. 우선, 상부전극을 위해 물질을 증착한 후, 디자인을 적절히 하여 전면식각 등을 통하여 상부전극을 형성한다고 언급되어 있으나, 이 방법이 가능할 지가의문이다. 뿐만아니라, MIS 혹은 MIM 셀 캐패시터 형성과 로직 배선을 동시에 형성하기 위해 셀 캐패시터용 유전체층 증착 후 건식식각을 포함하는 사진식각 공정을 거쳐야 하는 바, 누설(Leakage) 특성이 우수해야 하는 캐패시터 유전체층에 포토레지스트 및 플라즈마 공정이 적용됨에 따라 그 특성의 열화가 발생하게 된다.
2. 셀 스토리지노드를 하부전극 형성시 동시에 형성시키므로 스토리지노드를 전극으로 채우기가 어렵다. 이는 패턴이 미세화 될수록 더욱 심각하며, DRAM 셀 비트라인과 스토리지노드 콘택과의 단락이 발생될 수 있다.
3. 상기한 바와 같은 공정 적용으로 로직 아날로그 캐패시터를 형성시킬 경우 상기의 제1종래기술에서 언급한 바와 같이 공정 수가 증가하는 문제가 있고, 더욱 심각한 문제는 아날로그 캐패시터의 타폴로지로 인해 층간절연막을 평탄화시키기가 어려워진다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비교적 간단하며 안정된 공정에 의해 고속, 고용량의 안정된 동작이 가능한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 제1종래기술에 따른 반도체 소자 제조 공정을 도시한 단면도,
도 2a 내지 도 2d는 제2종래기술에 따른 반도체 소자 제조 공정을 도시한 단면도,
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자 제조 공정을 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명
71 : 셀영역 72 : 로직 영역
73 : 아이솔레이션 74 : 게이트전극
75 : 게이트 하드마스크 76 : 소스/드레인 접합
77 : 측벽 스페이서
78, 80, 87, 88, 91, 93, 101, 102 : 층간절연막
79, 83, 84 : 콘택 플러그
85 : 비트라인
86, 103, 104, 105 : 금속배선
89, 92 : 식각멈춤막
96, 97 : 하부전극
99 : 유전체층 100 : 상부전극
상기 목적을 달성하기 위한 본 발명은, 메모리 셀영역과 로직 영역을 구비한 반도체 소자 제조 방법에 있어서, 소정 공정이 완료된 기판 전면에 층간절연막을형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 셀 캐패시터 형성 영역과 로직 아날로그 캐패시터 형성 영역을 동시에 정의하는 단계; 상기 셀 캐패시터와 상기 로직 아날로그 캐패시터의 하부전극 형성을 위해 상기 정의된 영역 상에 제1전도층을 형성하는 단계; 상기 제1전도층 상에 캐패시터 유전체층을 형성하는 단계; 및 상기 유전체층 상에 캐패시터 상부전극용 제2전도층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 메모리 셀영역과 로직 영역을 구비한 반도체 소자 제조 방법에 있어서, 소정 공정이 완료된 기판 전면에 층절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 셀 캐패시터 형성 영역과 로직 아날로그 캐패시터 형성 영역 및 금속배선 형성 영역을 동시에 정의하는 단계; 상기 셀 캐패시터와 상기 로직 아날로그 캐패시터의 하부전극 및 금속배선 형성을 위해 상기 정의된 영역 상에 제1전도층을 형성하는 단계; 상기 제1전도층 상에 캐패시터 유전체층을 형성하는 단계; 및 상기 유전체층 상에 캐패시터 상부전극용 제2전도층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 메모리 셀영역과 로직 영역을 구비한 반도체 소자 제조 방법에 있어서, 다수의 도전영역을 갖는 기판 상의 제1층간절연막을 관통하여 상기 도전영역에 콘택된 다수의 플러그를 셀영역 상에 형성하는 단계; 상기 플러그를 포함한 전체 구조 상부에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 관통하여 상기 다수의 플러그 중 일부에 콘택된 셀영역의 비트라인과 상기 제1 및 제2 층간절연막을 관통하여 상기 도전영역에 콘택된 로직 영역 상의 제1배선층을 동시에 형성하는 단계; 상기 제1배선층 및 상기 비트라인을 포함한 전체 구조 상부에 제3층간절연막과 후속 캐패시터 및 금속배선 영역을 정의하기 위한 제1식각멈춤막을 형성하는 단계; 상기 식각멈춤막 상에 제4 및 제5층간절연막을 형성하는 단계; 상기 제4 및 제5층간절연막을 선택적으로 식각하여 상기 셀 캐패시터 형성 영역과 상기 로직 아날로그 캐패시터 형성 영역 및 금속배선 형성 영역을 동시에 정의하는 단계; 상기 셀 캐패시터와 상기 로직 아날로그 캐패시터의 하부전극 및 금속배선 형성을 위해 상기 정의된 영역 상에 제1전도층을 형성하는 단계; 상기 제1전도층 상에 캐패시터 유전체층을 형성하는 단계; 및 상기 유전체층 상에 캐패시터 상부전극용 제2전도층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자 제조 공정을 도시한 단면도로서, 이하 도 3a 내지 도 3h를 참조하여 상세하게 설명한다.
먼저, 도 3a에 도시된 바와 같이 기판에 로직 영역(72)과 DRAM 등의 셀영역(71)의 웰 및 아이솔레이션(73)을 형성시킨 다음, 게이트전극(74)/게이트 하드마스크(75)를 증착 후 패터닝한다.
여기서, 게이트전극(74) 물질로 D-폴리실리콘이나 텅스텐 실리사이드 및 텅스텐의 조합으로 사용되며, 게이트 하드마스크(75) 물질로 산화막이나 질화막 또는 이들의 조합 등을 사용한다.
이어서, 이온주입 등을 통해 소스/드레인 접합(76)을 형성시킨 다음, 게이트전극(74) 및 게이트 하드마스크(75)에 측벽 스페이서(77)를 형성시키는 바, 경우에 따라 셀영역에서의 소스/드레인 접합(76)과 로직 영역에서의 소스/드레인 접합(76)의 농도를 달리하며, 소스/드레인 접합(76)의 저항이나 후속 공정에 따른 콘택 저항을 줄이기 위해 살리사이드 공정을 적용하기도 하며, 측벽 스페이서(77) 물질로 산화막, 질화막 또는 이들의 조합을 사용한다.
계속해서, 게이트 하드마스크(75)를 포함한 전체 구조 상부에 제1층간절연막(78)을 증착시킨 다음 평탄화하는 바, 이러한 평탄화 공정을 생략하기 위해 자체 평탄성이 우수한 유동성 산화막 계열 또는 SOG 등을 이용할 수도 있다.
다음으로, 도 3b에 도시된 바와 같이 D-폴리실리콘 또는 텅스텐 등을 이용하여 층간절연막(78)을 관통하여 셀영역(71)의 도전영역 즉, 소스/드레인 접합(76)에 콘택된 플러그(79) 예컨대, 스토리지노드용 콘택 플러그를 형성한 다음, 층간절연막(80)을 증착한 후, 셀영역(71)엔 비트라인 콘택홀(81)을 로직 영역(72)엔 도전영역 즉, MOS의 게이트전극(74) 또는 소스/드레인 접합(76)을 노출시키는 콘택홀(82)을 형성시키는 바, 이 때 동일 마스크를 이용하여 동일한 식각 공정을 통하여 이루어진다.
다음으로, 도 3c에 도시된 바와 같이 콘택홀(81, 82)에 각각 매립된 플러그 예컨대, 셀영역에서는 비트라인 콘택 플러그(83), 로직 영역에서는 MOS 콘택 플러그(84)를 형성한 다음, 셀영역(71)에는 비트라인(85)을 로직 영역(72)에는 금속배선(Local interconnection line, 86)을 형성하는 바, 이 때 텅스텐 또는 텅스텐 실리사이드 등을 이용한다.
이어서, 비트라인(85) 및 금속배선(86)이 형성된 전체 구조 상부에 층간절연막(87, 88)을 형성하는 바, 도면부호 '87'은 비트라인(85)의 산화방지 및 접착력울 높이기 위한 것으로 생략되기도 하며, 듀얼 다마신 공정의 식각멈춤막 등으로 이용되는 질화막 계열을 사용하는 것이 바람직하다.
계속해서, 듀얼 다마신 공정을 위해 질화막 등을 이용하여 식각멈춤막(89)을 증착한 다음 패터닝을 실시하여 후속 콘택 형성 영역 예컨대, 셀영역의 경우 셀 캐패시터 하부전극과 플러그(79)를 연결하기 위한 콘택(90), 로직 영역의 경우 금속 콘택(90)을 정의한 다음, 그 상부에 층간절연막(91)을 형성한다.
이 때, 식각멈춤막(89)은 후속 습식식각시 마스킹층으로 사용되므로 습식식각의 케미칼 조성에 따라 바뀌게 되며, 통상 질화막 계열의 물질이 사용된다.
다음으로, 도 3d에 도시된 바와 같이, 식각멈춤막(92)을 증착한 다음, 로직 아날로그 캐패시터 형성 영역을 제외한 영역의 식각멈춤막(92)을 선택적으로 식각하여 제거하는 바, 식각멈춤막(92)은 셀 캐패시터 형성을 위한 듀얼 다마신 공정시 로직 아날로그 캐패시터 형성 영역이 된다.
식각 후, 층간절연막(93)을 증착시키는 바, 층간절연막(93)의 높이는 로직아날로그 캐패시터 하부전극의 두께가 되며, 층간절연막(91, 93)은 셀 캐패시터 하부전극의 높이가 된다.
다음으로, 도 3e에 도시된 바와 같이 셀 캐패시터의 하부전극이 형성될 영역(95)과 로직 아날로그 캐패시터가 형성될 영역(94)을 동시에 식각함으로써, 셀영역의 스토리지노드 및 로직 영역의 금속배선 영역이 듀얼 다마신 공정을 통해 형성된다.
이 때, 금속배선은 로직 영역에서 뿐만이 아니라 셀영역 내의 주변영역에서의 금속배선도 동일하게 적용이 가능하다.
다음으로, 도 3f에 도시된 바와 같이, 하부전극용 전도층을 증착한 다음, 그 전면에 절연막(98)을 증착한다.
여기서, 하부전극용 전도층 물질로는 Pt, Ir, Ru 또는 이들의 산화물을 단독 또는 조합하여 사용할 수 있으며, 절연막(98)은 SOG 또는 FOX를 포함할 수 있다.
또한, 하부전극(97) 형성 전에 하지 플러그(79)와 콘택되는 부분에서의 확산방지 특성을 향상시키기 위해 TiN, TaN 또는 ZrN 등을 사용할 수 있다.
이어서, 층간절연막(93) 표면이 노출될 때까지 CMP 또는 전면식각을 실시함으로써, 이웃하는 하부전극(97)을 분리시켜 DRAM 캐패시터용 하부전극(97)과 로직 캐패시터용 하부전극(96)을 형성시킨다.
다음으로, 도 3g에 도시된 바와 같이 사진 및 습식식각 공정을 통해 셀영역(71)의 층간절연막들(91, 93, 98)을 선택적으로 제거한다. 이 때, 식각방지막(89)은 습식식각용 마스킹층 역할을 한다.
이어서, 셀 및 로직 아날로그 캐패시터용 유전체층(99)을 형성하는 바, BST, PZT, SBT 또는 Ta2O5등을 증착한 다음, 상부전극용 전도층을 증착한 다음, 사진식각 공정을 실시하여 상부전극(100)을 형성한다.
다음으로, 도 3h에 도시된 바와 같이 전면에 층간절연막(101, 102)을 차례로 증착한 다음, 층간절연막(101, 102)을 선택적으로 식각한 다음, 전도 물질을 증착 후 패터닝하여 하여 금속배선(103, 104, 105)을 형성한다.
이 때, 배선라인은 로직영역(72)에서 아날로그 캐패시터의 상하부전극(96, 100)에 연결되는 동시에 로직이나 셀 주변영역의 로컬 배선을 연결하는 배선(104) 역할을 한다. 또한, 금속배선(35)은 셀영역(71)의 상부전극(100)에 연결되어 전압을 인가하는 역할도 하게되며, 이러한 배선 물질로는 Al, W 또는 구리 등을 이용할 수 있다.
상기한 바와 같이 이루어지는 본 발명은 다음과 같은 장점이 있다.
1. DRAM 등의 셀에 MIM 구조의 셀 캐패시터 구조를 채용하여 유전율이 높은 캐패시터 유전체를 사용할 수 있으므로 패턴 미세화에 의한 DRAM 셀 캐패시터 면적 축소에 대응하여 높은 캐패시턴스를 유지할 수 있다.
2. 상,하부전극을 사용함에 있어 문제시 되었던 식각의 어려움을 듀얼 다마신 공정을 적용하여 해결하였고, 차세대 기가급 DRAM에 적용할 수 있게 MIM 캐패시터의 3차원 구조를 얻을 수 있어 표면적 확보에 유리하다.
3. DRAM 셀의 하부전극 형성시 로직 영역의 금속 콘택을 형성시킬 수 있기 때문에 로직영역의 금속 콘택 깊이를 낮게 관리하고, 채움을 쉽게할 수 있어 보다 안정된 공정괸리 및 수율 향상을 기대할 수 있다.
4. 로직 아날로그 캐패시터를 MIM 구조를 채용하여 PIP에 비해 안정된 캐패시턴스를 유지할 수 있고, 캐패시터를 형성하는데 추가되는 공정이 거의 없고 공정 난이도가 낮으며, 로직 아날로그 캐패시터에 추가되는 상부전극이 필요없기 때문에 타폴로지가 완화되고, 후속 층간절연막의 평탄화가 용이해진다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 MIM 캐패시터의 3차원 구조를 구현하여 차세대 기가비트 DRAM의 구현을 가능할 수 있도 하며, SOC가 용이해지고, 특히 DRAM 혼재 칩 제조시 아날로그 캐패시터와 DRAM의 셀 캐패시터 구조를 동시에 MIM으로 구현하기 때문에 공정이 단순해지며, 비용절감 및 후속 공정의 안정화레 기여할 수 있는 효과를 기대할 수 있다.

Claims (12)

  1. 메모리 셀영역과 로직 영역을 구비한 반도체 소자 제조 방법에 있어서,
    소정 공정이 완료된 기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 셀 캐패시터 형성 영역과 로직 아날로그 캐패시터 형성 영역을 동시에 정의하는 단계;
    상기 셀 캐패시터와 상기 로직 아날로그 캐패시터의 하부전극 형성을 위해 상기 정의된 영역 상에 제1전도층을 형성하는 단계;
    상기 제1전도층 상에 캐패시터 유전체층을 형성하는 단계; 및
    상기 유전체층 상에 캐패시터 상부전극용 제2전도층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 층간절연막은 제1 및 제2 층간절연막이 적층된 것으로, 상기 로직 아날로그 캐패시터가 형성될 영역 상에서는 상기 제1 및 제2 층간절연막 사이에 식각멈춤막을 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 제1전도층을 형성하는 단계는,
    상기 정의된 영역 상에 제1전도층 물질을 증착하는 단계;
    상기 제1전도층 상에 평탄화된 제3층간절연막을 형성하는 단계;
    상기 제2층간절연막이 노출될 때까지 평탄화하는 단계; 및
    상기 셀영역 상의 상기 제1, 제2 및 제3 층간절연막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 메모리 셀영역과 로직 영역을 구비한 반도체 소자 제조 방법에 있어서,
    소정 공정이 완료된 기판 전면에 층절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 셀 캐패시터 형성 영역과 로직 아날로그 캐패시터 형성 영역 및 금속배선 형성 영역을 동시에 정의하는 단계;
    상기 셀 캐패시터와 상기 로직 아날로그 캐패시터의 하부전극 및 금속배선 형성을 위해 상기 정의된 영역 상에 제1전도층을 형성하는 단계;
    상기 제1전도층 상에 캐패시터 유전체층을 형성하는 단계; 및
    상기 유전체층 상에 캐패시터 상부전극용 제2전도층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 층간절연막은 제1 및 제2 층간절연막이 적층된 것으로, 상기 로직 아날로그 캐패시터가 형성될 영역 상에서는 상기 제1 및 제2 층간절연막 사이에 식각멈춤막을 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 제1전도층을 형성하는 단계는,
    상기 정의된 영역 상에 제1전도층 물질을 증착하는 단계;
    상기 제1전도층 상에 평탄화된 제3층간절연막을 형성하는 단계;
    상기 제2층간절연막이 노출될 때까지 평탄화하는 단계; 및
    상기 셀영역 상의 상기 제1, 제2 및 제3 층간절연막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 금속배선은 셀영역 또는 로직 영역에 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 메모리 셀영역과 로직 영역을 구비한 반도체 소자 제조 방법에 있어서,
    다수의 도전영역을 갖는 기판 상의 제1층간절연막을 관통하여 상기 도전영역에 콘택된 다수의 플러그를 셀영역 상에 형성하는 단계;
    상기 플러그를 포함한 전체 구조 상부에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 관통하여 상기 다수의 플러그 중 일부에 콘택된 셀영역의 비트라인과 상기 제1 및 제2 층간절연막을 관통하여 상기 도전영역에 콘택된 로직 영역 상의 제1배선층을 동시에 형성하는 단계;
    상기 제1배선층 및 상기 비트라인을 포함한 전체 구조 상부에 제3층간절연막과 후속 캐패시터 및 금속배선 영역을 정의하기 위한 제1식각멈춤막을 형성하는 단계;
    상기 식각멈춤막 상에 제4 및 제5층간절연막을 형성하는 단계;
    상기 제4 및 제5층간절연막을 선택적으로 식각하여 상기 셀 캐패시터 형성 영역과 상기 로직 아날로그 캐패시터 형성 영역 및 금속배선 형성 영역을 동시에 정의하는 단계;
    상기 셀 캐패시터와 상기 로직 아날로그 캐패시터의 하부전극 및 금속배선 형성을 위해 상기 정의된 영역 상에 제1전도층을 형성하는 단계;
    상기 제1전도층 상에 캐패시터 유전체층을 형성하는 단계; 및
    상기 유전체층 상에 캐패시터 상부전극용 제2전도층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 제4층간절연막 형성 후,
    상기 로직 아날로그 캐패시터가 형성될 영역 상에 제2식각멈춤막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 8 항에 있어서,
    상기 제1전도층을 형성하는 단계는,
    상기 정의된 영역 상에 제1전도층 물질을 증착하는 단계;
    상기 제1전도층 상에 평탄화된 제6층간절연막을 형성하는 단계;
    상기 제5층간절연막이 노출될 때까지 평탄화하는 단계; 및
    상기 셀영역 상의 상기 제4, 제5 및 제6 층간절연막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 금속배선은 셀영역 또는 로직 영역에 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 도전영역은 셀영역에서는 트랜지스터의 소스/드레인 접합, 로직 영역에서는 트랜지스터의 게이트전극 또는 소스/드레인 접합인 것을 특징으로 하는 반도체 소자 제조 방법.
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