KR100861855B1 - 금속-절연체-금속 커패시터 및 그 제조 방법 - Google Patents
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Abstract
MIM 커패시터의 구조 및 제조 방법이 제공된다. 그 구조는, 반도체 기판 상에 형성되는 층간 유전체 층과; 상기 층간 유전체 층에 형성되고, 그 상면이 상기 층간 유전체 층의 상면 아래로 오목한 구리 저부 전극과; 상기 구리 저부 전극의 상면에 형성되고, 그 상면이 상기 층간 유전체 층의 상기 상면과 동일 평면에 있는 제1 도전성 확산 장벽과; 상기 제1 도전성 확산 장벽의 상면과 직접 접촉하는 제2 도전성 확산 장벽과; 상기 제2 도전성 확산 장벽의 상면과 직접 접촉하는 MIM 유전체; 및 상기 MIM 유전체의 상면과 직접 접촉하는 상부 전극을 포함하는 전자 장치를 포함한다.
MIM 커패시터, MIM 유전체, 도전성 확산 장벽, 유전성 확산 장벽층
Description
본 발명은 반도체 구조 및 그 제조에 관한 것이며, 더욱 상세하게는, 고(高) K 유전 재료 및 구리 야금학과 혼화적인 금속-절연체-금속(MIM) 커패시터 및 그 제조 방법에 관한 것이다.
MIM 커패시터는 집적 회로, 특히 RF(radio frequency) 및 다른 고주파수 애플리케이션(application)에 사용되는 집적 회로에 점점 더 사용되고 있다. 고주파수 애플리케이션과 혼화적인 고성능 커패시터에 대한 요건으로 인하여 산업분야에서 MIM 커패시터 내의 절연체에 고(高) K 유전 재료를 사용하고 있다. 하지만, 고(高) K 유전체는 구리 접속부를 갖는 집적 회로에 사용되는 경우, 구리 확산에 대한 저항성이 현저하게 열악하여, 심각한 단점을 가지며, 이는 수율 및 신뢰성 문제를 야기한다. 따라서, 구리 접속 기술과 혼화적인 MIM 구조 및 그 제조 방법에 대한 요구가 있다.
본 발명의 제 1 태양에 따르면, 반도체 기판 상에 형성되는 층간 유전체 층과, 상기 층간 유전체 층에 형성되고, 그 상면이 상기 층간 유전체 층의 상면 아래로 오목한 구리 저부 전극과, 상기 구리 저부 전극의 상면에 형성되고, 그 상면이 상기 층간 유전체 층의 상면과 동일한 평면상에 있는 제1 도전성 확산 장벽과, 상기 제1 도전성 확산 장벽의 상면과 직접 접촉하는 제2 도전성 확산 장벽과, 상기 제2 도전성 확산 장벽의 상면과 직접 접촉하는 MIM 유전체와, 상기 MIM 유전체의 상면과 직접 접촉하는 상부 전극을 포함하는 전자 장치가 제공된다.
본 발명의 제 2 태양에 따르면, 반도체 기판을 제공하는 단계와, 상기 반도체 기판 상에 층간 유전체 층을 형성하는 단계와, 그 상면이 상기 층간 유전체 층의 상면 아래로 오목한 구리 저부 전극을 상기 층간 유전체 층에 형성하는 단계와, 상기 저부 전극의 상기 상면과 직접적으로 접촉하고, 그 상면이 상기 층간 유전체 층의 상기 상면과 동일 평면에 있는 제1 도전성 확산 장벽을 형성하는 단계와, 상기 제1 도전성 확산 장벽의 상면에 제2 도전성 확산 장벽을 형성하는 단계와, 상기 제2 도전성 확산 장벽의 상면과 직접 접촉하는 MIM 유전체를 형성하는 단계와, 상기 MIM 유전체의 상면과 직접 접촉하는 상부 전극을 형성하는 단계를 포함하는 전자 장치의 제조 방법이 제공된다.
삭제
본 발명의 제 3 태양에 따르면, 반도체 기판 상에 형성되는 층간 유전체 층; 상기 층간 유전체 층에 형성되고, 상기 층간 유전체 층 아래로 오목한 구리 코어 및 상기 구리 코어의 측벽들과 저면 상의 도전성 라이너를 포함하는 저부 전극; 상기 저부 전극안으로 오목하고 상기 구리 코어의 전체 상면과 직접 접촉하며, 그 상면이 상기 층간 유전체 층의 상면 및 상기 도전성 라이너의 상면과 동일 평면에 위치하는 도전성 확산 장벽; 상기 도전성 확산 장벽의 상면과 직접 접촉하는 MIM 유전체; 및 상기 MIM 유전체의 상면과 직접 접촉하는 상부 전극를 포함하는 전자 장치가 제공된다.
도 1a는 본 발명에 따른 예시적인 MIM 커패시터의 단면도.
도 1b는 본 발명에 따른 MIM 커패시터를 합체하는 접속 구조의 상면도이며, 도 1c는 도 1b의 선 1C-1C에 따른 단면도.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 MIM 커패시터의 제조를 설명하는 단면도.
도 3a는 본 발명에 따른 레지스터에의 콘택의 상면도이며, 도 3b는 도 3a의 선 3B-3B에 따른 단면도.
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 따른 MIM 커패시터의 제조를 설명하는 단면도.
도 5a 내지 도 5f는 본 발명의 제 3 실시예에 따른 MIM 커패시터의 제조를 설명하는 단면도.
도 6a 내지 도 6f는 본 발명의 제 4 실시예에 따른 MIM 커패시터의 제조를 설명하는 단면도.
도 7a 내지 도 7f는 본 발명의 제 5 실시예에 따른 MIM 커패시터의 제조를 설명하는 단면도.
도 1a는 본 발명에 따른 예시적인 MIM 커패시터(100)의 단면도이다. 도 1a에서, MIM 커패시터(100)는 구리 코어 도체(110)와 도전성 라이너(conductive liner)(115)로 이루어진 저부 전극(bottom electrode)(105)을 포함한다. MIM 커패시터(100)는 저부 전극(105)의 상면(125) 상에 형성되는 도전성 확산 장벽(conductive diffusion barrier)(120)과, 도전성 확산 장벽(120)의 상면(135) 상에 형성되는 유전체 층(dielectric layer)(130)과, MIM 유전체(130)의 상면 상에 형성되는 상부 전극(top electrode)(140)을 더 포함한다. 확산 장벽(120)은 MIM 유전체(130)가 산화물을 포함하는 경우 구리 코어 도체(110)와 MIM 유전체(130)의 반응에 의한 CuO의 형성을 방지할 뿐만 아니라 저부 전극(105)으로부터의 구리 확산을 방지하기 위한 것이다. 상부 전극(140)은 코어 도체(155)와, 선택적인 저부 도체(150)와, 선택적인 상부 도체(165)를 포함한다. 도 1a에서, 도체 확산 장벽(120)은 저부 전극(105)의 측벽(150)을 지나 연장하지만, 이러한 특징은 본 발명의 각각의 모든 실시예에서 나타나지는 않는다. 저부 전극(105), 도전성 확산 장벽(120), 유전체(130), 및 상부 전극(140) 사이의 기하학적 관계는 본 발명의 각종 실시예의 각각에 관련하여 후술한다.
일 예에서, 도전성 라이너(115)는 Ta층, TaN층, 또는 그 층들의 조합을 포함한다. 일 예에서, 도전성 확산 장벽(120)은 약 5 내지 200nm 두께의, W, Ta 또는 TaN 과 같은 내화 금속층, WN, TaN, TaSiN, Pt, IrO2 또는 RuO2 등의 도전성 재료층, 또는 그 층들의 조합을 포함한다. 일 예에서, MIM 유전체(130)는 약 2 내지 20nm 두께의, SiO2, Si3N4 또는 SiC 층, Ta2O5, BaTiO3, HfO2, ZrO2 또는 Al2O3 등의 고(高) K 유전체 층, 또는 그 층들의 조합을 포함한다. 일 예에서, 상부 전극(140)은 약 50 내지 300nm 두께를 가지며, 상부 전극(140)의 코어 도체(155)는 Al 또는 W를 포함하며, 상부 및 저부 도체(160 및 165)는 TiN 또는 TaN을 포함한다. 본 발명의 모든 실시예는 이들 재료를 MIM 커패시터에 이용한다.
도 1b는 본 발명에 따른 MIM 커패시터를 합체하는 접속 구조의 상면도이며, 도 1c는 도 1b의 선 1C-1C에 따른 단면도이다. 도 1b 및 1c는 본 발명의 MIM 커패시터를 집적 회로 장치의 다마신(damascened) 배선층에 합체하는 일 예이다. 예시적인 층간 유전체(ILD) 스택(170)은 반도체 기판(180)의 상면(175) 상에 형성된다. ILD 스택(170)은 기판(180)의 상면(175) 상에 형성되는 제 1 ILD(185)와 제 2 ILD(190)의 상면(195) 상에 형성되는 제 2 ILD(190)를 포함한다. 제 1 ILD(185) 에는 저부 전극(105)이 형성된다. 저부 전극(105)은 MIM으로의 전기 배선 접속부의 역할도 한다. 제 2 ILD(190)에는 도전성 확산 장벽(120)과, 유전체(130)와, 상부 전극(140)이 형성된다. 또한, 제 2 ILD(195)에는 비어(via)(205)를 통한 MIM 커패시터의 상부 플레이트(140)에의 전기 접속용 도체(200)가 형성된다. 도체(200) 및 비어(205)는 구리 코어(210) 및 도전성 라이너(215)를 포함한다.
두 개의 ILD 층이 도 1c에 도시되었지만, 임의 수의 ILD 층이 집적 회로 장 치에 사용될 수 있으며, MIM 커패시터는 임의의 두 인접 ILD 층 내부에, 저부 전극은 두 ILD 층 중 하층 내부에, MIM 유전체 및 상부 전극은 두 ILD 층 중의 상층 내부에 물리적으로 위치될 수 있다. 도전성 확산 장벽은 상부 ILD층과 하부 ILD층의 어느 한쪽 또는 양쪽 내부에 위치될 수 있다. ILD 재료의 예는 테트라에톡시실란(TEOS), 플루오르화 실리콘 산화물 유리(FSG), 및 다른 화학적 기상 증착(CVD) 산화물과 같은 증착 산화물을 포함한다.
도 2a 내지 2f는 본 발명의 제 1 실시예에 따른 MIM 커패시터의 제조를 설명하는 단면도이다. 도 2a에서, ILD(220)는 반도체 기판(224)의 상면(222) 상에 형성된다. ILD(220)에는, 저부 전극(226A) 및 도체(226B)가 형성된다. 저부 전극(226A)은 구리 코어 도체(228A) 및 도전성 라이너(230A)를 포함한다. 도체(226B)는 구리 코어 도체(228B)와 도전성 라이너(230B)를 포함한다. 도전성 라이너 및 ILD 재료는 상술한 바와 같다. 저부 전극(226A) 및 도체(226B)는 다마신 공정(damascene process)에 의해서 형성된다. 다마신 공정에서, ILD 위에 도포된 마스킹 층을 사진-식각적으로 패터닝하고, ILD의 반응성 이온 에칭(RIE)을 수행하고, 마스킹 층을 제거하고, 도전성 라이너를 퇴적하고, 구리 시드층을 퇴적하고, 트랜치를 충전하도록 구리를 도금하고, 도전성 라이너 및 ILD를 평탄화하기 위해 화학적-기계적 연마(CMP) 공정을 수행함으로써, 트래치(trench)를 ILD에 형성한다. 저부 전극(226A)은 MIM 커패시터의 저부 전극이 되며, 도체(226B)는 통상적인 접속 도체이다.
도 2b에서, 도전성 확산 장벽층을 퇴적하고, 사진-식각적으로 패터닝하고, RIE 공정을 수행하여 도전성 확산 장벽(232A 및 232B), 레지스터(232C) 및 정렬 마크(232D)를 ILD(220)의 상면(234) 상에 형성한다. 도전성 확산 장벽(232A 및 232B)은 제 1 및 제 2 도체(226A 및 226B)를 각각 중첩하는 것을 유념해야 한다. 도전성 확산 장벽의 재료와 두께는 상술한 바와 같다.
도 2c에서, 블랭킷(blanket) MIM 유전체 층(236)이 퇴적된다. MIM 유전체의 재료와 두께는 상술한 바와 같다.
도 2d에서, 도체가 퇴적되고, 사진-식각적으로 패터닝되고 RIE 식각되어, MIM 유전체 층(236)의 상면(240) 상에 상부 전극(238)이 형성된다. 상부 전극(238)은 도전성 확산 장벽(232A) 및 저부 전극(226A) 위에 대하여 정렬된다. 상부 전극(238)은 도전성 확산 장벽(232A)을 네거티브 하게 중첩한다(즉, 도전성 확산 장벽(232A)보다 더 좁다). 상부 전극의 재료와 두께는 상술한 바와 같다.
도 2e에서, 선택적인 RIE 스톱층(stop layer)(242)이 MIM 유전체층(236)의 상면(240)과 상부 전극(238)의 상면(246) 및 측벽(248) 상에 퇴적된다. 일 예에서, RIE 스톱층(242)은 약 5 내지 50nm의 두께를 갖고, Si3N4를 포함한다.
도 2f에서, 제 2 ILD 층(250)은 RIE 스톱층(242)의 상면(252) 상에 퇴적된다. 일체적인 비어(256A, 256B, 및 256C)를 갖는 도체(254A, 254B, 및 254C)가 각각 RIE 스톱층(242)을 통하여 상부 전극(238), 도체(226B), 및 레지스터(232C)와 전기적으로 접촉하도록 각각 형성된다. 도체(254A, 254B, 및 254C)는 듀얼(dual) 다마신 공정에 의해서 형성된다. 듀얼 다마신 공정에서, ILD 위에 도포된 제 1 마 스킹 층을 사진-식각적으로 패터닝하고, ILD의 RIE를 수행하여 ILD 내부의 트랜치를 식각하고, 제 1 마스킹 층을 제거하고, ILD 및 트랜치 위에 도포된 제 2 마스킹 층을 사진-식각적으로 패터닝하고, ILD의 RIE를 수행하여 트랜치의 저부에 비어를 에칭하고, 제 2 마스킹층을 제거하고, 도전성 라이너를 퇴적하고, 구리시드층을 퇴적하고, 구리 도금을 행하여 트랜치를 충전하고, CMP 공정을 수행하여, 구리, 도전성 라이너 및 ILD의 표면을 평탄화함으로써, ILD에 도체를 형성한다.
두 개의 ILD 층이 도 2f에 도시되었지만, 임의 수의 ILD 층이 집적 회로 장치에 사용될 수 있으며, MIM 커패시터는 임의의 두 인접 ILD 층 내부에, 저부 전극은 두 ILD 층 중 하층 내부에, MIM 유전체 및 상부 전극은 두 ILD 층 중의 상층 내부에 물리적으로 위치될 수 있다.
도 3a는 본 발명에 따른 레지스터(232C)에 대한 콘택(contact)의 상면도이며, 도 3b는 도 3a의 선 3B-3B에 따른 단면도이다. 제 1 도체(254C1)는 레지스터(232C)의 제 1 단부(256A)와 전기적으로 접촉하고, 제 2 도체(254C2)는 레지스터의 제 2 단부(256B)와 전기적으로 접촉한다. 비어(256C1 및 256C2)는 레지스터(232C)의 단부에 인접하는 측부(258A 및 258B) 뿐만 아니라 단부(256A 및 256B)에 각각 중첩한다.
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 따른 MIM 커패시터의 제조를 설명하는 단면도이다. 도 4a에서, ILD(320)는 반도체 기판(324)의 상면(322) 상에 형성된다. 저부 전극(326A) 및 도체(328A)는 ILD(320)에 형성된다. 저부 전극(326A)은 구리 코어 도체(328A) 및 도전성 라이너(330A)를 포함한다. 도체(326B) 는 구리 코어 도체(328B) 및 도전성 라이너(330B)를 포함한다. 도전성 라이너 및 ILD 재료는 상술한 바와 같다. 저부 전극(326A) 및 도체(326B)는 상술한 바와 같이 다마신 공정에 의해서 형성된다. 저부 전극(326A)은 MIM 커패시터의 저부 전극이 되며, 도체(326B)는 통상적인 접속 도체이다.
도 4b에서, 코어 도체(328A 및 328B)는 습식 공정(wet process)이나 RIE 공정에 의해서 오목해진다. 도전성 확산 장벽층(332A 및 332B)은 코어 에칭 공정에 의해서 형성되는 오목부를 충전하도록 충분한 두께로 ILD(320) 상에 퇴적되고, CMP 공정이 수행되어 오목한 도전성 확산 장벽(332A 및 332B)을 형성하고, 도전성 확산 장벽과 ILD(320)의 상면(334)이 동일 평면이 되게 한다. 확산 장벽의 재료와 두께는 상술한 바와 같다.
도 4c에서, MIM 유전체(336) 및 (MIM 유전체의 상면(340) 위의) 상부 전극(338)은 도전성 확산 장벽(326A 및 326B)의 상부뿐만 아니라 ILD(320)의 상면(334) 상에 MIM 유전체층을 증착하고, MIM 유전체 층의 상면 위에 도체층을 증착하고, 도체층 위에 도포된 마스킹 층을 사진-식각적으로 패터닝하여 MIM 유전체(336) 및 상부 전극(338)의 범위를 한정하고, MIM 유전체층 및 도체층의 RIE를 수행하고, 마스크 층을 제거함으로써 형성된다. 상부 전극(338)은 오목한 도전성 확산 장벽(332A)과 저부 전극(326A) 위에 정렬된다. 상부 전극(338)은 오목한 도전성 확산 장벽(332A)을 포지티브 하게 중첩한다(즉, 도전성 확산 장벽(332A)보다 좁다). 도전성 확산 장벽의 재료와 두께, MIM 유전체의 재료와 두께, 및 상부 전극의 재료와 두께는 상술한 바와 같다.
도 4d에서, 선택적인 RIE 스톱층(342)은 상부 전극(338)의 상면(346) 및 측벽(348)과, ILD(320)의 노출된 상면(334)과, 오목한 도전성 확산 장벽(332B)의 노출된 상면(343) 상에 퇴적된다. 일 예에서, RIE 스톱층(342)은 약 5 내지 50 nm의 두께를 갖고 Si3N4를 포함한다.
도 4e에서, 제 2 ILD 층(350)은 RIE 스톱층(342)의 상면(352) 상에 퇴적된다. 일체적인 비어(356A 및 356B)를 각각 갖는 도체(354A 및 354B)는 RIE 스톱층(342)을 통하여 상부 전극(338)과, 오목한 도전성 확산 장벽(332B)을 각각 전기적으로 접촉하도록 형성된다. 도체(354A 및 354B)는 상술한 바와 같이 듀얼 다마신 공정에 의해서 형성된다.
두 개의 ILD 층이 도 4e에 도시되었지만, 임의 수의 ILD 층이 집적 회로 장치에 사용될 수 있으며, MIM 커패시터는 임의의 두 인접 ILD 층 내부에, 저부 전극은 두 ILD 층 중 하층 내부에, MIM 유전체 및 상부 전극은 두 ILD 층 중의 상층 내부에 물리적으로 위치될 수 있다.
도 5a 내지 5f는 본 발명의 제 3 실시예에 따른 MIM 커패시터의 제조를 설명하는 단면도이다. 도 5a에서, ILD(420)는 반도체 기판(424)의 상면(422) 상에 형성된다. ILD(420)에는, 저부 전극(426A) 및 도체(426B)가 형성된다. 저부 전극(426A)은 구리 코어 도체(428A) 및 도전성 라이너(430A)를 포함한다. 도체(426B)는 구리 코어 도체(428B)와 도전성 라이너(430B)를 포함한다. 도전성 라이너 및 ILD 재료는 상술한 바와 같다. 저부 전극(426A) 및 도체(426B)는 다마신 공정 (damascene process)에 의해서 형성된다. 저부 전극(426A)은 MIM 커패시터의 저부 전극이 되며, 도체(46B)는 통상적인 접속 도체이다.
도 5b에서, 코어 도체(428A 및 428B)는 습식 공정이나 RIE 공정에 의해서 오목해진다. 제 1 도전성 확산 장벽층은 코어 에칭 공정에 의해서 형성되는 오목부를 충전하도록 충분한 두께로 ILD(420) 상에 퇴적되고, CMP 공정이 수행되어 오목한 도전성 확산 장벽(432A 및 432B)을 형성하고 도전성 확산 장벽(432A 및 432B)과 ILD(420)의 상면(434)이 동일 평면이 되게 한다. 도전성 확산 장벽의 재료와 두께는 상술한 바와 같다.
도 5c에서, 상부 도전성 확산 장벽(435A), 레지스터(435B), MIM 유전체(436A), (MIM 유전체의 상면(440) 위의) 상부 전극(438A1), 및 캡(438B)은 다음과 같이 형성된다: 첫 번째로, 제 2 도전성 확산 장벽층은 오목한 도전성 확산 장벽(432A 및 432B)의 상부뿐만 아니라 ILD(420)의 상면(434) 상에 퇴적된다. 두 번째로, MIM 유전체 층이 제 2 도전성 확산 장벽층의 상면 상에 퇴적되고, 도전층이 제 2 도전성 확산 장벽층의 상면 상에 퇴적된다. 세 번째로, 도전층 위에 도포된 마스킹층이 사진-식각적으로 패터닝되어 MIM 유전체(436A)의 범위와, 상부 도전성 확산 장벽(435A) 및 레지스터(435B)의 범위와, 상부 전극(438A1)의 초기 범위와 캡(438B)의 범위를 한정한다. 네 번째로, MIM 유전체 층, 제 2 도전성 확산 장벽층, 및 도전층의 RIE가 수행되고 마스킹층이 제거된다. 도전성 확산 장벽의 재료와 두께 상술한 바와 같다.
도 5d에서, 도포된 마스킹층은 사진-식각적으로 패터닝되고, RIE가 수행되어 MIM 유전체(436B) 상부로부터 캡(438)을 제거할 뿐만 아니라, 상부 전극(438A2)의 최종 범위를 한정한다(도 5c 참조). 그 후, 마스킹 층이 제거된다. 상부 전극(438A2)은 오목한 도전성 확산 장벽(432A), 상부 도전성 확산 장벽(435A) 및 저부 전극(426A) 위에 정렬된다. 상부 전극(438A2)은 상부 도전성 확산 장벽(435A)을 네거티브하게 중첩한다(즉, 도전성 확산 장벽(435A)보다 좁게 형성된다). 상부 도전성 확산 장벽(435A)은 오목한 도전성 확산 장벽(432A)을 포지티브 하게 중첩한다(즉, 도전성 확산 장벽(432A)보다 넓게 형성된다). MIM 유전체의 재료 및 두께와, 상부 전극의 재료 및 두께는 상술한 바와 같다.
도 5e에서, 선택적인 RIE 스톱층(442)은 상부 전극(438A2)의 측벽(444) 및 상면(443)과, MIM 유전체(436A)의 상면(445A) 및 측벽(446A)과, 상부 도전성 확산 장벽(435A)의 측벽과, MIM 유전체(436B)의 상면(445B) 및 측벽(446B)과, 레지스터(435B)의 측벽과, ILD(420)의 노출된 상면(434)과, 오목한 도전성 확산 장벽(432B)의 상면(447) 상에 퇴적된다. 일 예에서, RIE 스톱층(442)은 약 5 내지 50nm의 두께를 가지며, Si3N4를 포함한다.
도 5f에서, 제 2 ILD 층(450)이 RIE 스톱층(442)의 상면(452) 상에 퇴적된다. 일체적인 비어(456A, 456B, 및 456C)를 각각 갖는 도체(454A, 454B 및 454C)가 RIE 스톱층(442)을 통하여, 상부 전극(438A2), 오목한 도전성 확산 장벽(432B) 및 레지스터(435B)에 전기적으로 접촉하도록 각각 형성된다. 도체(454A 및 454B)는 상술한 바와 같이 듀얼 다마신 공정에 의해서 형성된다.
두 개의 ILD 층이 도 5f에 도시되었지만, 임의 수의 ILD 층이 집적 회로 장치에 사용될 수 있으며, MIM 커패시터는 임의의 두 인접 ILD 층 내부에, 저부 전극은 두 ILD 층 중 하층 내부에, 도전성 확산 장벽, MIM 유전체 및 상부 전극은 두 ILD 층 중의 상층 내부에 물리적으로 위치될 수 있다.
도 6a 내지 도 6f는 본 발명의 제 4 실시예에 따른 MIM 커패시터의 제조를 설명하는 단면도이다. 도 6a에서, ILD(520)는 반도체 기판(524)의 상면(522)상에 형성된다. ILD(520)에는, 저부 전극(526A)과 도체 (526A)가 형성된다. 저부 전극(526A)은 구리 코어 도체(528A)와 도전성 라이너(530A)를 포함한다. 도체(526B)는 구리 코어 도체(528B)와 도전성 라이너(530B)를 포함한다. 도전성 라이너와 ILD의 재료는 상술한 바와 같다. 저부 전극(526A)과 도체(526B)는 상술한 바와 같이 다마신 공정에 의해서 형성된다. 저부 전극(526A)은 MIM 커패시터의 저부 전극이 되며, 도체(526B)는 통상적인 접속 도체이다.
도 6b에서, 유전성 확산 장벽층(531)은 ILD(520), 저부 전극(526A), 및 도체(526B)의 상부에 증착에 의해 형성된다. 유전성 확산 장벽(531)에 적합한 재료의 예는 약 5 내지 50nm의 두께를 갖는 Si3N4, SiC, 및 SiO2 오버 Si3N4와, FSG 오버 Si3N4를 포함한다.
도 6c에서, 도전성 확산 장벽(532A)은 저부 전극(526A)의 위에(ILD(520)를 중첩하도록)) 형성되고, 레지스터(532B)는 ILD(520)의 상면(534)에 상술한 바와 같은 다마신 공정에 의해서 형성된다. 확산 장벽의 재료 및 두께는 상술한 바와 같 다.
도 6d에서, MIM 유전체 층이 먼저 퇴적된 후 도전층이 퇴적되며, 사진-식각적으로 패터닝되고, RIE 에칭되어, MIM 유전체(536)의 상면(540)에 상부 전극(538)을 형성한다. 상부 전극(538)은 도전성 확산 장벽(532A) 및 저부 전극(526A) 위에 정렬된다. 상부 전극(538)은 도전성 확산 장벽(532A)을 포지티브 하게 중첩한다(즉, 도전성 확산 장벽(532A)보다 넓게 형성된다). 도전성 확산 장벽(532A)은 하부 전극(526A)을 포지티브 하게 중첩한다(즉, 하부 전극(526A)보다 넓게 형성된다). MIM의 유전성 재료 및 두께와, 상부 전극의 재료 및 두께는 상술한 바와 같다.
도 6e에서, 선택적 RIE 스톱층(542)은 상부 전극(538)의 상면(544)과, 상부 전극(538) 및 MIM 유전체(536)의 측벽(545)과, 레지스터(532B)의 상면과, 유전성 확산 장벽(531)의 상면(547)상에 형성된다. 일 예에서, RIE 스톱층(542)은 약 5 내지 50nm의 두께를 가지며 Si3N4를 포함한다.
도 6f에서, 제 2 ILD층(550)은 RIE 스톱층(542)의 상면(552) 상에 퇴적된다. 일체적인 비어(556A, 556B, 및 556C)를 각각 갖는 도체(554A, 554B, 및 554C)가 RIE 스톱층(542)을 통하여, 상부 전극(538), 도체(526B) 및 레지스터(532B)에 전기적으로 접촉하도록 각각 형성된다. 도체(554A, 554B, 및 554C)는 상술한 바와 같이 듀얼 다마신 공정에 의해서 형성된다.
두 개의 ILD 층이 도 6f에 도시되었지만, 임의 수의 ILD 층이 집적 회로 장치에 사용될 수 있으며, MIM 커패시터는 임의의 두 인접 ILD 층 내부에, 저부 전극 은 두 ILD 층 중 하층 내부에, 도전성 확산 장벽, MIM 유전체 및 상부 전극은 두 ILD 층 중의 상층 내부에 물리적으로 위치될 수 있다.
도 7a 내지 도 7f는 본 발명의 제 5 실시예에 따른 MIM 커패시터의 제조를 설명하는 단면도이다. 도 7a에서, ILD(620)는 반도체 기판(624)의 상면(622)상에 형성된다. ILD(620)에는, 저부 전극(626A), 도체 (626B), 및 레지스터 콘택(626C)이 형성된다. 저부 전극(626A)은 구리 코어 도체(628A)와 도전성 라이너(630A)를 포함한다. 도체(626B)는 구리 코어 도체(628B)와 도전성 라이너(630B)를 포함한다. 레지스터 콘택(626C)은 구리 코어 도체(628C)와 도전성 라이너(630C)를 포함한다. 도전성 라이너와 ILD의 재료는 상술한 바와 같다. 저부 전극(626A), 도체(626B), 및 레지스터 콘택(626C)은 상술한 바와 같이 다마신 공정에 의해서 형성된다. 저부 전극(626A)은 MIM의 저부 전극이 되며, 도체(626B)는 통상적인 접속 도체이다.
도 7b에서, 코어 도체(628A, 628B, 및 628C)는 습식 공정 또는 RIE 공정에 의해서 오목해지며, 제 1 도전성 확산 장벽층은 습식 에칭에 의해서 형성된 오목부를 충전하는데 충분한 두께로 ILD(620) 상에 증착되며, CMP 공정이 수행되어 오목한 도전성 확산 장벽(632A, 632B, 및 632C)을 형성하고, 오목한 도전성 확산 장벽과 ILD(620)의 상면이 동일 평면이 되게 한다. 도전성 확산 장벽의 재료 및 두께는 상술한 바와 같다.
도 7c에서, 상부 도전성 확산 장벽(635A), 레지스터(635B), 및 정렬 마크(635C)는 도전성 확산 장벽층을 ILD(620)의 상면(634)에 증착하고, 도전성 확산 장 벽층에 도포된 마스킹 층을 사진-식각적으로 패터닝하고, RIE 공정을 수행하고, 마스킹층을 제거함으로써 형성된다. 도전성 확산 장벽의 재료 및 두께는 상술한 바와 같다.
도 7d에서, 상부 도전성 확산 장벽(635A)을 덮는 MIM 유전체(636A)와, MIM 유전체(636A)를 덮는 상부 전극(638A)과, 레지스터(635B)를 덮는 유전성 캡(636B)과, 유전성 캡(636B)을 덮는 도전성 캡(636B)은 다음과 같이 형성된다: 첫 번째로, MIM 유전체 층은 상부 도전성 확산 장벽(635A), 레지스터(635B), 및 정렬 마크(635C)와, ILD(620)의 노출된 상면(634) 상에 퇴적된다. 두 번째로, 마스킹 층이 MIM 유전체층 위에 도포되고, 사진-식각적으로 패터닝되어, MIM 유전체(636A 및 636B)의 범위를 한정하고, MIM 유전체층의 RIE가 수행되고, 마스킹 층이 제거된다. 세 번째로, 도전층이 MIM 유전체(636A 및 636B)와, 정렬 마크(635C)와, ILD(620)의 노출된 상면(634) 상에 퇴적된다. 네 번째로, 상부 전극(638A)과 도전성 캡(636B)의 범위를 한정하기 위해서 마스킹 층이 도전층 위에 도포되고, 도전층의 RIE가 수행되고 마스킹 층이 제거된다. 상부 전극(638)은 MIM 유전체(636A) 위에 정렬되고, MIM 유전체는 상부 도전성 확산 장벽(635A)과 저부 전극(626A) 위에 정렬된다. 상부 전극(638A)은 MIM 유전체(636A)를 포지티브 하게 중첩하고(즉, MIM 유전체(636A)보다 넓게 형성된다), MIM 유전체 (636A)는 상부 도전성 확산 장벽(635A)을 포지티브 하게 중첩한다(즉, 상부 도전성 확산 장벽(635A)보다 넓게 형성된다). MIM 유전체의 재료 및 두께와, 상부 전극의 재료 및 두께는 상술한 바와 같다.
도 7e에서, 선택적인 RIE 스톱층(642)은 상부 전극(638A)의 상면(643) 및 측 벽(644)과, 도전성 캡(636B)의 상면(645) 및 측벽(646)과, ILD(620)의 노출된 상면(634)과, 오목한 도전성 확산 장벽(632B)의 상면(647)과, 정렬 마크(635C)의 위에 형성된다. 일 예에서, RIE 스톱층(642)은 약 5 내지 50nm의 두께를 가지며 Si3N4를 포함한다.
도 7f에서, 제 2 ILD층(650)은 RIE 스톱층(642)의 상면(652) 상에 퇴적된다. 일체적인 비어(656A 및 656B)를 각각 갖는 도체(654A 및 654B)가 RIE 스톱층(642)을 통하여, 상부 전극(638A) 및 오목한 도전성 확산 장벽(632B)에 전기적으로 접촉하도록 각각 형성된다. 도체(654A 및 654B)는 상술한 바와 같이 듀얼 다마신 공정에 의해서 형성된다.
두 개의 ILD 층이 도 7f에 도시되었지만, 임의 수의 ILD 층이 집적 회로 장치에 사용될 수 있으며, MIM 커패시터는 임의의 두 인접 ILD 층 내부에, 저부 전극은 두 ILD 층 중 하층 내부에, 도전성 확산 장벽, MIM 유전체 및 상부 전극은 두 ILD 층 중의 상층 내부에 물리적으로 위치될 수 있다.
본 발명은 레지스터 및 정렬 마크 구조뿐만 아니라, 구리 접속 기술과 혼화적인 MIM 구조 및 그 제조 방법을 제공한다.
본 발명의 실시예의 설명은 본 발명의 이해를 위한 것이다. 본 발명은 여기에 설명한 특정 실시예에 한정되지 않고, 당업자에게 자명한 바와 같이 본 발명의 범위 내에서 각종 변경, 재구성 및 치환이 이루어질 수 있다는 것을 이해해야 한다. 따라서, 첨부한 청구의 범위는 본 발명의 진정한 정신 및 범주 내에서의 변형 및 수정을 모두 포함하도록 의도된다.
Claims (30)
- 반도체 기판 상에 형성되는 층간 유전체 층;상기 층간 유전체 층에 형성되는 구리 저부 전극; - 상기 구리 저부 전극의 상면은 상기 층간 유전체 층의 상면 아래로 오목하고,상기 구리 저부 전극의 상면에 형성된 제1 도전성 확산 장벽; - 상기 제1 도전성 확산 장벽의 상면은 상기 층간 유전체 층의 상기 상면과 동일한 평면상에 있고,상기 제1 도전성 확산 장벽의 상기 상면과 직접 접촉하는 제2 도전성 확산 장벽;상기 제2 도전성 확산 장벽의 상면과 직접 접촉하는 MIM 유전체; 및상기 MIM 유전체의 상면과 직접 접촉하는 상부 전극;을 포함하는 전자 장치.
- 제 1항에 있어서,상기 제2 도전성 확산 장벽 및 상기 MIM 유전체는 모두 상기 제1 도전성 확산 장벽의 적어도 두 측면을 지나 연장되는 전자 장치.
- 제 1항에 있어서,상기 층간 유전체 층의 상기 상면에 형성되는 유전성 확산 장벽층을 더 포함하며,상기 도전성 확산 장벽의 상기 상면은 상기 유전성 확산 장벽층의 상면과 동일 평면에 있는 전자 장치.
- 제 1항에 있어서,상기 도전성 확산 장벽은 약 5 내지 200nm의, 내화 금속, W, Ta, TaN, WN, TaN, TaSiN, Pt, IrO2 또는 RuO2, 또는 이들의 조합물을 포함하는 전자 장치.
- 제 1항에 있어서,상기 MIM 유전체는 약 2 내지 20nm의, SiO2, Si3N4 또는 SiC, 고(高) K 유전체, Ta2O5, BaTiO3, HfO2, ZrO2 또는 Al2O3, 또는 이들의 조합물을 포함하는 전자 장치.
- 제 1항에 있어서,상기 상부 전극은 Al 또는 W을 포함하는 전자 장치.
- 반도체 기판을 제공하는 단계;상기 반도체 기판 상에 층간 유전체 층을 형성하는 단계;상기 층간 유전체 층에 구리 저부 전극을 형성하는 단계; - 상기 구리 저부 전극의 상면은 상기 층간 유전체 층의 상면 아래로 오목하고,상기 구리 저부 전극의 상기 상면과 직접 접촉하는 제1 도전성 확산 장벽을 형성하는 단계; - 상기 제1 도전성 확산 장벽의 상면은 상기 층간 유전체 층의 상기 상면과 동일 평면에 있고,상기 제1 도전성 확산 장벽의 상면에 제2 도전성 확산 장벽을 형성하는 단계;상기 제2 도전성 확산 장벽의 상면과 직접 접촉하는 MIM 유전체를 형성하는 단계; 및상기 MIM 유전체의 상면과 직접 접촉하는 상부 전극을 형성하는 단계;를 포함하는 전자 장치 제조 방법.
- 제 7항에 있어서,상기 제2 도전성 확산 장벽 및 상기 MIM 유전체는 모두 상기 제1 도전성 확산 장벽의 적어도 두 측면을 지나 연장되는 전자 장치 제조 방법.
- 제 7항에 있어서,상기 층간 유전체 층의 상기 상면에 유전성 확산 장벽을 형성하는 단계를 더 포함하며,상기 도전성 확산 장벽의 상기 상면은 상기 유전성 확산 장벽층의 상면과 동일 평면에 있는 전자 장치 제조 방법.
- 반도체 기판 상에 형성되는 층간 유전체 층;상기 층간 유전체 층에 형성된 저부 전극; - 상기 저부 전극은 구리 코어 및 상기 구리 코어의 측벽들과 저면 상의 도전성 라이너를 포함하고,상기 저부 전극 안으로 오목하고, 상기 구리 코어의 전체 상면과 직접 접촉하는 도전성 확산 장벽; - 상기 구리 코어의 상기 상면은 상기 층간 유전체 층의 상면 아래로 오목하고, 상기 도전성 확산 장벽의 상기 상면은 상기 층간 유전체 층의 상면 및 상기 도전성 라이너의 상면과 동일 평면에 위치하며,상기 도전성 확산 장벽의 상면과 직접 접촉하는 MIM 유전체; 및상기 MIM 유전체의 상면과 직접 접촉하는 상부 전극;을 포함하는 전자 장치.
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