CN1284226C - 有机夹层介电材料中的铜通路的剪切应力的减小 - Google Patents

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Abstract

包括逻辑电路(微处理器，ASIC或其它类型电路)或者动态随机存取存储器(DRAM)存储单元的半导体衬底上的互联层以这种方式形成：在具有0.18微米或更小的形状尺寸的技术中，间隙较窄的相邻导体/通路之间的短路次数被显著减少。这是通过以下步骤完成的：在化学-机械精加工完成后，在每一层上蚀刻以形成凹陷的铜的顶表面。控制涂敷到凹陷的铜表面上的阻隔层的厚度，以便基本上与周围绝缘表面共面。较厚的阻隔层消除了对保护层的需要，从而导致在总的电容耦合、应力和成本方面的减小。

Description

有机夹层介电材料中的铜通路的剪切应力的减小
技术领域
本发明涉及集成电路器件，作为加工半导体硅衬底的一部分，该器件使用铜互联分立电路元件，本发明尤其涉及衬底加工的改造，所述改造使金属线和通路之间的电短路减少，且具有高的纵横比和窄的空间。
背景技术
随着超大规模集成(ULSI)电路密度的增加和器件形状尺寸变为0.18微米或更小，要求组成图案的金属层的数量增多，同时减小每一层处金属线之间的间距以便有效地互联半导体芯片上的分立半导体器件。通常不同的金属互联层由绝缘材料层分开。这些插入的绝缘层具有蚀刻孔，用于将一个金属层连接至另一个金属层。通常绝缘层是介电常数k(相对于真空)为大约4.0-4.5的二氧化硅(SiO2)。
然而，随着器件尺寸减小和封装密度增加，有必要减小在每个互联层处的金属线之间的间距以便有效地进行集成电路布线。不幸的是，随着间距的减小，由于电容C与线间的间距d成反比，因此金属线之间的层内电容和层间电容增加。因此，由于电路中的信号传播时间受到RC延迟时间的负面影响，因此理想的是使导线之间的绝缘体(电介体)中的介电常数k最小化，以减小RC时间常数，从而增加电路性能(频率响应)。
为了得到介电常数为3或更小的绝缘层，通常使用相对多孔的旋压绝缘膜，诸如介电常数k为2.7-3.0的含氢硅酸盐(hydrogen silsequioxane，一种硅聚合体)(HSQ)和介电常数k为2.65的SiLKTM(Dow化学公司的商标)。然而，这些低k绝缘体(与氧化硅相比较低)通常非常多孔，因此不能为集成提供好的结构支撑。此外，吸收在多孔绝缘体中的水分和其它的化学品会引起金属线的腐蚀。
低k材料，例如Black DiamondTM似(Applied Materials的商标)，CoralTM(Novellus的商标)，SiCOH和其它类似的材料被用于半导体工业中，但它们通过CVD沉积，这与旋压电介体不同。
铜是优选的用于芯片多层互联(配线和插头)的金属，用于代替具有较高体电阻率和低电迁移阻力的铝。铜可以通过电解沉积或无电沉积和化学气相沉积(CVD)以及物理气相沉积(PVD)方法进行沉积。
铜对腐蚀具有较弱的抵抗力。不像其它的金属氧化(诸如铝的氧化)，铜易于在相对较低的温度(200℃以下)下氧化以形成Cu2O和CuO，并且不形成自保护氧化层以防止铜进一步氧化。氧化的铜使铜互联的电学性能和机械性能变差。因此，有必要用高耐蚀性材料的保护层(或密封层)覆盖显露的铜表面。
已知用于在铜上形成扩散阻隔的各种材料。这样的材料包括：Ta，W，Mo，TiW，TiN，TaN，WN，TiSiN and TaSiN，它们可用CVD或PVD进行沉积。最近，无电沉积的CoWP已被用作阻隔材料以密封导电材料。并且，CoWP中的W显著地提高了隔离性能。
然而，在与那些采用0.18微米或更小技术而在第一层金属线之间建立的较窄空间一样的较窄空间中，当保护层有选择地沉积在先前的平面化表面的暴露的铜上时，存在着与经有选择沉积的层的厚度成比例的一些侧向(旁侧)生长。当侧向生长超过铜线之间距离的一半时，保护层可与相邻的保护层接触而产生电短路。因此，在一些技术中，提出很薄的CoWP层以获得电迁移的提高，该CoWP层不易形成电短路。但是极薄的层作为铜扩散阻隔是不足的，因此，仍然需要附加的保护层，例如SiN或Blok(一种低k绝缘体材料阻隔，由Applied Materials，Inc.公司开发)。
发明内容
上述的问题，即CoWP层的厚度不足、不能作为铜(Cu)扩散阻隔使得有必要使用附加保护层。本发明提出了一种消除所述保护层的方法，从而提高了整个电路的性能。改进的电路性能是由以下的减小产生的：电容耦合、热机应力和热平衡。热平衡减小是加工步骤的数目减小的结果，加工步骤的数目的减小使加工成本较低。
应注意，低k电介体可以是有机的(例如SiLK)或无机的(例如HSQ)，因此，术语“低k电介体”将被用于指有机和无机低k绝缘体。该术语不包括以下材料，例如SiO2或Si3N4，它们分别具有大约4和8的k值。
从第一方面的方法来看，本发明包括在半导体衬底上形成导体的方法，所述半导体衬底具有顶表面，在顶表面中形成电接触区。所述方法包括以下步骤：在顶表面上形成具有较高k值的第一无机绝缘层；形成完全贯通第一无机绝缘层的通路，所述通路与接触区接触；用导电材料填充通过第一无机绝缘层的通路，以形成与接触区接触的导电插头；在第一无机绝缘层上形成具有较低k值的第一介电绝缘层；从第一介电层的顶表面在第一介电绝缘层中形成沟槽；用导电阻隔衬层为第一介电绝缘层中的沟槽加衬；用铜填充第一介电绝缘层中的沟槽直到至少达到第一介电绝缘层的顶表面的水平高度；除去一部分填充在沟槽中的铜，以便使沟槽中的铜从第一介电绝缘层的顶表面凹陷；在沟槽中的铜的顶表面上形成导电阻隔层，所述导电阻隔层具有基本上与第一低k介电层的顶表面在一个平面上的顶表面；在第一介电绝缘层上形成具有较低k值并与第一介电绝缘层为同一类型的第二介电绝缘层；在第二介电绝缘层中形成通路和沟槽，并用导电阻隔衬层为所述通路和沟槽加衬，以基本上与第一介电绝缘层的操作相同的方式填充铜、使铜凹陷并且在凹陷的铜上形成阻隔层；以及在附加的多个介电绝缘层的最后一层的顶表面上形成具有较高k值的第二无机绝缘层。
从本发明第二方面的方法来看，本发明包括在半导体衬底上形成导体的方法，所述半导体衬底具有顶表面，在顶表面中形成电接触区。所述方法包括以下步骤：在半导体衬底的顶表面上形成第一氧化硅层；形成完全贯通第一氧化硅层的通路，所述通路与接触区接触；用导电材料填充通过第一氧化硅层的通路，以形成与接触区接触的导电插头；在第一氧化硅层上形成k值比氧化硅的k值低的第一绝缘层；从第一绝缘层的顶表面在第一绝缘层中形成沟槽；用导电阻隔衬层为第一绝缘层中的通路和沟槽加衬；用铜填充第一绝缘层中的通路和沟槽直到至少第一绝缘层的顶表面层；除去一部分填充在通路和沟槽中的铜，以便使通路和沟槽中的铜从第一绝缘层的顶表面凹陷；在凹陷的铜的顶表面上涂敷导电激活层；在导电激活层上形成导电阻隔层，所述阻隔层具有基本上与第一绝缘层的顶表面在一个平面上的顶表面；在第一绝缘层上形成与第一绝缘层为同一类型的第二绝缘层；在第二绝缘层中形成通路和沟槽，并用导电阻隔衬层为所述通路和沟槽加衬，以基本上与第一绝缘层的操作相同的方式填充铜、使铜凹陷并且在凹陷的铜上形成阻隔层；以及在第二绝缘层的顶表面上形成第二氧化硅层。
附图说明
通过以下结合附图和权利要求的详细描述，将会更好地理解本发明。
图1是根据本发明，用单镶嵌(Damascene)和双镶嵌工艺制造的集成电路的横截面图；和
图2-8是集成电路的横截面图，其中使用了根据本发明的加工方法。
所述图不一定按比例绘制。
具体实施方式
在本说明书中描述了过程，其中通过凹陷铜导体和通路的表面消除无机保护层，以便提供较厚的导电扩散阻隔，同时仍保持用于金属/绝缘体堆叠所需要的总厚度。
应注意到，低k电介体可以是有机的(即SiLK)或无机的(即HSQ)，因此，术语“低k电介体”被用于指代有机和无机低k绝缘体。该术语不包括以下材料，诸如分别具有大约4和8的k值的SiO2或Si3N4。
图1是根据本发明优选实施例的半导体结构10的横截面图，包括多个微处理器或ASIC的逻辑电路，或者，作为选择，包括由形成在半导体衬底12中的漏极区14代表的动态随机存取存储器(DRAM)的存储单元。第一绝缘(金属前电介体，PMD)层18，通常是氧化硅(SiO2)被沉积到半导体衬底12的硅表面16上，并通过平版印刷被制成图案，以形成被第一导电层20装满的接触开口(未示出)，所述第一导电层通常为钨(W)，所述第一导电层成为至半导体漏极区14的接触冶金(contact metallurgy)。利用化学机械抛光(CMP)将所述表面平面化以产生基本上为平面的表面22。低k介电绝缘(金属内电介体，IMD)层24来自具有低介电常数(通常为3.7或更小)的一组材料中的一种材料，并被沉积在第一无机绝缘层18上。用单个镶嵌工艺在绝缘层24中形成开口，所述开口(沟槽)用通常为氮化钽(TaN)或氮化钛(TiN)的第二导体材料26加衬。加衬的开口被充以通常为Cu的第三导体材料28A，以形成导体并与第一导体层20接触。该表面接着使用CMP进行平面化以形成表面30。暴露的铜层28A被蚀刻以形成凹陷的顶表面28B。通常为钯(Pd)的催化层34被沉积在铜顶表面28B上，以提供催化激活的铜表面。通常为钴钨磷化物(CoWP)的阻隔层36有选择地无电沉积在钯(Pd)层表面32上，以形成基本上与表面30共面的表面38。阻隔层36可选自下列材料组中的至少一种材料，包括：CoWP，CoP，Co，Ni，NiP，W，Ru，Mo，Cr，Re，V，Mn，Zn，Sn，Pb，以及适合作为铜扩散阻隔的前述材料的任意组合。可使用任选的修整CMP工艺除去铜线和激活层顶部上的任何过剩的导电阻隔材料，或者除去任何无意中沉积在介电层顶上的阻隔材料。低k介电绝缘层40选自具有低介电常数(k值通常为大约3.7或更小)的一组材料中的一种，并被沉积在所产生的结构上。层40被蚀刻以形成带有沟槽和通路孔开口(未示出)的双镶嵌结构，所述结构具有通常用衬层44覆盖的表面40B，衬层44通常为TaN、TiN、WN或其它类似材料。这些沟槽和孔开口接着被用Cu 46填满，并用CMP将该表面平面化。暴露的铜层(未示出)被蚀刻以形成凹陷的顶表面50A。通常为钯(Pd)的催化层48被沉积在铜表面50A上。接着用通常为CoWP的导电阻隔层52有选择地无电覆盖Pd激活层48。CoWP沉积之后可以选择执行修整CMP步骤，以除去介电表面顶部上的全部CoWP过度生长和CoWP岛(点)。然而，推荐大于10nm厚度的CoWP层保留在铜线上的凹陷区内。层52的表面52A接着与低k介电绝缘层表面46A基本上共面。低k介电绝缘材料通常具有3.7或更小的介电常数，并被沉积以形成层54，在层54中蚀刻通路开口(未示出)。通路开口用通常为TaN或TiN的导体材料56加衬。该开口接着用通常为铜的层58填满，接着用CMP进行平面化。暴露的铜被蚀刻以形成凹陷的顶表面62。通常为Pd的催化层66被沉积到顶表面62上，层66具有顶表面66A。导电阻隔层68接着被选择地无电沉积到表面66A上，表面66A形成顶表面68A，表面68A基本上与表面60共面。通常为SiO2的第二层64被沉积到产生的结构上，通常为Si3N4的第三无机层70被沉积到表面64A上。导电通路(未示出)通过层64和70形成，并且在其它层中按需要形成以促进与封装上的终端(未示出)的电接触，其中在所述封装中容纳半导体结构10。
图2示出了在制造的早期阶段的半导体结构10的横截面图，其中在半导体衬底12中具有漏极区14。通常为二氧化硅(SiO2)或磷硅酸硼玻璃(BPSG)并且厚度通常为200nm-1000nm的第一无机绝缘层18被沉积到半导体衬底12的硅表面16上，并通过平版印刷形成图案，以便形成被第一导电层20装满的接触开口(未示出)，所述第一导电层通常为钨(W)，所述第一导电层成为到半导体漏极区14的接触冶金。利用化学机械抛光(CMP)将所述表面平面化以形成顶表面22。
图3示出半导体结构10的横截面图，其中，绝缘层24(从介电常数通常为大约3.7或更小的低k介电材料中选择的一种材料)被沉积或旋涂到半导体衬底12的表面上。使用单镶嵌工艺在层24中形成开口(未示出)，所述开口用第二导体层26加衬，第二导体层26由作为铜扩散的阻隔层的一类材料中的一种材料组成，所述材料通常为氮化钽(TaN)或氮化钛(TiN)。
用层26加衬的开口(沟槽)用通常为Cu的第三导电层28填满，以形成导体并与第一导体层20接触。所产生的表面接着使用CMP平面化以形成表面30。
图4示出了半导体结构10的横截面，其中，铜层28被蚀刻以形成10nm-20nm深的凹陷层28A，其具有顶部表面28B。如果使用湿法化学蚀刻，通常为过硫酸铵，则由于它对铜具有良好的选择性，衬层26被完整地留下，而如果使用活性离子蚀刻(RIE)，则衬层26将被部分或完全地除去。
图5示出了半导体结构10的横截面图，其中，凹陷的Cu层28A的顶表面28B被通常为钯(Pd)的厚度大约为1至3个原子层厚的催化激活层34所覆盖，所述催化激活层对于激活铜表面的非常有效的。通常为钴钨磷化物(CoWP)的导电阻隔层36接着有选择地无电沉积在钯(Pd)层34的顶表面上。CoWP表面36A基本上与绝缘体层24的表面30共面
图6示出了半导体结构10的横截面图，其中层40(介电常数通常为大约3.7或更小的低k介电材料)被沉积到基本为平面的表面30和36A上。层40被蚀刻以形成双镶嵌结构，双镶嵌结构产生在通路和沟槽开口(未示出)中，从而在变更的层40上形成新的表面42。类似地，表面42用通常为氮化钽(TaN)或氮化钛(TiN)的衬层44覆盖。通路和沟槽开口(未示出)接着被用铜层46填满，所述表面使用CMP进行平面化以形成顶表面46A。
图7示出了半导体结构10的横截面，其中通常用过硫酸铵湿蚀刻法蚀刻铜层46，以在铜层46中形成凹陷表面48。通常为钯(Pd)的厚度为1至3个原子层厚的激活层50接着被沉积，以覆盖凹陷的铜表面48。通常为CoWP的层52有选择地无电沉积到层50上以形成新的表面52A。CoWP层52的厚度使表面52A基本上与层40的表面46A共面。
图8示出了半导体结构10的横截面图，其中，用使用介电常数通常为大约3.7或更小的低k介电材料中的一种材料的层54覆盖表面46A。在层54中形成通路(未示出)，接着用通常为TaN或TiN的导体材料层56为该通路加衬。接着用Cu 58填满通路，用CMP对表面进行平面化以形成表面60。
图1示出了在已经利用湿或干蚀刻法使填充58的Cu通路凹陷10-20nm之后产生的半导体结构10。Cu表面62被通常为Pd的激活层66覆盖，形成表面66A。通常为CoWP的层68有选择地无电沉积到Pd表面66A上，以到达使该表面与表面60共面的厚度。通常为SiO2的无机绝缘层64接着被沉积到表面60上。随后将通常为Si3N4的第二无机绝缘层70沉积到表面64A上。在层64A和70中形成通路和沟槽，接着在通路和沟槽中形成导体以促进与封装终端的电接触，半导体结构10容纳在所述封装中。
尽管参照具体实施例对本发明进行了描述，但应当理解，这些实施例只是为了示例本发明的原理和应用。因此，应当理解，在不偏离所附权利要求限定的本发明的实质和范围的情况下，可以对这些实施例进行许多变化和设计出其它的结构。

Claims (20)

1.一种在半导体衬底上形成导体的方法，所述半导体衬底具有顶表面，在顶表面中形成电接触区，所述方法包括以下步骤：
在顶表面上形成具有较高k值的第一无机绝缘层；
形成完全贯通第一无机绝缘层的通路，所述通路与接触区接触；
用导电材料填充通过第一无机绝缘层的通路，以形成与接触区接触的导电插头；
在第一无机绝缘层上形成具有较低k值的第一介电绝缘层；
从第一介电绝缘层的顶表面在第一介电绝缘层中形成沟槽；
用导电阻隔衬层为第一介电绝缘层中的沟槽加衬；
用铜填充第一介电绝缘层中的沟槽直到至少达到第一介电绝缘层的顶表面的水平高度；
除去一部分填充在沟槽中的铜，以便使沟槽中的铜从第一介电绝缘层的顶表面凹陷；
在沟槽中的铜的顶表面上形成导电阻隔层，所述导电阻隔层具有顶表面，所述顶表面基本上与第一介电绝缘层的顶表面在一个平面上；
在第一介电绝缘层上形成具有较低的k值并与第一介电绝缘层为同一类型的第二介电绝缘层；
在第二介电绝缘层中形成通路和沟槽并用导电阻隔衬层为所述通路和沟槽加衬，以基本上与第一介电绝缘层的操作相同的方式填充铜、使铜凹陷并且在凹陷的铜上形成阻隔层；以及
在附加的多个介电绝缘层的最后一个的顶表面上形成具有较高k值的第二无机绝缘层。
2.根据权利要求1所述的方法，其特征在于，无机绝缘层具有高于3.7的k值，介电绝缘层具有3.7或更低的k值。
3.根据权利要求2所述的方法，其特征在于，每个无机绝缘层由磷硅酸硼玻璃形成。
4.根据权利要求1所述的方法，其特征在于，填充第一无机绝缘层中的通路的导电材料是钨。
5.根据权利要求1所述的方法，其特征在于，所述衬层的材料是TiN、TaN或WN。
6.根据权利要求1所述的方法，其特征在于，铜是电解沉积的。
7.根据权利要求1所述的方法，其特征在于，铜是通过从由CVD和PVD组成的一组方法中选择的一种方法而被无电沉积的。
8.根据权利要求1所述的方法，其特征在于，铜填满通路和沟槽，并且通过化学机械抛光被平面化到相应介电绝缘层的顶表面的水平。
9.根据权利要求1所述的方法，其特征在于，除去一部分铜的步骤是通过在铜蚀刻水溶液中蚀刻来完成的。
10.根据权利要求1所述的方法，其特征在于，除去一部分铜的步骤是通过活性离子蚀刻来完成的。
11.根据权利要求1所述的方法，其特征在于，还包括在凹陷的铜的顶表面上涂敷催化激活层的步骤。
12.根据权利要求11所述的方法，其特征在于，催化激活层为Pd。
13.根据权利要求1所述的方法，其特征在于，在催化激活层上形成导电阻隔层。
14.根据权利要求1所述的方法，其特征在于，导电阻隔衬层的材料选自以下一组材料中的至少一种材料，所述一组材料包括：CoWP、CoP、Co、Ni、NiP、W、Ru、Mo、Cr、Re、V、Mn、Zn、Sn、Pb，以及适合作为铜扩散阻隔的前述材料的任意组合。
15.根据权利要求1所述的方法，其特征在于，根据需要执行修整CMP工艺。
16.根据权利要求1所述的方法，其特征在于，还包括以下步骤：
在第二介电绝缘层上形成与第一介电绝缘层相同类型的多个附加介电绝缘层；和
在多个附加介电绝缘层中形成通路和沟槽并用导电阻隔衬层为所述通路和沟槽加衬，以基本上与第一介电绝缘层的操作相同的方式填充铜、使铜凹陷并且在凹陷的铜上形成阻隔层。
17.根据权利要求13所述的方法，其特征在于，每个介电绝缘层具有3.7或更小的k值。
18.根据权利要求1所述的方法，其特征在于，所述第一无机绝缘层由第一氧化硅层构成，所述第二无机绝缘层由第二氧化硅层构成。
19.根据权利要求18所述的方法，其特征在于，还包括以下步骤：
在第二介电绝缘层上和第二氧化硅层下形成与第一介电绝缘层和第二介电绝缘层相同类型的多个附加介电绝缘层；和
在多个附加介电绝缘层中形成通路和沟槽并用导电阻隔衬层为所述通路和沟槽加衬，以基本上与第二介电绝缘层的操作相同的方式填充铜、使铜凹陷并且在凹陷的铜上形成阻隔层。
20.根据权利要求18所述的方法，其特征在于，还包括步骤：在第二氧化硅层上形成氮化硅层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101431046B (zh) * 2007-10-09 2011-03-30 应用材料股份有限公司 在用于减少rc延迟的介电层中产生气隙的方法和装置

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015582B2 (en) * 2003-04-01 2006-03-21 International Business Machines Corporation Dummy metal fill shapes for improved reliability of hybrid oxide/low-k dielectrics
US6949442B2 (en) * 2003-05-05 2005-09-27 Infineon Technologies Ag Methods of forming MIM capacitors
US6893959B2 (en) * 2003-05-05 2005-05-17 Infineon Technologies Ag Method to form selective cap layers on metal features with narrow spaces
US6958540B2 (en) * 2003-06-23 2005-10-25 International Business Machines Corporation Dual damascene interconnect structures having different materials for line and via conductors
IL157838A (en) * 2003-09-10 2013-05-30 Yaakov Amitai High-brightness optical device
US20050110142A1 (en) * 2003-11-26 2005-05-26 Lane Michael W. Diffusion barriers formed by low temperature deposition
US7067902B2 (en) * 2003-12-02 2006-06-27 International Business Machines Corporation Building metal pillars in a chip for structure support
JP3910973B2 (ja) * 2004-04-22 2007-04-25 株式会社東芝 半導体装置の製造方法
JP4503401B2 (ja) * 2004-09-08 2010-07-14 株式会社荏原製作所 金属膜の成膜方法及び配線の形成方法
US7727881B1 (en) 2004-11-03 2010-06-01 Novellus Systems, Inc. Protective self-aligned buffer layers for damascene interconnects
US7727880B1 (en) 2004-11-03 2010-06-01 Novellus Systems, Inc. Protective self-aligned buffer layers for damascene interconnects
US7396759B1 (en) * 2004-11-03 2008-07-08 Novellus Systems, Inc. Protection of Cu damascene interconnects by formation of a self-aligned buffer layer
US7704873B1 (en) 2004-11-03 2010-04-27 Novellus Systems, Inc. Protective self-aligned buffer layers for damascene interconnects
US20080001288A1 (en) * 2004-11-25 2008-01-03 Yoshimichi Sogawa Semiconductor Device and Manufacturing Method Thereof, Semiconductor Package, and Electronic Apparatus
JP4963349B2 (ja) * 2005-01-14 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7217663B2 (en) * 2005-01-18 2007-05-15 Taiwan Semiconductor Manufacturing Company Via hole and trench structures and fabrication methods thereof and dual damascene structures and fabrication methods thereof
US20060197183A1 (en) * 2005-03-01 2006-09-07 International Business Machines Corporation Improved mim capacitor structure and process
US20060205204A1 (en) * 2005-03-14 2006-09-14 Michael Beck Method of making a semiconductor interconnect with a metal cap
US7713865B2 (en) * 2005-06-24 2010-05-11 International Business Machines Corporation Preventing damage to metal using clustered processing and at least partially sacrificial encapsulation
US7348238B2 (en) 2005-08-22 2008-03-25 Micron Technology, Inc. Bottom electrode for memory device and method of forming the same
US7312531B2 (en) * 2005-10-28 2007-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method thereof
KR100778866B1 (ko) * 2006-07-24 2007-11-22 동부일렉트로닉스 주식회사 티아이에스아이엔을 이용한 금속 확산 방지막 형성 방법
TWI315560B (en) * 2006-09-19 2009-10-01 Nat Univ Tsing Hua Interconnection structure and manufacturing method thereof
US7619310B2 (en) * 2006-11-03 2009-11-17 Infineon Technologies Ag Semiconductor interconnect and method of making same
KR100881055B1 (ko) * 2007-06-20 2009-01-30 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
US20090039512A1 (en) * 2007-08-08 2009-02-12 International Business Machines Corporation Electromigration resistant interconnect structure
US8772933B2 (en) * 2007-12-12 2014-07-08 International Business Machines Corporation Interconnect structure and method of making same
US7858510B1 (en) 2008-02-28 2010-12-28 Novellus Systems, Inc. Interfacial layers for electromigration resistance improvement in damascene interconnects
US7648899B1 (en) 2008-02-28 2010-01-19 Novellus Systems, Inc. Interfacial layers for electromigration resistance improvement in damascene interconnects
US7964497B2 (en) * 2008-06-27 2011-06-21 International Business Machines Corporation Structure to facilitate plating into high aspect ratio vias
WO2010049881A1 (en) * 2008-10-27 2010-05-06 Nxp B.V. Biocompatible electrodes
US8268722B2 (en) * 2009-06-03 2012-09-18 Novellus Systems, Inc. Interfacial capping layers for interconnects
CN101931011A (zh) * 2009-06-26 2010-12-29 安泰科技股份有限公司 薄膜太阳能电池及其基带和制备方法
CN105304479B (zh) * 2009-10-23 2018-06-01 哈佛大学校长及研究员协会 用于互连的自对准阻挡层和封盖层
CN102130063B (zh) * 2010-01-13 2014-03-12 中国科学院微电子研究所 半导体器件及其制作方法
CN103582932B (zh) 2011-06-03 2017-01-18 诺发系统公司 用于互连的包含金属和硅的盖层
US8816505B2 (en) * 2011-07-29 2014-08-26 Tessera, Inc. Low stress vias
KR20180015767A (ko) * 2011-11-04 2018-02-13 인텔 코포레이션 자기 정렬 캡의 형성 방법 및 장치
KR102057067B1 (ko) 2013-01-29 2019-12-18 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
KR102085086B1 (ko) 2013-10-29 2020-03-05 삼성전자주식회사 반도체 장치 및 그 제조방법
US9659857B2 (en) * 2013-12-13 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
US9633896B1 (en) 2015-10-09 2017-04-25 Lam Research Corporation Methods for formation of low-k aluminum-containing etch stop films
KR102404645B1 (ko) 2017-08-28 2022-06-03 삼성전자주식회사 반도체 장치
US11393756B2 (en) * 2020-03-16 2022-07-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3955386B2 (ja) * 1998-04-09 2007-08-08 富士通株式会社 半導体装置及びその製造方法
US6342733B1 (en) * 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
JP3907151B2 (ja) * 2000-01-25 2007-04-18 株式会社東芝 半導体装置の製造方法
TW490718B (en) * 2000-01-25 2002-06-11 Toshiba Corp Semiconductor device and the manufacturing method thereof
US6376353B1 (en) * 2000-07-03 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects
JP2002043315A (ja) * 2000-07-26 2002-02-08 Sony Corp 半導体装置およびその製造方法
JP2003273212A (ja) * 2002-03-14 2003-09-26 Fujitsu Ltd 積層構造体およびその製造方法
JP3657921B2 (ja) * 2002-04-26 2005-06-08 株式会社東芝 半導体装置とその製造方法
US6670274B1 (en) * 2002-10-01 2003-12-30 Taiwan Semiconductor Manufacturing Company Method of forming a copper damascene structure comprising a recessed copper-oxide-free initial copper structure
US6893959B2 (en) * 2003-05-05 2005-05-17 Infineon Technologies Ag Method to form selective cap layers on metal features with narrow spaces

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101431046B (zh) * 2007-10-09 2011-03-30 应用材料股份有限公司 在用于减少rc延迟的介电层中产生气隙的方法和装置

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Publication number Publication date
DE102004010352A1 (de) 2004-09-23
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US20040175921A1 (en) 2004-09-09

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