KR102404645B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판, 및 기판 상부의 트렌치 내에 제공되는 워드 라인 구조체를 포함하되, 워드 라인 구조체는, 트렌치의 내면을 덮는 게이트 절연 패턴, 게이트 절연 패턴 상의 게이트 전극 패턴, 게이트 절연 패턴과 게이트 전극 패턴 사이에 개재하는 제1 일함수 패턴, 및 제1 일함수 패턴 상에 제공되고, 게이트 전극 패턴의 측면을 따라 연장되는 제2 일함수 패턴을 포함하고, 제1 일함수 패턴의 상면은 게이트 전극 패턴의 바닥면보다 낮은 레벨에 배치되고, 제1 일함수 패턴의 일함수는 제2 일함수 패턴의 일함수보다 크다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 일 과제는 전기적 특성이 개선된 반도체 장치를 제공하는 것에 있다.
본 발명이 해결하고자 하는 일 과제는 누설 전류가 감소된 반도체 장치를 제공하는 것에 있다.
다만, 본 발명이 해결하고자 하는 일 과제는 상기 개시에 한정되지 않는다.
상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치는 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판; 및 상기 기판 상부의 트렌치 내에 제공되는 워드 라인 구조체를 포함하되, 상기 워드 라인 구조체는: 상기 트렌치의 내면을 덮는 게이트 절연 패턴; 상기 게이트 절연 패턴 상의 게이트 전극 패턴; 상기 게이트 절연 패턴과 상기 게이트 전극 패턴 사이에 개재하는 제1 일함수 패턴; 및 상기 제1 일함수 패턴 상에 제공되고, 상기 게이트 전극 패턴의 측면을 따라 연장되는 제2 일함수 패턴을 포함하고, 상기 제1 일함수 패턴의 상면은 상기 게이트 전극 패턴의 바닥면보다 낮은 레벨에 배치되고, 상기 제1 일함수 패턴의 일함수는 상기 제2 일함수 패턴의 일함수보다 클 수 있다.
상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치는 소자 분리막; 상기 소자 분리막의 상면으로부터 돌출된 활성 핀 영역; 및 상기 소자 분리막 상에 제공되는 워드라인 구조체를 포함하되, 상기 워드라인 구조체는: 게이트 전극 패턴; 상기 게이트 전극 패턴과 상기 활성 핀 영역 사이에 제공되는 제1 일함수 패턴; 및 상기 제1 일함수 패턴과 상기 게이트 전극 패턴 사이에 제공되되, 상기 게이트 전극 패턴의 측면을 따라 연장되는 제2 일함수 패턴을 포함하되, 상기 제1 일함수 패턴의 일 함수는 제2 일함수 패턴의 일 함수보다 클 수 있다.
본 발명의 개념에 따르면, 반도체 장치의 누설 전류가 감소될 수 있다.
본 발명의 개념에 따르면, 반도체 장치의 전기적인 특성이 개선될 수 있다.
다만, 본 발명의 효과는 상기 개시에 한정되지 않을 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 I-I' 선 및 II-II' 선을 따른 단면도들이다.
도 2A는 도 2의 AA 부분의 확대도이다.
도 2B는 도 2의 BB 부분의 확대도이다.
도 3A, 도 4A, 및 도 5A는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도 2의 AA 부분에 대응하는 확대도들이다.
도 3B, 도 4B, 및 도 5B는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도 2의 BB 부분에 대응하는 확대도들이다.
도 6A는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 AA 부분에 대응하는 확대도이다.
도 6B는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 BB 부분에 대응하는 확대도이다.
도 7A는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 AA 부분에 대응하는 확대도이다.
도 7B는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 BB 부분에 대응하는 확대도이다.
도 8A는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 AA 부분에 대응하는 확대도이다.
도 8B는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 BB 부분에 대응하는 확대도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 평면도이다.
도 10은 도 1의 III-III' 선, IV-IV' 선, 및 V-V' 선을 따른 단면도들이다.
도 11A는 도 10의 CC 부분의 확대도이다.
도 11B는 도 10의 DD 부분의 확대도이다.
도 11C는 도 10의 EE 부분의 확대도이다.
도 12A는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 10의 CC 부분에 대응하는 확대도이다.
도 12B는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 10의 DD 부분에 대응하는 확대도이다.
도 12C는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 10의 EE 부분에 대응하는 확대도이다.
도 13A는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 10의 CC 부분에 대응하는 확대도이다.
도 13B는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 10의 DD 부분에 대응하는 확대도이다.
도 13C는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 10의 EE 부분에 대응하는 확대도이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 평면도이다. 도 2는 도 1의 I-I' 선 및 II-II' 선을 따른 단면도이다. 도 2A는 도 2의 AA 부분의 확대도이다. 도 2B는 도 2의 BB 부분의 확대도이다.
도 1, 도 2, 도 2A, 및 도 2B를 참조하면, 기판(100), 워드 라인 구조체들(200), 비트라인 구조체들(300), 및 데이터 저장 요소들(400)을 포함하는 반도체 장치가 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄 기판, 또는 갈륨비소(GaAs) 기판과 같은 화합물 반도체 기판일 수 있다.
기판(100)은 소자 분리막(120)에 의해 정의되는 활성 영역들(110)을 포함할 수 있다. 활성 영역들(110)은 전기적 소자들이 형성되는 영역을 제공할 수 있다. 평면적 관점에서, 활성 영역들(110)의 각각은 제1 방향(D1) 및 제2 방향(D2)에 모두 교차하는 제3 방향(D3)으로 연장되는 섬 형태를 가질 수 있다. 상기 제1 방향(D1) 내지 제3 방향(D3)은 활성 영역들(110)의 각각의 상면(112)에 평행하되, 서로 교차하는 방향일 수 있다.
소자 분리막(120)은, 평면적 관점에서, 활성 영역들(110)의 각각의 측면들을 둘러쌀 수 있다. 소자 분리막(120)은 활성 영역들(110)을 서로 전기적으로 분리시킬 수 있다. 소자 분리막(120)은 활성 영역들(110) 사이의 영역을 채울 수 있다. 소자 분리막(120)의 상면(120u)은 활성 영역들(110)의 각각의 상면(112)과 실질적으로 공면을 이룰 수 있다. 소자 분리막(120)은 절연 물질을 포함할 수 있다. 예를 들어, 소자 분리막(120)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 질산화물 중에서 선택되는 적어도 하나를 포함할 수 있다.
트렌치(130)가 기판(100) 내에 제공될 수 있다. 트렌치(130)는 제1 방향(D1)으로 연장될 수 있다. 트렌치(130)는 제2 방향(D2)으로 배열될 수 있다. 트렌치(130)는 활성 영역들(110) 및 소자 분리막(120)을 리세스할 수 있다. 트렌치(130)는 활성 영역(110) 내의 얕은 트렌치(132) 및 소자 분리막(120) 내의 깊은 트렌치(134)를 포함할 수 있다. 얕은 트렌치(132)의 깊이는 깊은 트렌치(134)의 깊이보다 얕을 수 있다. 상기 깊이는 제4 방향(D4)을 따른 트렌치의 크기일 수 있다.
트렌치(130)는 활성 영역(110)의 핀 영역(114)을 정의할 수 있다. 구체적으로, 핀 영역(114)은 얕은 트렌치(132) 및 깊은 트렌치(134)에 의해 정의될 수 있다. 핀 영역(114)의 상면(114u)은 얕은 트렌치(132)에 의해 노출될 수 있고, 핀 영역(114)의 측면(114s)은 깊은 트렌치(134)에 의해 노출될 수 있다. 핀 영역(114)은, 상기 깊은 트렌치(134)에 의해 노출된 소자 분리막(120)의 상면(120u)으로부터, 제4 방향(D4)으로 돌출될 수 있다. 즉, 핀 영역(114)의 상면(114u)은 소자 분리막(120)의 상면(120u)(깊은 트렌치(134)의 바닥면)보다 높은 레벨에 배치될 수 있다.
트렌치(130) 내에 워드 라인 구조체(200)가 제공될 수 있다. 워드 라인 구조체(200)는 제1 방향(D1)으로 연장될 수 있다. 워드 라인 구조체(200)는 게이트 절연 패턴(210), 제1 일함수 패턴(220), 제2 일함수 패턴(230), 게이트 전극 패턴(240), 및 게이트 캡핑 패턴(250)을 포함할 수 있다. 얕은 트렌치(132) 내의 워드 라인 구조체(200)는 제1 워드라인 구조체(202)로 지칭될 수 있고, 깊은 트렌치(134) 내의 워드 라인 구조체(200)는 제2 워드라인 구조체(204)로 지칭될 수 있다. 제1 워드라인 구조체(202)는 활성 영역(110)과 수직적으로 중첩될 수 있고, 제2 워드라인 구조체(204)는 소자 분리막(120)과 수직적으로 중첩될 수 있다. 워드라인 구조체(200)는 복수개로 제공될 수 있다. 복수 개의 워드라인 구조체들(200)은 제2 방향(D2)으로 배열될 수 있다.
게이트 절연 패턴(210)은 활성 영역(110) 및 소자 분리막(120) 상에 제공될 수 있다. 게이트 절연 패턴(210)은 트렌치(130)의 내면을 따라 연장될 수 있다. 본 명세서에서, 트렌치(130)의 내면은 트렌치(130)에 의해 노출된 핀 영역(114) 및 소자 분리막(120)의 표면들을 지칭할 수 있다. 예를 들어, 게이트 절연 패턴(210)은 트렌치(130)의 내면을 컨포멀하게 덮을 수 있다. 게이트 절연 패턴(210)은 활성 영역(110) 및 소자 분리막(120)에 접할 수 있다.
게이트 절연 패턴(210)은 핀 영역(114) 상에 제공될 수 있다. 게이트 절연 패턴(210)은 핀 영역(114)의 상면(114u) 및 측면들(114s)을 덮을 수 있다. 예를 들어, 게이트 절연 패턴(210)은 핀 영역(114)의 상면(114u) 및 측면들(114s)을 따라 컨포멀하게 연장될 수 있다. 게이트 절연 패턴(210)은 고유전물질, 산화물, 질화물 및 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 산화물 및 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예를 들어, 고유전 물질은 금속산화물(예를 들어, 하프늄산화물 및 알루미늄산화물)일 수 있다.
게이트 절연 패턴(210) 상에 제1 일함수 패턴(220)이 제공될 수 있다. 제1 일함수 패턴(220)은 핀 영역(114)의 상면(114u)과 측면들(114s) 및 소자 분리막(120)의 상면(120u)을 따라 연장될 수 있다. 예를 들어, 제1 일함수 패턴(220)은 컨포멀한 형상을 가질 수 있다. 얕은 트렌치(132) 내의 제1 일함수 패턴(220)의 두께는 깊은 트렌치(134) 내의 제1 일함수 패턴(220)의 두께와 실질적으로 동일할 수 있다. 상기 두께는 제1 일함수 패턴(220)의 바닥면과 상면 사이의 거리일 수 있다. 제1 일함수 패턴(220)은 트렌치(130)를 따라 제1 방향(D1)으로 연장될 수 있다. 제1 일함수 패턴(220)은 트렌치(130)의 하부를 채울 수 있다. 제1 일함수 패턴(220)의 상면은 게이트 전극 패턴(240)의 바닥면보다 낮은 레벨에 배치될 수 있다. 제1 일함수 패턴(220)은 제2 일함수 패턴(230) 및 게이트 전극 패턴(240)보다 높은 일함수를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 일함수 패턴(220)은 P형 폴리 실리콘(poly-silicon), 몰리브덴(Mo), 몰리브덴(Mo) 합금, 텅스텐나이트라이드(WN), 또는 이들의 복합막을 포함할 수 있다.
게이트 절연 패턴(210) 및 제1 일함수 패턴(220) 상에 제2 일함수 패턴(230)이 제공될 수 있다. 제2 일함수 패턴(230)은 트렌치(130)의 일부를 채울 수 있다. 제2 일함수 패턴(230)은 트렌치(130)의 내측면 및 제1 일함수 패턴(220)의 상면을 따라 연장될 수 있다. 게이트 절연 패턴(210)은 트렌치(130)의 내측면과 제2 일함수 패턴(230) 사이에 개재할 수 있고, 트렌치(130)의 바닥면과 제1 일함수 패턴(220) 사이에 개재할 수 있다. 제1 일함수 패턴(220)은 트렌치(130)의 바닥면과 제2 일함수 패턴(230) 사이에 개재할 수 있다. 제2 일함수 패턴(230)의 최하부는 게이트 절연 패턴(210)으로부터 이격될 수 있다. 제2 일함수 패턴(230)의 최하면은 제1 일함수 패턴(220)의 상면에 접할 수 있다. 제2 일함수 패턴(230)은 제1 방향(D1)으로 연장될 수 있다.
제2 일함수 패턴(230)은 제1 일함수 패턴(220)보다 낮은 일함수를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 일함수 패턴(230)은 티타늄 나이트라이드(TiN)를 포함할 수 있다. 제2 일함수 패턴(230)에 의해 문턱 전압이 조절될 수 있다.
게이트 전극 패턴(240)이 제2 일함수 패턴(230) 상에 제공될 수 있다. 게이트 전극 패턴(240)은 트렌치(130)의 일부를 채울 수 있다. 게이트 전극 패턴(240)과 트렌치(130)의 내측면 사이에 게이트 절연 패턴(210) 및 제2 일함수 패턴(230)이 개재할 수 있다. 게이트 전극 패턴(240)은 제2 일함수 패턴(230)에 의해 게이트 절연 패턴(210)으로부터 이격될 수 있다. 게이트 전극 패턴(240)과 트렌치(130)의 바닥면 사이에 게이트 절연 패턴(210), 제1 일함수 패턴(220), 및 제2 일함수 패턴(230)이 개재할 수 있다. 게이트 전극 패턴(240)은 제1 일함수 패턴(220) 및 제2 일함수 패턴(230)에 의해 게이트 절연 패턴(210)으로부터 이격될 수 있다. 게이트 전극 패턴(240)은 제2 일함수 패턴(230)을 따라 제1 방향(D1)으로 연장될 수 있다.
게이트 전극 패턴(240)은 저저항 물질을 포함할 수 있다. 예를 들어, 게이트 전극 패턴(240)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
게이트 캡핑 패턴(250)이 트렌치(130)의 잔부를 채울 수 있다. 게이트 캡핑 패턴(250)은 제2 일함수 패턴(230) 및 게이트 전극 패턴(240) 상에 제공될 수 있다. 게이트 캡핑 패턴(250)의 상면은 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다. 게이트 캡핑 패턴(250)은 절연 물질을 포함할 수 있다. 예를 들어, 게이트 캡핑 패턴(250)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
활성 영역들(110)의 각각 내에 제1 소스/드레인 영역들(142) 및 제2 소스/드레인 영역(144)이 제공될 수 있다. 제1 및 제2 소스/드레인 영역들(142, 144)은 동일한 도전형을 가질 수 있다. 제1 및 제2 소스/드레인 영역들(142, 144)은 활성 영역(110)의 도전형과 다른 도전형을 가질 수 있다. 예를 들어, 활성 영역(110)은 p형이고, 제1 및 제2 소스/드레인 영역들(142, 144)은 n형일 수 있다.
제2 소스/드레인 영역(144)은 하나의 활성 영역(110)을 가로지르는 한 쌍의 워드라인 구조체들(200) 사이의 상기 활성 영역(110) 내에 제공될 수 있다. 제1 소스/드레인 영역들(142)은 상기 활성 영역(110) 내에서 상기 한 쌍의 워드라인 구조체들(200)을 사이에 두고 서로 이격되도록 제공될 수 있다.
기판(100) 상에 차례로 적층된 제1 층간 절연막(510), 제2 층간 절연막(520), 및 보호층(550)이 제공될 수 있다. 제1 및 제2 층간 절연막들(510, 520) 및 보호층(550)은 절연물질을 포함할 수 있다. 예를 들어, 제1 및 제2 층간 절연막들(510, 520) 및 보호층(550)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 질산화물을 포함할 수 있다.
제2 층간 절연막(520) 내에 비트라인 구조체(300)가 제공될 수 있다. 비트라인 구조체(300)는 제2 방향(D2)으로 연장될 수 있다. 비트라인 구조체(300)는 비트 라인 전극 패턴(310), 비트 라인 캡핑 패턴(320), 및 비트 라인 스페이서(330)를 포함할 수 있다. 비트 라인 구조체(300)는 복수개로 제공될 수 있다. 복수의 비트 라인 구조체들(300)은 제1 방향(D1)으로 배열될 수 있다.
비트라인 전극 패턴(310)은 도전 물질을 포함할 수 있다. 예를 들어, 비트라인 전극 패턴(310)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중에서 선택되는 어느 하나를 포함할 수 있다.
비트라인 캡핑 패턴(320)은 비트라인 전극 패턴(310) 상에 제공되어, 비트라인 전극 패턴(310)의 상면을 덮을 수 있다. 비트라인 캡핑 패턴(320)은 절연 물질을 포함할 수 있다. 예를 들어, 비트라인 캡핑 패턴(320)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
비트라인 스페이서(330)는 서로 바로 인접한 비트라인 전극 패턴(310)의 측면 및 비트라인 캡핑 패턴(320)의 측면 상에 제공될 수 있다. 비트라인 스페이서(330)는 절연물질을 포함할 수 있다. 예를 들어, 비트라인 스페이서(330)는 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 콘택(530)이 제1 층간 절연막(510) 내에 제공될 수 있다. 제1 콘택(530)은 비트라인 전극 패턴(310) 및 제2 소스/드레인 영역(144)을 전기적으로 연결할 수 있다. 제1 콘택(530)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 콘택(530)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
보호층(550) 상에 데이터 저장 요소들(400)이 제공될 수 있다. 데이터 저장 요소들(400)은 다양한 형태로 구현될 수 있다. 예를 들어, 데이터 저장 요소들(400)의 각각은 커패시터일 수 있다. 상기 커패시터는 하부전극, 유전막, 및 상부 전극을 포함할 수 있다. 제2 콘택들(540)이 제1 및 제2 층간 절연막들(510, 520) 및 보호층(550)을 관통하여, 데이터 저장 요소들(400)과 제1 소스/드레인 영역들(142)을 전기적으로 연결할 수 있다. 제2 콘택(540)은 도전 물질을 포함할 수 있다. 예를 들어, 제2 콘택(540)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
본 발명의 개념에 따른 제1 일함수 패턴(220)은 게이트 전극 패턴(240)의 일함수보다 큰 일함수를 가질 수 있다. 제1 일함수 패턴(220)은 채널(미도시)의 문턱 전압을 높여 채널을 통해 흐르는 누설 전류를 방지할 수 있다. 반도체 장치의 누설 전류 발생이 방지되어, 반도체 장치의 전기적 특성이 개선될 수 있다.
도 3A, 도 4A, 및 도 5A는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도 2의 AA 부분에 대응하는 확대도들이다. 도 3B, 4B, 및 도 5B는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도 2의 BB 부분에 대응하는 확대도들이다.
도 1, 도 3A, 및 도 3B를 참조하면, 활성 영역들(110)을 포함하는 기판(100)이 형성될 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄 기판, 또는 갈륨비소(GaAs) 기판과 같은 화합물 반도체 기판일 수 있다.
활성 영역들(110)을 형성하는 것은 기판(100) 상에 활성 영역들(110)을 정의하는 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 기판(100)을 식각하는 공정을 포함할 수 있다. 상기 마스크 패턴은 활성 영역들(110)과 수직적으로 중첩될 수 있다. 활성 영역들(110)의 각각 내에 불순물이 주입되어, 제1 소스/드레인 영역들(142) 및 제2 소스/드레인 영역(144)이 형성될 수 있다.
기판(100) 상에 소자 분리막(120)이 형성될 수 있다. 소자 분리막(120)을 형성하는 것은 상기 식각 공정에 의해 상기 기판(100)이 제거된 영역에 절연 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 질산화물 중에서 선택되는 적어도 하나)을 채우는 공정을 포함할 수 있다.
활성 영역들(110) 및 소자 분리막(120) 내에 트렌치(130)가 형성될 수 있다. 트렌치(130)를 형성하는 것은 활성 영역들(110) 및 소자 분리막(120) 상에 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여, 활성 영역들(110) 및 소자 분리막(120)을 식각하는 공정을 포함할 수 있다. 상기 식각 공정 동안, 소자 분리막(120)은 활성 영역들(110)보다 더 깊이 식각될 수 있다. 이에 따라, 활성 영역들(110)을 리세스하는 얕은 트렌치(132) 및 소자 분리막(120)을 리세스하는 깊은 트렌치(134)가 형성될 수 있다. 얕은 트렌치(132)의 깊이는 깊은 트렌치(134)의 깊이보다 얕을 수 있다. 깊은 트렌치(134)는 활성 영역(110)의 측면을 노출할 수 있다.
도 4A 및 도 4B를 참조하면, 트렌치(130) 내에 게이트 절연 패턴(210)이 형성될 수 있다. 게이트 절연 패턴(210)을 형성하는 것은 화학기상증착(Chemical Vapor Deposition, CVD) 공정, 원자층증착(Atomic Layer Deposition, ALD) 공정, 열산화(Thermal Oxidation) 공정, 플라즈마 산화(Plasma Oxidation) 공정, 또는 이들의 조합 공정을 수행하여 활성 영역(110) 및 소자 분리막(120) 상에 절연 물질을 증착한 후, 활성 영역(110)의 최상면 및 소자 분리막(120)의 최상면 상에 제공된 절연 물질을 제거하는 공정을 포함할 수 있다. 게이트 절연 패턴은 고유전물질, 산화물, 질화물 및 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 실리콘 산화물에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예를 들어, 고유전 물질은 금속산화물(예를 들어, 하프늄산화물 및 알루미늄산화물)일 수 있다.
트렌치(130)의 하부에 제1 일함수 패턴(220)이 형성될 수 있다. 제1 일함수 패턴(220)을 형성하는 것은, 활성 영역(110)과 소자 분리막(120) 상에, 트렌치(130)의 하부를 채우도록 제1 일함수 막(미도시)을 형성한 후, 상기 제1 일함수 막을 에치백하여 제1 일함수 막의 일부를 제거하는 공정을 포함할 수 있다. 상기 제거 공정은 트렌치(130)의 내측면 상의 게이트 절연 패턴(210)이 노출될 때까지 수행될 수 있다. 제1 일함수 막의 잔부는 트렌치(130)의 하부에 남을 수 있다. 제1 일함수 막의 잔부는 제1 일함수 패턴(220)으로 지칭될 수 있다. 제1 일함수 패턴(220)은 게이트 전극 패턴(240)의 일함수보다 높은 일함수를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 일함수 패턴(220)은 p형 폴리 실리콘, 몰리브덴(Mo), 몰리브덴(Mo) 합금, 텅스텐나이트라이드(WN), 또는 이들의 복합막을 포함할 수 있다.
도 5A 및 도 5B를 참조하면, 제1 일함수 패턴(220) 상에 제2 일함수 패턴(230) 및 게이트 전극 패턴(240)이 형성될 수 있다. 제2 일함수 패턴(230) 및 게이트 전극 패턴(240)을 형성하는 것은 활성 영역(110) 및 소자 분리막(120) 상에 차례로 제2 일함수 막(미도시) 및 게이트 전극 막(미도시)을 증착한 후, 상기 제2 일함수 막 및 게이트 전극 막을 에치백하여 제2 일함수 막 및 게이트 전극 막의 일부를 제거하는 공정을 포함할 수 있다. 상기 제거 공정은 활성 영역(110)의 상면(112), 소자 분리막(120)의 상면(120u), 및 트렌치(130)의 내측면의 상부가 노출될 때까지 수행될 수 있다. 제2 일함수 막의 잔부는 제1 일함수 패턴(220)의 상면 및 게이트 절연 패턴(210)의 상면을 덮을 수 있다. 제2 일함수 막의 잔부는 제2 일함수 패턴(230)으로 지칭될 수 있다. 게이트 전극 막의 잔부는 제2 일함수 패턴(230)에 의해 정의되는 영역을 채울 수 있다. 게이트 전극 막의 잔부는 게이트 전극 패턴(240)으로 지칭될 수 있다. 제2 일함수 패턴(230)은 제1 일함수 패턴(220)의 일함수보다 작은 일함수를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 일함수 패턴(230)은 티타늄 나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐나이트라이드(Wn), 및 이들의 조합을 포함할 수 있다. 게이트 전극 패턴(240)은 도전 물질을 포함할 수 있다. 예를 들어, 게이트 전극 패턴(240)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등), 또는 이들의 조합을 포함할 수 있다.
도 1, 도 2, 도 2A, 및 도 2B를 다시 참조하면, 트렌치(130)의 상부에 게이트 캡핑 패턴(250)이 형성될 수 있다. 게이트 캡핑 패턴(250)은 제2 일함수 패턴(230) 및 게이트 전극 패턴(240) 상에 형성될 수 있다. 게이트 캡핑 패턴(250)을 형성하는 것은 활성 영역(110) 및 소자 분리막(120) 상에 트렌치(130)를 채우도록 게이트 캡핑 막(미도시)을 형성한 후, 게이트 캡핑 막의 일부를 제거하여, 활성 영역(110)의 상면(112) 및 소자 분리막(120)의 상면을 노출하는 공정을 포함할 수 있다. 게이트 캡핑 패턴(250)은 절연 물질을 포함할 수 있다. 예를 들어, 게이트 캡핑 패턴(250)은 실리콘 질화물, 실리콘 질화물, 및 실리콘 질산화물 중에서 선택되는 적어도 하나를 포함할 수 있다.
이후, 활성 영역(110) 및 소자 분리막(120) 상에 제1 층간 절연막(510)을 증착한 후, 제1 층간 절연막(510)을 관통하는 제1 콘택(530)이 형성될 수 있다. 제1 콘택(530)을 형성하는 것은 제1 층간 절연막(510)을 관통하는 제1 콘택홀(참조번호 미표기)을 형성하는 것 및 상기 제1 콘택홀을 도전 물질로 채우는 공정을 포함할 수 있다.
제1 콘택(530) 상에 비트라인 구조체(300)가 형성될 수 있다. 비트라인 구조체(300)는 비트라인 전극 패턴(310), 비트 라인 캡핑 패턴(320), 및 비트 라인 스페이서(330)를 포함할 수 있다. 비트라인 전극 패턴(310) 및 비트라인 캡핑 패턴(320)을 형성하는 것은 제1 콘택(530) 및 제1 층간 절연막(510) 상에 차례로 비트라인 전극 막(미도시) 및 비트라인 캡핑 막(미도시)을 증착하는 것, 및 상기 비트라인 캡핑막과 비트라인 전극 막의 일부를 차례로 식각하는 것을 포함할 수 있다. 이후, 제1 층간 절연막(510), 비트라인 전극 패턴(310), 및 비트라인 캡핑 패턴(320)의 표면을 덮는 비트라인 스페이서 막(미도시)이 형성된 후, 상기 비트라인 스페이서 막을 이방성 식각하여, 비트라인 스페이서(330)가 형성될 수 있다.
제1 층간 절연막(510) 상에 제2 층간 절연막(520) 및 보호층(550)이 형성될 수 있다. 제2 층간 절연막(520) 및 보호층(550)은 비트라인 구조체(300)의 측면과 상면을 덮을 수 있다. 제2 층간 절연막(520) 및 보호층(550)을 형성하는 것은 증착 공정에 의해 제1 층간 절연막(510) 및 비트라인 구조체(300) 상에 절연 물질을 증착하는 공정을 포함할 수 있다. 제1 및 제2 층간 절연막들(510, 520) 및 보호층(550)은 실리콘 질화물, 실리콘 질화물, 및 실리콘 질산화물 중에서 선택되는 적어도 하나를 포함할 수 있다.
제1 및 제2 층간 절연막들(510, 520) 내에 제2 콘택(540)이 형성될 수 있다. 제2 콘택(540)을 형성하는 것은 제1 및 제2 층간 절연막들(510, 520)을 식각하여, 제2 콘택홀(참조번호 미표기)을 형성하는 것 및 상기 제2 콘택홀을 도전 물질로 채우는 공정을 포함할 수 있다. 제1 및 제2 콘택들(530, 540)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 콘택들(530, 540)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
이후, 상기 제2 콘택(540) 상에 데이터 저장 요소(400)가 형성될 수 있다. 데이터 저장 요소(400)는 제2 콘택(540)에 전기적으로 연결될 수 있다. 예를 들어, 데이터 저장 요소(400)는 커패시터일 수 있다.
도 6A는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 AA 부분에 대응하는 확대도이다. 도 6B는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 BB 부분에 대응하는 확대도이다. 설명의 간결함을 위해, 도 1 내지 도 5B를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 1, 도 2, 도 6A, 및 도 6B를 참조하면, 제1 및 제2 워드라인 구조체들(202, 204)의 각각은 배리어 패턴(260) 및 제3 일함수 패턴(270)을 더 포함할 수 있다. 배리어 패턴(260) 및 제3 일함수 패턴(270)은 게이트 캡핑 패턴(250)과 게이트 전극 패턴(240) 사이 및 게이트 캡핑 패턴(250)과 제2 일함수 패턴(230) 사이에 차례로 적층될 수 있다. 배리어 패턴(260) 및 제3 일함수 패턴(270)은 제1 방향(D1)으로 연장될 수 있다.
배리어 패턴(260)은 제2 일함수 패턴(230) 및 게이트 전극 패턴(240) 상에 제공될 수 있다. 배리어 패턴(260)은 제2 일함수 패턴(230)의 최상면 및 게이트 전극 패턴(240)의 상면을 덮을 수 있다. 배리어 패턴(260)은 게이트 전극 패턴(240)에 포함된 물질(예를 들어, 텅스텐(W))이 제3 일함수 패턴(270)으로 확산되는 것을 방지할 수 있다. 예를 들어, 배리어 패턴(260)은 티타늄 질화물(예를 들어, TiN)을 포함할 수 있다.
제3 일함수 패턴(270)은 제1 일함수 패턴(220)의 일함수 및 제2 일함수 패턴(230)의 일함수보다 작은 일함수를 갖는 물질을 포함할 수 있다. 예를 들어, 제3 일함수 패턴(270)은 n형 폴리실리콘을 포함할 수 있다. 제3 일함수 패턴(270)은 게이트 전극 패턴(240)과 제1 또는 제2 소스/드레인 영역들(142, 144) 사이에 전계가 집중되는 것을 방지하여, 게이트 유도 드레인 누설전류(Gate Induced Drain Leakage)의 발생을 차단 또는 감소시킬 수 있다.
배리어 패턴(260)과 트렌치(130)의 내측면 사이 및 제3 일함수 패턴(270)과 트렌치(130)의 내측면 사이에 게이트 절연 패턴(210)이 개재할 수 있다.
본 발명의 개념에 따르면, 게이트 유도 드레인 누설전류의 발생이 차단되거나 감소되어, 전기적 특성이 개선된 반도체 장치가 제공될 수 있다.
이하에서, 배리어 패턴(260) 및 제3 일함수 패턴(270)의 제조 방법이 설명된다.
배리어 패턴(260)을 형성하는 것은, 도 5A 및 도 5B를 참조하여 설명한 바와 같이, 제2 일함수 패턴(230) 및 게이트 전극 패턴(240)을 형성한 후, 활성 영역(110) 및 소자 분리막(120) 상에 배리어 막(미도시)을 증착하는 공정 및 상기 배리어 막을 에치백하여 배리어 막의 일부를 제거하는 공정을 포함할 수 있다. 배리어 막의 잔부는 제2 일함수 패턴(230) 및 게이트 전극 패턴(240) 상에 남을 수 있다. 배리어 막의 잔부는 배리어 패턴(260)으로 지칭될 수 있다.
제3 일함수 패턴(270)을 형성하는 것은 활성 영역(110) 및 소자 분리막(120) 상에 제3 일함수 막(미도시)을 증착하는 공정 및 상기 제3 일함수 막을 에치백하여 제3 일함수 막의 일부를 제거하는 공정을 포함할 수 있다. 제3 일함수 막의 잔부는 배리어 패턴(260) 상에 남을 수 있다. 제3 일함수 막의 잔부는 제3 일함수 패턴(270)으로 지칭될 수 있다.
본 발명에 따른 제3 일함수 패턴(270)은 게이트 유도 드레인 누설전류(Gate Induced Drain Leakage)의 발생을 차단 또는 감소시킬 수 있고, 제1 일함수 패턴(220)은 채널(미도시)의 문턱 전압이 높여 채널을 통해 흐르는 누설 전류를 방지할 수 있다. 이에 따라, 반도체 장치의 누설 전류 발생이 방지되어, 반도체 장치의 전기적 특성이 개선될 수 있다.
도 7A는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 AA 부분에 대응하는 확대도이다. 도 7B는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 BB 부분에 대응하는 확대도이다. 설명의 간결함을 위해, 도 1 내지 도 5B를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 1, 도 2, 도 7A, 및 도 7B를 참조하면, 도 2A 및 도 2B에 도시된 것과 달리, 제1 일함수 패턴(220)은 핀 영역(114)의 상면(114u) 상에 제공되지 않을 수 있다. 즉, 제1 일함수 패턴(220)은 얕은 트렌치(132)의 하부에 제공되지 않을 수 있다. 워드 라인 구조체(200)는 얕은 트렌치(132) 및 깊은 트렌치(134)를 채우는 게이트 절연 패턴(210), 제2 일함수 패턴(230), 게이트 전극 패턴(240), 및 게이트 캡핑 패턴(250)을 포함하되, 깊은 트렌치(134) 내에 국소적으로 제공되는 제1 일함수 패턴(220)을 더 포함할 수 있다. 도 2A 및 도 2B에 도시된 것과 달리, 제1 워드라인 구조체(202)는 제1 일함수 패턴(220)을 포함하지 않을 수 있다. 제2 일함수 패턴(230)과 게이트 절연 패턴(210)은 핀 영역(114) 상에서 또는 얕은 트렌치(132)의 하부에서 서로 접할 수 있다.
제1 일함수 패턴(220)은 핀 영역(114)의 측면(114s) 및 소자 분리막(120)의 상면(120u) 상에 제공될 수 있다. 즉, 제2 워드라인 구조체(204)는 제1 일함수 패턴(220)을 포함할 수 있다. 제1 일함수 패턴(220)은 깊은 트렌치(134)의 하부에 제공될 수 있다. 제1 일함수 패턴(220)은 깊은 트렌치(134)의 하부를 채울 수 있다. 핀 영역(114)의 측면(114s) 상에 게이트 절연 패턴(210), 제1 일함수 패턴(220), 및 제2 일함수 패턴(230)이 차례로 제공될 수 있다. 깊은 트렌치(134) 내에서, 제1 일함수 패턴(220)은 핀 영역(114)의 측면(114s) 및 소자 분리막(120)의 상면(120u)을 따라 연장될 수 있다. 예를 들어, 상기 제1 일함수 패턴(220)은 소자 분리막(120)의 상면(120u)을 따라 수평적으로 연장되고, 핀 영역(114)의 측면(114s) 상에서 수직적으로 연장될 수 있다. 제1 일함수 패턴(220)은 복수 개로 제공될 수 있다. 복수 개의 제1 일함수 패턴들(220)은 제1 방향(D1)을 따라 배열될 수 있다. 서로 바로 인접한 한 쌍의 제1 일함수 패턴들(220)은 핀 영역(114)을 사이에 두고 제1 방향(D1)을 따라 서로 이격될 수 있다.
예시적인 실시예들에서, 워드라인 구조체(200)는 도 6A 및 도 6B를 참조하여 설명된 배리어 패턴(미도시) 및 제3 일함수 패턴(미도시)을 더 포함할 수 있다. 배리어 패턴 및 제3 일함수 패턴은 게이트 캡핑 패턴(250)과 게이트 전극 패턴(240) 사이에 제공되어, 게이트 캡핑 패턴(250)과 제2 일함수 패턴(230) 사이로 연장될 수 있다.
본 실시예에 따른 제1 일함수 패턴(220)을 형성하는 것은 도 4A 및 도 4B를 참조하여 설명된 제1 일함수 막(미도시) 제거하는 공정 수행 시, 핀 영역(114)의 상면(114u) 상에 제공된 제1 일함수 막(미도시)도 함께 제거하는 것을 포함할 수 있다. 예를 들어, 핀 영역(114)의 상면(114u) 상의 제1 일함수 막은 이방성 식각 공정을 통해 제거될 수 있다.
본 발명의 개념에 따르면, 제1 내지 제3 일함수 패턴들을 통해 게이트 유도 접합 누설 전류(Gate Induced Junction Leakage)의 발생 및 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage)의 발생이 차단 또는 감소되어, 반도체 장치의 전기적 특성이 개선될 수 있다.
도 8A는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 AA 부분에 대응하는 확대도이다. 도 8B는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 2의 BB 부분에 대응하는 확대도이다. 설명의 간결함을 위해, 도 1 내지 도 5B, 도 7A, 및 도 7B를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 1, 도 2, 도 8A, 및 도 8B를 참조하면, 도 7A 및 도 7B에 도시된 것과 달리, 제1 일함수 패턴(220)은 소자 분리막(120)의 상면(120u) 상에 제공되지 않을 수 있다. 이에 따라, 소자 분리막(120)의 상면(120u) 상에 게이트 절연 패턴(210) 및 제2 일함수 패턴(230)이 차례로 적층될 수 있다. 제2 일함수 패턴(230)과 게이트 절연 패턴(210)은 소자 분리막(120)의 상면(120u) 상에서 또는 깊은 트렌치(134)의 하부에서 서로 접할 수 있다. 도 8B에 도시된 것과 같이, 제1 및 제2 워드라인 구조체들(202, 204)의 각각은 제1 일함수 패턴(220)을 포함하지 않을 수 있다. 다만, 도 8A에 도시된 것과 같이, 제2 워드라인 구조체(204)는 핀 영역(114)의 측면(114s)에 바로 인접한 영역에 제1 일함수 패턴(220)을 포함할 수 있다. 상기 제1 일함수 패턴(220)은 수직적으로 연장될 수 있다. 제1 일함수 패턴(220)은 깊은 트렌치(134) 내에서 제1 방향(D1)을 따라 서로 이격된 한 쌍으로 제공될 수 있다. 한 쌍의 제1 일함수 패턴들(220)은 깊은 트렌치(134)에 바로 인접한 한 쌍의 핀 영역들(114)의 서로 마주보는 측면들(114s) 상에 각각 제공될 수 있다. 핀 영역(114)의 상면(114u) 상에 게이트 절연 패턴(210), 제1 일함수 패턴(220), 및 제2 일함수 패턴(230)이 차례로 적층될 수 있다.
예시적인 실시예들에서, 워드라인 구조체(200)는 도 6A 및 도 6B를 참조하여 설명된 배리어 패턴(미도시) 및 제3 일함수 패턴(미도시)을 더 포함할 수 있다. 배리어 패턴 및 제3 일함수 패턴은 게이트 캡핑 패턴(250)과 게이트 전극 패턴(240) 사이에 제공되어, 게이트 캡핑 패턴(250)과 제2 일함수 패턴(230) 사이로 연장될 수 있다.
본 실시예에 따른 제1 일함수 패턴(220)을 형성하는 것은 도 4A 및 도 4B를 참조하여 설명된 제1 일함수 막(미도시) 제거하는 공정 수행 시, 핀 영역(114)의 상면(114u) 및 소자 분리막(120)의 상면(120u) 상에 제공된 제1 일함수 막도 함께 제거하는 것을 포함할 수 있다. 예를 들어, 핀 영역(114)의 상면(114u) 및 소자 분리막(120)의 상면(120u) 상의 제1 일함수 막은 이방성 식각 공정을 통해 제거될 수 있다.
본 발명의 개념에 따르면, 게이트 유도 접합 누설 전류(Gate Induced Junction Leakage)의 발생 및 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage)의 발생이 차단 또는 감소되어, 반도체 장치의 전기적 특성이 개선될 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 평면도이다. 도 10은 도 1의 III-III' 선, IV-IV' 선, 및 V-V' 선을 따른 단면도들이다. 도 11A는 도 10의 CC 부분의 확대도이다. 도 11B는 도 10의 DD 부분의 확대도이다. 도 11C는 도 10의 EE 부분의 확대도이다. 설명의 간결함을 위해, 도 1 내지 도 5B를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 9, 도 10, 도 11A, 도 11B, 및 도 11C를 참조하면, 깊은 트렌치(134)는 제1 깊은 트렌치(136) 및 상기 제1 깊은 트렌치(136)의 폭보다 큰 폭을 갖는 제2 깊은 트렌치(138)를 포함할 수 있다. 상기 폭은 핀 영역(114)의 제1 방향(D1)을 따라 서로 마주보는 측면들(114s) 사이의 거리일 수 있다. 제1 깊은 트렌치(136)는 상대적으로 가까운 한 쌍의 핀 영역들(114) 사이의 깊은 트렌치(134)일 수 있고, 제2 깊은 트렌치(138)는 상대적으로 먼 한 쌍의 핀 영역들(114) 사이의 깊은 트렌치(134)일 수 있다.
제1 일함수 패턴(220)은 제1 및 제2 깊은 트렌치들(136, 138) 내에 제공될 수 있다. 제1 깊은 트렌치(136) 내에서, 제1 일함수 패턴(220)은 핀 영역들(114)의 측면들(114s) 및 소자 분리막(120)의 상면(120u)에 의해 정의되는 영역을 채울 수 있다.
제2 깊은 트렌치(138) 내에서, 제1 일함수 패턴(220)은 핀 영역(114)의 측면(114s) 및 소자 분리막(120)의 상면(120u)을 따라 연장될 수 있다. 예를 들어, 상기 제1 일함수 패턴(220)은 소자 분리막(120)의 상면(120u)을 따라 수평적으로 연장되고, 핀 영역(114)의 측면(114s) 상에서 수직적으로 연장될 수 있다.
제1 깊은 트렌치(136) 내에서 제1 일함수 패턴(220)은 제1 두께(T1)를 가질 수 있고, 제2 깊은 트렌치(138) 내에서 제1 일함수 패턴(220)은 상기 제1 두께(T1)보다 얇은 제2 두께(T2)를 가질 수 있다. 제1 및 제2 두께들(T1, T2)은 제1 일함수 패턴(220)의 상면과 바닥면 사이의 거리일 수 있다. 제1 깊은 트렌치(136) 내의 제1 일함수 패턴(220)의 상면은 제2 깊은 트렌치(138) 내의 제1 일함수 패턴(220)의 상면보다 높은 레벨에 배치될 수 있다.
예시적인 실시예들에서, 워드라인 구조체(200)는 도 6A 및 도 6B를 참조하여 설명된 배리어 패턴(미도시) 및 제3 일함수 패턴(미도시)을 더 포함할 수 있다. 배리어 패턴 및 제3 일함수 패턴은 게이트 캡핑 패턴(250)과 게이트 전극 패턴(240) 사이에 제공되어, 게이트 캡핑 패턴(250)과 제2 일함수 패턴(230) 사이로 연장될 수 있다.
제1 일함수 패턴(220)을 형성하는 것은 도 4A 및 도 4B를 참조하여 설명된 제1 일함수 패턴(220)의 형성 방법과 실질적으로 동일할 수 있다. 다만, 게이트 절연 패턴(210) 상에 게이트 전극 패턴(240)의 일함수보다 높은 일함수를 갖는 물질이 도 4A 및 도 4B를 참조하여 설명된 것보다 더 많이 증착되어, 채널의 문턱전압을 높일 수 있다.
본 발명의 개념에 따르면, 게이트 유도 접합 누설 전류(Gate Induced Junction Leakage)의 발생 및 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage)의 발생이 차단 또는 감소되어, 반도체 장치의 전기적 특성이 개선될 수 있다.
도 12A는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 10의 CC 부분에 대응하는 확대도이다. 도 12B는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 10의 DD 부분에 대응하는 확대도이다. 도 12C는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 10의 EE 부분에 대응하는 확대도이다. 설명의 간결함을 위해, 도 1 내지 도 5B, 및 도 9 내지 도 11C를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 9, 도 10, 도 12A, 도 12B, 및 도 12C를 참조하면, 도 11A 내지 도 11C에 도시된 것과 달리, 제1 일함수 패턴(220)이 핀 영역(114)의 상면(114u) 상에 제공되지 않을 수 있다. 즉, 제1 일함수 패턴(220)은 얕은 트렌치(132)의 하부에 제공되지 않을 수 있다. 제1 워드라인 구조체(202)는 제1 일함수 패턴(220)을 포함하지 않을 수 있다.
제2 일함수 패턴(230)의 바닥면과 게이트 절연 패턴(210)의 상면은 핀 영역(114) 상에서 또는 얕은 트렌치(132)의 하부에서 서로 접할 수 있다.
제1 일함수 패턴(220)은 핀 영역(114)의 측면(114s) 및 소자 분리막(120)의 상면(120u) 상에 제공될 수 있다. 제1 일함수 패턴(220)은 제1 및 제2 깊은 트렌치들(136, 138)의 하부에 제공될 수 있다. 즉, 제2 워드라인 구조체는 제1 일함수 패턴(220)을 포함할 수 있다.
제1 깊은 트렌치(136) 내에서, 제1 일함수 패턴(220)은 제1 깊은 트렌치(136)를 채우도록 제공될 수 있다. 상기 제1 일함수 패턴(220)의 상면은 평평할 수 있다. 상기 제1 일함수 패턴(220)은 제1 두께(T1)을 가질 수 있다. 제1 깊은 트렌치(136) 내의 제1 일함수 패턴(220)의 상면은 제2 깊은 트렌치(138) 내의 제1 일함수 패턴(220)의 상면보다 높은 레벨에 배치될 수 있다. 제2 깊은 트렌치(138) 내에서, 제1 일함수 패턴(220)은 핀 영역(114)의 측면(114s) 및 소자 분리막(120)의 상면(120u)을 따라 연장될 수 있다. 예를 들어, 상기 제1 일함수 패턴(220)은 소자 분리막(120)의 상면(120u)을 따라 수평적으로 연장되고, 핀 영역(114)의 측면(114s) 상에서 수직적으로 연장될 수 있다. 상기 제1 일함수 패턴(220)은 제1 두께(T1)보다 작은 제2 두께(T2)를 가질 수 있다.
제1 일함수 패턴(220)은 복수 개로 제공될 수 있다. 복수 개의 제1 일함수 패턴들(220)은 제1 방향(D1)을 따라 배열될 수 있다. 서로 바로 인접한 한 쌍의 제1 일함수 패턴들(220)은 핀 영역(114)을 사이에 두고 제1 방향(D1)을 따라 서로 이격될 수 있다.
예시적인 실시예들에서, 워드라인 구조체(200)는 도 6A 및 도 6B를 참조하여 설명된 배리어 패턴(미도시) 및 제3 일함수 패턴(미도시)을 포함할 수 있다. 배리어 패턴 및 제3 일함수 패턴은 게이트 캡핑 패턴(250)과 게이트 전극 패턴(240) 사이에 제공되어, 게이트 캡핑 패턴(250)과 제2 일함수 패턴(230) 사이로 연장될 수 있다.
본 실시예에 따른 제1 일함수 패턴(220)을 형성하는 것은 도 11A 내지 도 11C를 참조하여 설명된 제1 일함수 패턴(220)의 제조 공정을 수행시, 핀 영역(114)의 상면(114u) 상에 제공된 상기 제1 일함수 패턴(220)을 제거하는 것을 포함할 수 있다. 예를 들어, 핀 영역(114)의 상면(114u) 상에 제공된 제1 일함수 막은 이방성 식각 공정을 통해 제거될 수 있다.
도 13A는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 10의 CC 부분에 대응하는 확대도이다. 도 13B는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 10의 DD 부분에 대응하는 확대도이다. 도 13C는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 도 10의 EE 부분에 대응하는 확대도이다. 설명의 간결함을 위해, 도 1 내지 도 5B, 도 9 내지 도 11C, 도 12A 내지 도 12C를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
제1 깊은 트렌치(136) 내의 제1 일함수 패턴(220)은 도 12A 내지 도 12C를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 12A 내지 도 12C에 도시된 것과 달리, 제1 일함수 패턴(220)은 제2 깊은 트렌치(138) 내에서 소자 분리막(120)의 상면(120u) 상에 제공되지 않을 수 있다. 도 13B에 도시된 것과 같이, 제2 깊은 트렌치(138) 내의 제2 워드라인 구조체(204)는 제1 일함수 패턴(220)을 포함하지 않을 수 있다. 다만, 도 13A에 도시된 것과 같이, 제2 깊은 트렌치(138) 내의 제2 워드라인 구조체(204)는 핀 영역(114)의 측면(114s)에 바로 인접한 영역에 제1 일함수 패턴(220)을 포함할 수 있다. 상기 제1 일함수 패턴(220)은 수직적으로 연장될 수 있다. 이에 따라, 소자 분리막(120)의 상면(120u) 상에 게이트 절연 패턴(210) 및 제2 일함수 패턴(230)이 차례로 적층될 수 있다. 제2 일함수 패턴(230)의 바닥면과 게이트 절연 패턴(210)의 상면은 제2 깊은 트렌치(138)의 하부에서 서로 접할 수 있다.
제1 일함수 패턴(220)은 핀 영역(114)의 측면(114s) 상에 제공될 수 있다. 이에 따라, 제1 일함수 패턴(220)은 제2 깊은 트렌치(138) 내에서 제1 방향(D1)으로 서로 이격된 한 쌍으로 제공될 수 있다. 상기 한 쌍의 제1 일함수 패턴들(220)은 각각 상기 제2 깊은 트렌치(138) 내에서 서로 바로 인접한 한 쌍의 핀 영역들(114)의 측면들(114s) 상에 제공될 수 있다. 예시적인 실시예들에서, 워드라인 구조체(200)는 도 6A 및 도 6B를 참조하여 설명된 배리어 패턴(미도시) 및 제3 일함수 패턴(미도시)을 포함할 수 있다. 배리어 패턴 및 제3 일함수 패턴은 게이트 캡핑 패턴(250)과 게이트 전극 패턴(240) 사이에 제공되어, 게이트 캡핑 패턴(250)과 제2 일함수 패턴(230) 사이로 연장될 수 있다.
본 실시예에 따른 제1 일함수 패턴(220)을 형성하는 것은 도 4A 및 도 4B를 참조하여 설명된 제1 일함수 패턴(220)의 제조 공정을 수행 시, 핀 영역(114)의 상면(114u) 및 소자 분리막(120)의 상면(120u) 상에 제공된 상기 제1 일함수 패턴(220)을 제거하는 것을 포함할 수 있다. 예를 들어, 핀 영역(114)의 상면(114u) 및 소자 분리막(120)의 상면(120u) 상에 제공된 제1 일함수 막은 이방성 식각 공정을 통해 제거될 수 있다.
본 발명의 개념에 따르면, 게이트 유도 접합 누설 전류(Gate Induced Junction Leakage)의 발생 및 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage)의 발생이 차단 또는 감소되어, 반도체 장치의 전기적 특성이 개선될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (10)

  1. 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판; 및
    상기 기판 상부의 트렌치 내에 제공되는 워드 라인 구조체를 포함하되,
    상기 워드 라인 구조체는:
    상기 트렌치의 내면을 덮는 게이트 절연 패턴;
    상기 게이트 절연 패턴 상의 게이트 전극 패턴;
    상기 게이트 절연 패턴과 상기 게이트 전극 패턴 사이에 개재하는 제1 일함수 패턴; 및
    상기 제1 일함수 패턴 상에 제공되고, 상기 게이트 전극 패턴의 측면을 따라 연장되는 제2 일함수 패턴을 포함하고,
    상기 제1 일함수 패턴의 최상면은 상기 게이트 전극 패턴의 바닥면보다 낮은 레벨에 배치되고,
    상기 제1 일함수 패턴의 일함수는 상기 제2 일함수 패턴의 일함수보다 크고,
    상기 게이트 전극의 바닥면은 상기 트렌치의 최하부면과 가장 가까운 상기 게이트 전극의 일 면인 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 절연 패턴의 측면은 상기 트렌치의 내측면 상에서, 상기 제2 일함수 패턴에 접하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 활성 영역은 상기 트렌치에 의해 노출되는 핀 영역을 포함하고,
    상기 핀 영역은 상기 소자 분리막의 상면으로부터 돌출되고,
    상기 제1 일함수 패턴은 상기 핀 영역의 측면 상에 제공되고,
    상기 제2 일함수 패턴은 상기 핀 영역의 상면 및 상기 측면, 그리고 상기 소자 분리막의 상기 상면을 따라 연장되는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제1 일함수 패턴은 복수 개로 제공되고,
    상기 복수의 제1 일함수 패턴들은 상기 핀 영역의 서로 마주하는 측면들 상에 각각 제공되고, 상기 기판의 상면에 평행한 제1 방향을 따라 배열되는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 제2 일함수 패턴과 상기 게이트 절연 패턴은 상기 소자 분리막의 상기 상면 및 상기 핀 영역의 상기 상면 상에서 서로 접하는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 제1 일함수 패턴은 상기 소자 분리막의 상기 상면을 따라 연장되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제1 일함수 패턴은 상기 핀 영역의 상기 상면을 따라 연장되는 반도체 장치.
  8. 제 3 항에 있어서,
    상기 핀 영역은 복수로 제공되고,
    상기 복수의 핀 영역들 중, 서로 바로 인접한 제1 한 쌍의 핀 영역들은 서로 다른 인접한 제2 한 쌍의 핀 영역들보다 상대적으로 가깝게 배치되고,
    상기 제1 한 쌍의 핀 영역들 사이의 제1 일함수 패턴은 상기 제1 한 쌍의 핀 영역들 사이의 영역을 채우고, 평평한 상면을 갖는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제2 한 쌍의 핀 영역들 사이의 제1 일함수 패턴은 상기 제1 한 쌍의 핀 영역들의 서로 마주보는 측면 및 제2 한 쌍의 핀 영역들 사이의 상기 소자 분리막의 상면을 따라 연장되는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 워드라인 구조체는 상기 게이트 전극 패턴 상에 차례로 적층된 배리어 패턴 및 제3 일함수 패턴을 더 포함하되,
    상기 제3 일함수 패턴의 일함수는 상기 제2 일함수 패턴의 상기 일함수보다 작은 반도체 장치.


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