CN109427789B - 半导体器件 - Google Patents

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Abstract

公开了一种半导体器件，半导体器件包括衬底，衬底包括由器件隔离层限定的有源区。字线结构在形成在衬底的上部中的沟槽中。字线结构包括覆盖沟槽的内表面的栅极绝缘图案。栅极电极图案在栅极绝缘图案上。第一功函数图案在栅极绝缘图案和栅极电极图案之间。第二功函数图案在第一功函数图案上，并沿栅极电极图案的侧面延伸。第一功函数图案的顶面位于在栅极电极图案的底面以下的水平处。第一功函数图案具有比第二功函数图案大的功函数。

Description

半导体器件
相关申请的交叉引用
本申请要求于2017年8月28日提交的韩国专利申请No.10-2017-0108885的优先权，其全部公开通过引用合并于此。
技术领域
本发明构思的示例性实施例涉及半导体器件，更具体地，涉及包括栅极绝缘图案和栅极电极图案的半导体器件。
背景技术
半导体器件可以由于其相对较小的尺寸、多功能和/或相对较低的制造成本而处于电子工业中。半导体器件可以被分类为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件和具有存储和逻辑元件两种的混合半导体器件中的任何一种。
包括在电子产品中的半导体器件可以具有相对高的操作速度和/或相对低的操作电压。半导体器件可以相对高度集成。半导体器件的高集成度可以降低半导体器件的可靠性。然而，已经进行了用于提高半导体器件的可靠性的研究。
发明内容
本发明构思的示例性实施例提供了一种具有增加的准确性的导电率的半导体器件以及具有增加的可靠性和相对较低的缺陷率的半导体器件。
本发明构思的示例性实施例提供了一种具有减少的泄露电流的半导体器件。
根据本发明构思的示例性实施例，半导体器件包括衬底，衬底包括由器件隔离层限定的有源区。字线结构，在形成在衬底的上部中的沟槽中。字线结构包括覆盖沟槽的内表面的栅极绝缘图案。栅极电极图案，在栅极绝缘图案上。第一功函数图案，在栅极绝缘图案和栅极电极图案之间。第二功函数图案，在第一功函数图案上，并沿栅极电极图案的侧面延伸。第一功函数图案的顶面在栅极电极图案的底面以下的水平处。第一功函数图案具有比第二功函数图案更大的功函数。
根据本发明构思的示例性实施例，半导体器件包括器件隔离层。有源鳍状物区从器件隔离层的顶面突出。字线结构在器件隔离层上。字线结构包括栅极电极图案。第一功函数图案在栅极电极图案和有源鳍状物区之间。第二功函数图案在第一功函数图案和栅极电极图案之间，且沿栅极电极图案的侧面延伸。第一功函数图案具有比第二功函数图案更大的功函数。
根据本发明构思的示例性实施例，半导体器件包括用于限定鳍状物区的器件隔离层。至少一个沟槽形成在器件隔离层的上表面之下。鳍状物区包括栅极绝缘图案，设置在鳍状物区的侧面和上表面上。第一功函数图案设置在栅极绝缘图案上。第二功函数图案设置在第一功函数图案上。栅极电极图案设置在第二功函数图案上。至少一个沟槽包括栅极绝缘图案，栅极绝缘图案保形地设置在至少一个沟槽的侧面和底面上。第一功函数图案设置在至少一个沟槽的底面上设置的栅极绝缘图案的一部分上。第二功函数图案设置在至少一个沟槽的侧面上设置的栅极绝缘图案的一部分上，且设置在至少一个沟槽的底面上的第一功函数图案上。栅极电极图案设置在至少一个沟槽中的第二功函数图案上。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更显而易见，其中：
图1示出了根据本发明构思的示例性实施例的半导体器件的平面图。
图2A示出了沿图1的线I-I’和II-II’截取的横截面图。
图2B示出了图2A的截面AA的放大图。
图2C示出了图2A的截面BB的放大图。
图3A、图4A和图5A示出了与图2A的截面AA相对应的放大图，并示出了根据本发明构思的示例性实施例的制造半导体器件的方法。
图3B、图4B和图5B示出了与图2A的截面BB相对应的放大图，并示出了根据本发明构思的示例性实施例的制造半导体器件的方法。
图6A示出了与图2A的截面AA相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。
图6B示出了与图2A的截面BB相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。
图7A示出了与图2A的截面AA相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。
图7B示出了与图2A的截面BB相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。
图8A示出了与图2A的截面AA相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。
图8B示出了与图2A的截面BB相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。
图9示出了根据本发明构思的示例性实施例的半导体器件的平面图。
图10示出了沿图9的线III-III’、IV-IV’和V-V’截取的横截面图。
图11A示出了图10的截面CC的放大图。
图11B示出了图10的截面DD的放大图。
图11C示出了图10的截面EE的放大图。
图12A示出了与图10的截面CC相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。
图12B示出了与图10的截面DD相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。
图12C示出了与图10的截面EE相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。
图13A示出了与图10的截面CC相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。
图13B示出了与图10的截面DD相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。
图13C示出了与图10的截面EE相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。
具体实施方式
图1示出了根据本发明构思的示例性实施例的半导体器件的平面图。图2A示出了沿图1的线I-I’和II-II’截取的横截面图。图2B示出了图2A的截面AA的放大图。图2C示出了图2A的截面BB的放大图。
参考图1、图2A、图2B和图2C，半导体器件可以包括衬底100、字线结构200、位线结构300和数据存储元件400。衬底100可以是半导体衬底。例如，衬底100可以是硅(Si)衬底、锗(Ge)衬底、硅-锗(Si Ge)衬底或化合物半导体衬底，例如镓-砷(GaAs)衬底。
衬底100可以包括由器件隔离层120限定的有源区110。有源区110可以是形成电子器件的区域。当在平面图中观看时，每个有源区110可以具有沿与第一方向D1和第二方向D2中的每一个交叉的第三方向D3延伸的岛形状。第一方向D1至第三方向D3可以彼此交叉，同时平行于每个有源区110的顶面112和器件隔离层120的顶面122。
当在平面图中观看时，器件隔离层120可以围绕每个有源区110的侧壁。器件隔离层120可以将有源区110彼此电分离。器件隔离层120可以填充有源区110之间的空间。器件隔离层120可以具有与每个有源区110的顶面112基本共面的顶面122(例如，沿平行于衬底100的上表面的方向)。器件隔离层120可以包括绝缘材料。例如，器件隔离层120可以包括氧化硅、氮化硅或氮氧化硅中的一种或多种。
沟槽130可以设置在衬底100中。沟槽130可以沿第一方向D1延伸。多个沟槽130可以沿第二方向D2布置。沿第二方向D2布置的多个沟槽130可以彼此间隔开。沟槽130可以在有源区110和器件隔离层120中形成凹陷。沟槽130可以包括有源区110中的浅沟槽132和器件隔离层120中的深沟槽134。浅沟槽132可以具有比深沟槽134更浅的深度(例如，沿可以与衬底100的上表面正交的第四方向D4)。例如，沟槽130的深度可以指当沿第四方向D4测量时沟槽130的深度。
沟槽130可以限定有源区110的鳍状物区114。例如，可以通过浅沟槽132和深沟槽134限定鳍状物区114。鳍状物区114可以具有暴露于浅沟槽132的顶面114u，并且可以具有暴露于深沟槽134的侧面114s。例如，鳍状物区114可以具有与浅沟槽132的一部分连接的顶面114u，并且可以具有与深沟槽134的一部分连接的侧面114s。鳍状物区114可以沿第四方向D4，从暴露于深沟槽134的器件隔离层120的顶面120u突出。鳍状物区114的顶面114u可以位于比器件隔离层120的顶面120u高的水平处。鳍状物区114的顶面114u可以位于比深沟槽134的底面高的水平处。鳍状物区114可以被称为有源鳍状物区。
字线结构200可以设置在沟槽130中。字线结构200可以沿第一方向D1延伸。字线结构200可以包括栅极绝缘图案210、第一功函数图案220、第二功函数图案230、栅极电极图案240和栅极覆盖图案250。浅沟槽132中的字线结构200可以被称为第一字线结构202，深沟槽134中的字线结构200可以被称为第二字线结构204。因此，字线结构200从浅沟槽132向深沟槽134连续地延伸(参见例如图2B)。第一字线结构202可以与有源区110垂直交叠，第二字线结构204可以竖直地与器件隔离层120垂直交叠(例如，沿第四方向D4)。字线结构200可以包括多个字线结构。多个字线结构200可以沿第二方向D2布置。
栅极绝缘图案210可以设置在有源区110和器件隔离层120上。栅极绝缘图案210可以沿沟槽130的内表面延伸。沟槽130的内表面可以指暴露于沟槽130的鳍状物区114和器件隔离层120的表面。例如，栅极绝缘图案210可以保形地覆盖沟槽130的内表面。栅极绝缘图案210可以与有源区110和器件隔离层120直接接触。
栅极绝缘图案210可以设置在鳍状物区114上。栅极绝缘图案210可以基本覆盖鳍状物区114的顶面114u和侧面114s。例如，栅极绝缘图案210可以沿鳍状物区114的顶面114u和侧面114s保形地延伸。栅极绝缘图案210可以包括高k电介质、氧化物、氮化物或氮氧化物中的一种或多种。高k电介质可以是具有比氧化物和氮化物更大的介电常数的绝缘材料。例如，高k电介质可以是金属氧化物(例如，氧化铪或氧化铝)。
第一功函数图案220可以设置在栅极绝缘图案210上。第一功函数图案220可以沿鳍状物区114的顶面114u和侧面114s以及沿器件隔离层120的顶面120u延伸。例如，第一功函数图案220可以保形地设置栅极绝缘图案210上。浅沟槽132中的第一功函数图案220可以具有与深沟槽134中的第一功函数图案220基本相同的厚度。厚度可以是第一功函数图案220的底面和顶面之间的距离。第一功函数图案220可以沿沟槽130，沿第一方向D1延伸。第一功函数图案220可以填充沟槽130的下部。第一功函数图案220的顶面可以位于比栅极电极图案240的底面低的水平处。第一功函数图案220可以包括具有比第二功函数图案230和栅极电极图案240大的功函数的材料。例如，第一功函数图案220可以包括P型多晶硅、钼(Mo)、钼合金(Mo)、氮化钨(WN)或其组合。
第二功函数图案230可以设置在栅极绝缘图案210和第一功函数图案220上。第二功函数图案230可以填充沟槽130的一部分。第二功函数图案230可以沿沟槽130的内部侧面以及沿第一功函数图案220的顶面延伸。栅极绝缘图案210可以设置在沟槽130的内部侧面和第二功函数图案230之间，以及在沟槽130的底部表面和第一功函数图案220之间。第一功函数图案220可以设置在沟槽130的底部表面和第二功函数图案230之间。第二功函数图案230的最下部分可以与栅极绝缘图案210间隔开。第二功函数图案230可以具有与第一功函数图案220的顶面直接接触的最底表面。第二功函数图案230可以沿第一方向D1延伸。
第二功函数图案230可以包括具有比第一功函数图案220小的功函数的材料。例如，第二功函数图案230可以包括氮化钛(TiN)。第二功函数图案230可以调节阈值电压。
栅极电极图案240可以设置在第二功函数图案230上。栅极电极图案240可以填充沟槽130的一部分(例如，未被栅极绝缘图案210、第一功函数图案220和第二功函数图案230填充且在栅极覆盖图案250(以下更加详细地描述)的下方的沟槽的一部分)。栅极绝缘图案210和第二功函数图案230可以设置在栅极电极图案240和沟槽130的内部侧面之间。栅极电极图案240可以通过第二功函数图案230与栅极绝缘图案210间隔开。栅极绝缘图案210和第一功函数图案220以及第二功函数图案230可以设置在栅极电极图案240和沟槽130的底部表面之间。栅极电极图案240可以通过第一功函数图案220和第二功函数图案230与栅极绝缘图案210间隔开。栅极电极图案240可以沿第二功函数图案230，沿第一方向D1延伸。
栅极电极图案240可以包括相对低电阻的材料。例如，栅极电极图案240可以包括掺杂半导体(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)或金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的一种或多种。
栅极覆盖图案250可以填充沟槽130的剩余部分(例如，未被栅极绝缘图案210、第一功函数图案220、第二功函数图案230和栅极电极图案240填充的沟槽130的一部分)。栅极覆盖图案250可以设置在第二功函数图案230和栅极电极图案240上。例如，栅极覆盖图案150可以填充第二功函数图案230和栅极电极图案240上方的凹陷130的一部分。栅极覆盖图案250可以具有与衬底100的顶面基本共面的顶面(例如，沿平行于衬底100的上表面的方向)。栅极覆盖图案250可以包括绝缘材料。例如，栅极覆盖图案250可以包括氧化硅、氮化硅和/或氮氧化硅。
每个有源区110可以在其中设置有第一源极/漏极区142和第二源极/漏极区144。第一源极/漏极区142和第二源极/漏极区144可以具有彼此基本相同的导电性。第一源极/漏极区142和第二源极/漏极区144可以具有与有源区110不同的导电性。例如，有源区110可以具有P型导电性，第一源极/漏极区142和第二源极/漏极区144可以具有n型导电性。
第二源极/漏极区144可以设置在横过一个有源区110伸展的一对字线结构200之间的有源区110中。在有源区110中，第一源极/漏极区142可以彼此间隔开(参见例如图2A)。
衬底100可以在其上设置有顺序地堆叠的第一层间电介质层510、第二层间电介质层520和保护层550。第一层间电介质层510和第二层间电介质层520以及保护层550可以各自包括绝缘材料。例如，第一层间电介质层510和第二层间电介质层520以及保护层550可以包括氧化硅、氮化硅和/或氮氧化硅。
位线结构300可以设置在第二层间电介质层520中。位线结构300可以沿第二方向D2延伸。位线结构300可以包括位线电极图案310、位线覆盖图案320和位线间隔件330。位线结构300可以包括多个位线结构。多个位线结构300可以沿第一方向D1布置。
位线电极图案310可以包括导电材料。例如，位线电极图案310可以包括掺杂半导体(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)或金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的一种或多种。
位线覆盖图案320可以设置在位线电极图案310上，并且可以覆盖位线电极图案310的顶面。位线覆盖图案320可以包括绝缘材料。例如，位线覆盖图案320可以包括氧化硅、氮化硅和/或氮氧化硅。
位线间隔件330可以设置在位线电极图案310的侧面和与位线电极图案310直接相邻的位线覆盖图案320的侧面上。位线间隔件330可以包括绝缘材料。例如，位线间隔件330可以包括氧化硅、氮化硅和/或氮氧化硅。
第一触点530可以设置在第一层间电介质层510中。第一触点530可以将位线电极图案310与第二源极/漏极区144彼此电连接。第一触点530可以包括导电材料。例如，第一触点530可以包括掺杂半导体(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)或金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的一种或多种。
数据存储元件400可以设置在保护层550上。数据存储元件400可以不限于特定形状，并且根据需要可以具有各种形状。例如，每个数据存储元件400可以是电容器。电容器可以包括底部电极、电介质层和顶部电极。第二触点540可以穿透第一层间电介质层510和第二层间电介质层520以及保护层550，并且可以因此将数据存储元件400电连接到第一源极/漏极区142。第二触点540可以包括导电材料。例如，第二触点540可以包括掺杂半导体(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)或金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的一种或多种。
根据本发明构思的示例性实施例，第一功函数图案220可以具有比栅极电极图案240更大的功函数。第一功函数图案220可以使沟道具有增加的阈值电压，以防止泄露电流流经沟道。防止泄露电流可以增加半导体器件的期望导电率的准确性(例如，可以增加半导体器件的导电率)。
参考图1、图2B和图2C，根据本发明构思的另一示例性实施例，半导体器件可以包括用于限定鳍状物区114的器件隔离层120。可以在器件隔离层120的上表面122的下方形成至少一个沟槽(例如，132或134)。栅极绝缘图案210可以设置在鳍状物区114的侧面和上表面上。第一功函数图案220可以设置在栅极绝缘图案210上。第二功函数图案230可以设置在第一功函数图案220上。栅极电极图案240可以设置在第二功函数图案230上。栅极绝缘图案210可以保形地设置在至少一个沟槽(例如，132或134)的侧面和底面上。第一功函数图案220可以设置在栅极绝缘图案210的设置在至少一个沟槽(例如，132或134)的底面上的一部分上。第二功函数图案230可以设置在栅极绝缘图案210的设置在至少一个沟槽(例如，132或134)的侧面上的一部分上，以及在至少一个沟槽(例如，132或134)的底面上的第一功函数图案220上。栅极电极图案240可以设置在至少一个沟槽(例如，132或134)中的第二功函数图案230上。
图3A、图4A和图5A示出了与图2A的截面AA相对应的放大图，并示出了根据本发明构思的示例性实施例的制造半导体器件的方法。图3B、图4B和图5B示出了与图2A的截面BB相对应的放大图，并示出了根据本发明构思的示例性实施例的制造半导体器件的方法。
参考图1、图3A和图3B，可以提供衬底100。衬底可以包括有源区110。衬底100可以包括半导体材料。例如，衬底100可以是硅(Si)衬底、锗(Ge)衬底、硅-锗(Si Ge)衬底或化合物半导体衬底，例如镓-砷(GaAs)衬底。
有源区110的形成可以包括在衬底100上形成用于限定有源区110的掩膜图案，并使用掩膜图案作为蚀刻掩膜来执行蚀刻工艺以蚀刻衬底100。掩膜图案可以与有源区110竖直交叠(例如，沿第四方向D4)。每个有源区110可以被注入杂质以形成第一源极/漏极区142和第二源极/漏极区144。
器件隔离层120可以形成在衬底100上。器件隔离层120的形成可以包括在执行蚀刻工艺时，将绝缘材料(例如，氧化硅、氮化硅或氮氧化硅中的一种或多种)填充到去除了衬底100的区域中。
沟槽130可以形成在有源区110和器件隔离层120中。沟槽130的形成可以包括在有源区110和器件隔离层120上形成掩膜图案，然后使用掩膜图案作为蚀刻掩膜来执行蚀刻工艺，以蚀刻有源区110和器件隔离层120。当执行蚀刻工艺时，器件隔离层120可以被蚀刻得比有源区110深(例如，沿第四方向D4)。该步骤可以形成使有源区110凹陷的浅沟槽132，以及使器件隔离层120凹陷的深沟槽134。浅沟槽132可以具有比深沟槽134浅的深度(例如，沿第四方向D4)。深沟槽134可以暴露有源区110的侧面。
参考图4A和图4B，栅极绝缘图案210可以形成在沟槽130中。栅极绝缘图案210的形成可以包括执行化学气相沉积(CVD)、原子层沉积(ALD)、热氧化、等离子体氧化或其组合，以在有源区110和器件隔离层120上沉积绝缘材料，然后去除设置在有源区110的最上顶面以及器件隔离层120的最上顶面上的绝缘材料。栅极绝缘图案210可以包括高k电介质、氧化物、氮化物或氮氧化物中的一种或多种。高k电介质可以是具有比氧化硅更大的介电常数的绝缘材料。例如，高k电介质可以是金属氧化物(例如，氧化铪和氧化铝)。
第一功函数图案220可以形成在沟槽130的下部中。第一功函数图案220的形成可以包括在有源区110和器件隔离层120上形成第一功函数层以填充沟槽130的下部，然后在第一功函数层上执行回蚀工艺以部分地去除第一功函数层。可以执行第一功函数层的去除直到在沟槽130的内部侧面上暴露栅极绝缘图案210。第一功函数层的剩余部分可以保留在沟槽130的下部中。第一功函数层的剩余部分可以被称为第一功函数图案220。第一功函数图案220可以包括具有比栅极电极图案240大的功函数的材料，以下对其更详细地讨论。例如，第一功函数图案220可以包括P型多晶硅、钼(Mo)、钼合金(Mo)、氮化钨(WN)或其组合。
参考图5A和图5B，第二功函数图案230和栅极电极图案240可以形成在第一功函数图案220上。第二功函数图案230和栅极电极图案240的形成可以包括在有源区110和器件隔离层120上顺序地沉积第二功函数层和栅极电极层，然后在第二功函数层和栅极电极层上执行回蚀工艺以部分地去除第二功函数层和栅极电极层。可以执行第二功函数层和栅极电极层的去除直到暴露出有源区110的顶面112、器件隔离层120的顶面122和沟槽130的内部侧面的上部。第二功函数层的剩余部分可以基本覆盖第一功函数图案220的顶面和栅极绝缘图案210。第二功函数层的剩余部分可以被称为第二功函数图案230。栅极电极层的剩余部分可以填充由第二功函数图案230限定的区域。栅极电极层的剩余部分可以被称为栅极电极图案240。第二功函数图案230可以包括具有比第一功函数图案220小的功函数的材料。例如，第二功函数图案230可以包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)或其组合。栅极电极图案240可以包括导电材料。例如，栅极电极图案240可以包括掺杂半导体(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)或金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的一种或多种。
返回参考图1、图2A、图2B和图2C，栅极覆盖图案250可以形成在沟槽130的上部中。栅极覆盖图案250可以形成在第二功函数图案230和栅极电极图案240上。栅极覆盖图案250的形成可以包括在有源区110和器件隔离层120上形成栅极覆盖层以填充沟槽130，然后部分地去除栅极覆盖层以暴露有源区110的顶面112和器件隔离层120的顶面120u。栅极覆盖图案250可以包括绝缘材料。例如，栅极覆盖图案250可以包括氧化硅、氮化硅或氮氧化硅中的一种或多种。
第一层间电介质层510可以沉积在有源区110和器件隔离层120上，然后可以形成第一触点530以穿透第一层间电介质层510。第一触点530的形成可以包括形成第一接触孔以穿透第一层间电介质层510，并用导电材料填充第一接触孔。
位线结构300可以形成在第一触点530上。位线结构300可以包括位线电极图案310、位线覆盖图案320和位线间隔件330。位线电极图案310和位线覆盖图案320的形成可以包括在第一触点530和第一层间电介质层510上顺序地沉积位线电极层和位线覆盖层，并顺序地部分地蚀刻位线覆盖层和位线电极层。位线间隔件层可以形成为覆盖第一层间电介质层510、位线电极图案310和位线覆盖图案320的表面，然后各向异性地蚀刻位线间隔件层以形成位线间隔件330。
第二层间电介质层520和保护层550可以形成在第一层间电介质层510上。第二层间电介质层520和保护层550可以覆盖位线结构300的侧面和顶面。第二层间电介质层520和保护层550的形成可以包括执行沉积工艺以在第一层间电介质层510和位线结构300上沉积绝缘材料。第一层间电介质层510和第二层间电介质层520以及保护层550可以包括氧化硅、氮化硅或氮氧化硅中的一种或多种。
第二触点540可以形成在第一层间电介质层510和第二层间电介质层520中。第二触点540的形成可以包括蚀刻第一层间电介质层510和第二层间电介质层520以形成第二接触孔，并用导电材料填充第二接触孔。第一触点530和第二触点540可以包括导电材料。例如，第一触点530和第二触点540可以包括掺杂半导体(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)或金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的一种或多种。
数据存储元件400可以形成在第二触点540上。数据存储元件400可以电连接到第二触点540。例如，数据存储元件400可以是电容器。
图6A示出了与图2A的截面AA相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。图6B示出了与图2A的截面BB相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。以下可以省略与以上参考图1至图5B所讨论的组件相同或基本相同的组件的描述。
参考图1、图2A、图6A和图6B，第一字线结构202和第二字线结构204中的每一个还可以包括阻挡图案260和第三功函数图案270。阻挡图案260和第三功函数图案270可以在栅极覆盖图案250和栅极电极图案240之间，以及在栅极覆盖图案250和第二功函数图案230之间顺序地堆叠。阻挡图案260和第三功函数图案270可以沿第一方向D1延伸。
阻挡图案260可以设置在第二功函数图案230和栅极电极图案240上。阻挡图案260可以基本覆盖第二功函数图案230的最上顶面和栅极电极图案240的顶面。阻挡图案260可以防止第三功函数图案270接收从栅极电极图案240扩散的材料(例如，钨(W))。例如，阻挡图案260可以包括氮化钛(例如，TiN)。
第三功函数图案270可以包括具有比第一功函数图案220和第二功函数图案230小的功函数的材料。例如，第三功函数图案270可以包括n型多晶硅。第三功函数图案270可以防止栅极电极图案240与第一源极/漏极区142和第二源极/漏极区144中的一个或两者之间的场集中，进而阻止或减少栅极引起的漏极泄露。
栅极绝缘图案210可以设置在阻挡图案260和沟槽130的内部侧面之间，以及在第三功函数图案270和沟槽130的内部侧面之间。栅极绝缘图案210可以设置在栅极覆盖图案250和器件隔离层120之间。
根据本发明构思的示例性实施例，可以阻止或减少栅极引起的漏极泄露，以使半导体器件具有准确性增加的期望导电率。
以下将更详细地描述形成阻挡图案260和第三功函数图案270的方法。
阻挡图案260的形成可以包括形成第二功函数图案230和栅极电极图案240(参见例如图5A和图5B)，在有源区110和器件隔离层120上沉积阻挡层，然后在阻挡层上执行回蚀工艺以部分地去除阻挡层。阻挡层的剩余部分可以保留在第二功函数图案230和栅极电极图案240上。阻挡层的剩余部分可以被称为阻挡图案260。
第三功函数图案270的形成可以包括在有源区110和器件隔离层120上沉积第三功函数层，并在第三功函数层上执行回蚀工艺以部分地去除第三功函数层。第三功函数层的剩余部分可以保留在阻挡图案260上。第三功函数层的剩余部分可以被称为第三功函数图案270。
根据本发明构思的示例性实施例，第三功函数图案270可以阻止或减少栅极引起的漏极泄露，并且第一功函数图案220可以增加沟道的阈值电压，以防止泄露电流流经沟道。因此，防止泄露电流可以增加半导体器件的期望导电率的准确性。
图7A示出了与图2A的截面AA相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。图7B示出了与图2A的截面BB相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。以下可以省略与以上参考图1至图5B所讨论的组件相同或基本相同的组件的描述。
参考图1、图2A、图7A和图7B，第一功函数图案220不需要设置在鳍状物区114的顶面114u上。例如，第一功函数图案220不需要设置在浅沟槽132的下部中。字线结构200可以包括用于填充浅沟槽132和深沟槽134的栅极绝缘图案210、第二功函数图案230、栅极电极图案240和栅极覆盖图案250，并且还可以包括局部地设置在深沟槽134中的第一功函数图案220。第一字线结构202不需要包括第一功函数图案220。第二功函数图案230和栅极绝缘图案210可以在鳍状物区114上或在浅沟槽132的下部中彼此直接接触。
第一功函数图案220可以设置在鳍状物区114的侧面114s和器件隔离层120的顶面120u上。例如，第二字线结构204可以包括第一功函数图案220。第一功函数图案220可以设置在深沟槽134的下部中。第一功函数图案220可以填充深沟槽134的下部。栅极绝缘图案210、第一功函数图案220和第二功函数图案230可以顺序地设置在鳍状物区114的侧面114s上。在深沟槽134中，第一功函数图案220可以沿鳍状物区114的侧面114s和器件隔离层120的顶面120u延伸。例如，第一功函数图案220可以沿器件隔离层120的顶面120u水平地延伸，并且可以在鳍状物区114的侧面114s上垂直地延伸。第一功函数图案220可以包括多个第一功函数图案。多个第一功函数图案220可以沿第一方向D1布置。彼此直接相邻的一对第一功函数图案220可以横跨鳍状物区114，沿第一方向D1彼此间隔开。
在本发明构思的示例性实施例中，字线结构200还可以包括以上参考图6A和图6B更详细地讨论的阻挡图案和第三功函数图案。阻挡图案和第三功函数图案可以设置在栅极覆盖图案250和栅极电极图案240之间，并且可以在栅极覆盖图案250和第二功函数图案230之间延伸。
在本发明构思的示例性实施例中，第一功函数图案220的形成可以包括，当去除了以上参考图4A和图4B更详细地讨论的第一功函数层时，基本同时地去除设置在鳍状物区114的顶面114u上的第一功函数层。例如，可以执行各向异性蚀刻工艺以去除鳍状物区114的顶面114u上的第一功函数层。
根据本发明构思的示例性实施例，第一至第三功函数图案可以阻止或减少栅极引起的结泄露和栅极引起的漏极泄露，由此增加半导体器件的期望导电率的准确性。
图8A示出了与图2A的截面AA相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。图8B示出了与图2A的截面BB相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。以下可以省略与以上参考图1至图5B以及图7A和图7B所讨论的组件相同或基本相同的组件的描述。
参考图1、图2A、图8A和图8B，第一功函数图案220不需要设置在器件隔离层120的顶面120u上。栅极绝缘图案210和第二功函数图案230可以顺序地堆叠在器件隔离层120的顶面120u上。第二功函数图案230和栅极绝缘图案210可以在器件隔离层120的顶面120u上或在深沟槽134的下部中彼此直接接触。参考图8B，第一字线结构202和第二字线结构204中的每一个不需要包括第一功函数图案220。参考图8A，第二字线结构204可以在与鳍状物区114的侧面114s直接相邻的区域处包括第一功函数图案220。第一功函数图案220可以竖直地(例如，沿第四方向D4)延伸。第一功函数图案220可以以沿第一方向D1彼此间隔开的成对的方式设置在深沟槽134中。一对第一功函数图案220可以对应地设置在与深沟槽134直接相邻的一对鳍状物区114的相对的侧面114s上。栅极绝缘图案210、第一功函数图案220和第二功函数图案230可以顺序地堆叠在鳍状物区114的顶面114u上。
在本发明构思的示例性实施例中，字线结构200还可以包括以上参考图6A和图6B更详细地讨论的阻挡图案和第三功函数图案。阻挡图案和第三功函数图案可以设置在栅极覆盖图案250和栅极电极图案240之间，并且可以在栅极覆盖图案250和第二功函数图案230之间延伸。
在本发明构思的示例性实施例中，第一功函数图案220的形成可以包括，当去除了以上参考图4A和图4B更详细地讨论的第一功函数层时，基本同时地去除设置在鳍状物区114的顶面114u和器件隔离层120的顶面120u上的第一功函数层。例如，可以执行各向异性蚀刻工艺以去除鳍状物区114的顶面114u和器件隔离层120的顶面120u上的第一功函数层。
根据本发明构思的示例性实施例，可以阻止或减少栅极引起的结泄露和栅极引起的漏极泄露，由此增加半导体器件的期望导电率的准确性。
图9示出了根据本发明构思的示例性实施例的半导体器件的平面图。图10示出了沿图9的线III-III’、IV-IV’和V-V’截取的截面图。图11A示出了图10的截面CC的放大图。图11B示出了图10的截面DD的放大图。图11C示出了图10的截面FE的放大图。以下可以省略与以上参考图1至图5B所时论的组件相同或基本相同的组件的描述。
参考图9、图10、图11A、图11B和图11C，深沟槽134可以包括第一深沟槽136和具有比第一深沟槽136大的宽度的第二深沟槽138。宽度可以是沿第一方向D1彼此直接相邻的鳍状物区114的相对的侧面114s之间的距离。第一深沟槽136可以是在彼此相对靠近的一对鳍状物区114之间的深沟槽134，第二深沟槽138可以是在彼此相对远离的一对鳍状物区114之间的深沟槽134。
第一功函数图案220可以设置在第一深沟槽136和第二深沟槽138中。在第一深沟槽136中，第一功函数图案220可以基本填充由鳍状物区114的侧面114s和器件隔离层120的顶面120u限定的区域。
在第二深沟槽138中，第一功函数图案220可以沿鳍状物区114的侧面114s和器件隔离层120的顶面120u延伸。例如，第一功函数图案220可以沿器件隔离层120的顶面120u水平地延伸，并且可以在鳍状物区114的侧面114s上竖直地延伸。
第一深沟槽136中的第一功函数图案220可以具有第一厚度T1，第二深沟槽138中的第一功函数图案220可以具有比第一厚度T1小的第二厚度T2。第一厚度T1和第二厚度T2可以是第一功函数图案220的顶面和底面之间的距离。第一深沟槽136中的第一功函数图案220的顶面可以处于比第二深沟槽138中的第一功函数图案220的顶面高的水平处。
在本发明构思的示例性实施例中，字线结构200还可以包括以上参考图6A和图6B更详细地讨论的阻挡图案和第三功函数图案。阻挡图案和第三功函数图案可以设置在栅极覆盖图案250和栅极电极图案240之间，并且可以在栅极覆盖图案250和第二功函数图案230之间延伸。
第一功函数图案220的形成可以与参考图4A和图4B讨论的基本相同。当沉积材料以形成具有比栅极电极图案240大的功函数的第一功函数图案220时，材料的沉积量可以比参考图4A和图4B讨论的情况中材料的沉积量更大，由此增加沟道阈值电压。
根据本发明构思的示例性实施例，可以阻止或减少栅极引起的结泄露和栅极引起的漏极泄露，由此增加半导体器件的期望导电率。
图12A示出了与图10的截面CC相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。图12B示出了与图10的截面D D相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。图12C示出了与图10的截面EE相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。以下可以省略与以上参考图1至图5B以及图9至图11C所讨论的组件相同或基本相同的组件的描述。
参考图9、图10、图12A、图12B和图12C，第一功函数图案不需要设置在鳍状物区114的顶面114u上。例如，第一功函数图案220不需要设置在浅沟槽132的下部中。第一字线结构202不需要包括第一功函数图案220。
第二功函数图案230的底面和栅极绝缘图案210的顶面可以在鳍状物区114上或在浅沟槽132的下部中彼此直接接触。
第一功函数图案220可以设置在鳍状物区114的侧面114s和器件隔离层120的顶面120u上。第一功函数图案220可以设置在第一深沟槽136和第二深沟槽138的下部中。例如，第二字线结构204可以包括第一功函数图案220。
在第一深沟槽136中，第一功函数图案220可以基本填充第一深沟槽136。第一功函数图案220可以具有基本平坦的顶面。第一功函数图案220可以具有第一厚度T1。第一深沟槽136中的第一功函数图案220的顶面可以处于比第二深沟槽138中的第一功函数图案220的顶面高的水平处。在第二深沟槽138中，第一功函数图案220可以沿鳍状物区114的侧面114s和器件隔离层120的顶面120u延伸。例如，第一功函数图案220可以沿器件隔离层120的顶面120u水平地延伸，并且可以在鳍状物区114的侧面114s上垂直地延伸。第一功函数图案220可以具有比第一厚度T1小的第二厚度T2。
第一功函数图案220可以包括多个第一功函数图案。多个第一功函数图案220可以沿第一方向D1布置。彼此直接相邻的一对第一功函数图案220可以横跨鳍状物区114，沿第一方向D1彼此间隔开。
在本发明构思的示例性实施例中，字线结构200还可以包括以上参考图6A和图6B更详细地讨论的阻挡图案和第三功函数图案。阻挡图案和第三功函数图案可以设置在栅极覆盖图案250和栅极电极图案240之间，并且可以在栅极覆盖图案250和第二功函数图案230之间延伸。
在本发明构思的示例性实施例中，第一功函数图案220的形成可以包括，当形成了以上参考图11A至图11C更详细地讨论的第一功函数图案220时，基本同时地去除设置在鳍状物区114的顶面114u上的第一功函数图案220。例如，可以执行各向异性蚀刻工艺以去除鳍状物区114的顶面114u上的第一功函数层。
图13A示出了与图10的截面CC相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。图13B示出了与图10的截面D D相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。图13C示出了与图10的截面EE相对应的放大图，并示出了根据本发明构思的示例性实施例的半导体器件。以下可以省略与以上参考图1至图5B、图9至图11C以及图12A至图12C所讨论的组件相同或基本相同的组件的描述。
参考图9、图10、图13A、图13B和图13C，第一深沟槽136中的第一功函数图案220可以与以上参考图12A至图12C所讨论的基本相同。
在第二深沟槽138中，第一功函数图案220不需要设置在器件隔离层120的顶面120u上。参考图13B，第二深沟槽138中的第二字线结构204不需要包括第一功函数图案220。参考图13A，第二深沟槽138中的第二字线结构204可以在与鳍状物区114的侧面114s直接相邻的区域处包括第一功函数图案220。第一功函数图案220可以竖直地延伸。在该结构中，栅极绝缘图案210和第二功函数图案230可以在器件隔离层120的顶面120u上顺序地堆叠。第二功函数图案230的底面和栅极绝缘图案210的顶面可以在第二深沟槽138的下部中彼此直接接触。
第一功函数图案220可以设置在鳍状物区114的侧面114s上。因此，第一功函数图案220可以以沿第一方向D1彼此间隔开的成对的方式设置在第二深沟槽138中。在第二深沟槽138中，一对第一功函数图案220可以对应地设置在彼此直接相邻的一对鳍状物区114的相对的侧面114s上。在本发明构思的示例性实施例中，字线结构200还可以包括以上参考图6A和图6B更详细地讨论的阻挡图案和第三功函数图案。阻挡图案和第三功函数图案可以设置在栅极覆盖图案250和栅极电极图案240之间，并且可以在栅极覆盖图案250和第二功函数图案230之间延伸。
在本发明构思的示例性实施例中，第一功函数图案220的形成可以包括，当形成了以上参考图4A和图4B更详细地讨论的第一功函数图案220时，基本同时地去除设置在鳍状物区114的顶面114u和器件隔离层120的顶面120u上的第一功函数图案220。例如，可以执行各向异性蚀刻工艺以去除鳍状物区114的顶面114u和器件隔离层120的顶面120u上的第一功函数层。
根据本发明构思的示例性实施例，可以阻止或减少栅极引起的结泄露和栅极引起的漏极泄露，以增加半导体器件的期望导电率的准确性。
根据本发明构思的示例性实施例的半导体器件可以减少或基本消除泄露电流。
尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。

Claims (18)

1.一种半导体器件，包括：
衬底，包括由器件隔离层限定的有源区；以及
字线结构，在形成在所述衬底的上部中的沟槽中，
其中，所述字线结构包括：
栅极绝缘图案，覆盖所述沟槽的内表面；
栅极电极图案，在所述栅极绝缘图案上；
第一功函数图案，在所述栅极绝缘图案和所述栅极电极图案之间；以及
第二功函数图案，在所述第一功函数图案上，且沿所述栅极电极图案的侧面延伸，
其中，所述第一功函数图案的顶面处于所述栅极电极图案的底面之下的水平处，并且具有比所述第二功函数图案大的功函数，并且
其中，所述字线结构还包括顺序地堆叠在所述栅极电极图案上的阻挡图案和第三功函数图案，所述第三功函数图案具有比所述第二功函数图案更小的功函数。
2.根据权利要求1所述的半导体器件，其中，所述栅极绝缘图案的侧面沿所述沟槽的侧面与所述第二功函数图案直接接触。
3.根据权利要求1所述的半导体器件，其中，所述有源区包括与所述沟槽的至少一部分连接的鳍状物区，其中，
所述鳍状物区从所述器件隔离层的顶面突出，
所述第一功函数图案设置在所述鳍状物区的侧面上，并且
所述第二功函数图案沿所述鳍状物区的顶面和侧面且沿所述器件隔离层的顶面延伸。
4.根据权利要求3所述的半导体器件，其中，所述第一功函数图案包括多个第一功函数图案，其中，所述多个第一功函数图案各自设置在所述鳍状物区的相对的侧面上，并且其中，所述多个第一功函数图案沿平行于所述衬底的顶面的第一方向设置。
5.根据权利要求3所述的半导体器件，其中，所述第二功函数图案和所述栅极绝缘图案在所述器件隔离层的顶面和所述鳍状物区的顶面上彼此直接接触。
6.根据权利要求3所述的半导体器件，其中，所述第一功函数图案沿所述器件隔离层的顶面延伸。
7.根据权利要求6所述的半导体器件，其中，所述第一功函数图案沿所述鳍状物区的顶面延伸。
8.根据权利要求3所述的半导体器件，其中，所述鳍状物区包括多个鳍状物区，并且所述多个鳍状物区包括彼此直接相邻的第一对鳍状物区和彼此直接相邻的第二对鳍状物区，所述第一对鳍状物区比所述第二对鳍状物区彼此相对更靠近，以及
其中，所述第一对鳍状物区之间的第一功函数图案的一部分基本填充所述第一对鳍状物区之间的空间，且具有平坦的顶面。
9.根据权利要求8所述的半导体器件，其中，所述第二功函数图案和所述栅极绝缘图案在所述第二对鳍状物区之间彼此直接接触。
10.根据权利要求8所述的半导体器件，其中，所述第二对鳍状物区之间的第一功函数图案沿所述第一对鳍状物区的相对的侧面且沿所述第二对鳍状物区之间的所述器件隔离层的顶面延伸。
11.根据权利要求10所述的半导体器件，其中，所述第一对鳍状物区之间的第一功函数图案具有比所述第二对鳍状物区之间的第一功函数图案的第二厚度更大的第一厚度。
12.一种半导体器件，包括：
器件隔离层；
有源鳍状物区，从所述器件隔离层的顶面突出；以及
字线结构，设置在所述器件隔离层中的沟槽上，
其中，设置在所述沟槽上的所述字线结构包括：
覆盖所述沟槽的整个内表面的栅极绝缘图案，包括覆盖所述器件隔离层的顶面，
栅极电极图案；
第一功函数图案，在所述栅极电极图案和所述有源鳍状物区之间；以及
第二功函数图案，在所述第一功函数图案和所述栅极电极图案之间，且沿所述栅极电极图案的侧面延伸，
其中，所述第一功函数图案具有比所述第二功函数图案大的功函数，并且
其中，所述字线结构还包括顺序地堆叠在所述栅极电极图案上的阻挡图案和第三功函数图案，所述第三功函数图案具有比所述第二功函数图案更小的功函数。
13.根据权利要求12所述的半导体器件，其中，所述有源鳍状物区包括多个有源鳍状物区，其中，所述多个有源鳍状物区包括彼此直接相邻的第一对有源鳍状物区和彼此直接相邻的第二对有源鳍状物区，其中，所述第一对有源鳍状物区之间的距离小于所述第二对有源鳍状物区之间的距离，并且
其中，所述字线结构包括：
第一字线结构，在所述第一对有源鳍状物区之间；以及
第二字线结构，在所述第二对有源鳍状物区之间，
其中，所述第一字线结构中的所述第一功函数图案的一部分设置在所述第一字线结构中的所述栅极电极图案和与所述第一字线结构直接相邻的所述器件隔离层之间，且沿所述器件隔离层的顶面延伸。
14.根据权利要求13所述的半导体器件，其中，
所述第二字线结构中的第一功函数图案的一部分设置在所述第二字线结构中的栅极电极图案和与所述第二字线结构直接相邻的所述器件隔离层之间，且沿所述器件隔离层的顶面延伸，并且
所述第一字线结构中的第一功函数图案的厚度大于所述第二字线结构中的第一功函数图案的厚度。
15.根据权利要求14所述的半导体器件，其中，所述第一字线结构中的第一功函数图案的顶面处于比所述第二字线结构中的第一功函数图案的顶面高的水平处。
16.根据权利要求14所述的半导体器件，其中，所述第一字线结构中的第一功函数图案的顶面处于相对于所述器件隔离层的顶面基本一致的水平处。
17.根据权利要求14所述的半导体器件，其中，
所述第一字线结构中的第二功函数图案沿所述第一字线结构中的第一功函数图案的顶面延伸，并且
所述第二字线结构中的所述第二功函数图案沿与所述第二字线结构直接相邻的所述器件隔离层的顶面延伸。
18.一种半导体器件，包括：
器件隔离层，用于限定鳍状物区；至少一个沟槽，形成在所述器件隔离层的上表面之下；
栅极绝缘图案，设置在所述鳍状物区的侧面和上表面上；
第一功函数图案，设置在所述栅极绝缘图案上；
第二功函数图案，设置在所述第一功函数图案上；以及
栅极电极图案，设置在所述第二功函数图案上，
其中，所述栅极绝缘图案保形地设置在所述至少一个沟槽的侧面和底面上；
其中，所述第一功函数图案设置在所述栅极绝缘图案的第一部分上，该第一部分设置在所述至少一个沟槽的底面上；
其中，所述第二功函数图案设置在所述栅极绝缘图案的第二部分上，且设置在所述至少一个沟槽的底面上的第一功函数图案上，该第二部分设置在所述至少一个沟槽的侧面上；以及
其中，所述栅极电极图案设置在所述至少一个沟槽中的第二功函数图案上，
其中，所述第一功函数图案的顶层表面低于所述栅极电极图案底表面的水平，并且具有比所述第二功函数图案大的功函数，并且
其中，所述半导体器件还包括顺序地堆叠在所述栅极电极图案上的阻挡图案和第三功函数图案，所述第三功函数图案具有比所述第二功函数图案更小的功函数。
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