CN115172276A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明实施例提供一种半导体结构及其形成方法，形成方法包括：提供基底，沟槽分为上下连通的第一沟槽和第二沟槽；形成栅介质层，栅介质层位于沟槽底面以及侧壁；形成第一栅极导电层，第一栅极导电层填充满第一沟槽，第一栅极导电层覆盖位于第二沟槽的部分栅介质层；形成填充层，填充层覆盖位于第二沟槽内的第一栅极导电层的顶部和侧壁，且还覆盖第一栅极导电层露出的栅介质层表面；形成牺牲层，牺牲层填充第二沟槽且与填充层相接触，牺牲层暴露出填充层的顶面；去除填充层和位于第二沟槽内的第一栅极导电层；去除牺牲层；形成第二栅极导电层，第一栅极导电层的功函数大于第二栅导电层的功函数。本发明实施例有利于提高半导体结构的性能。
Description
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。随着DRAM制程工艺的持续演进，集成度不断提高，元件尺寸不断地微缩，DRAM单元中的晶体管漏电现象影响源漏极电流值。
栅诱导漏极漏电流(Gate-Induced Drain Leakage，GIDL)是导致DRAM单元中的晶体管漏电的主要原因之一，栅诱导漏极漏电流是由栅漏交结处高电场效应引起的漏电流。现有技术中靠近源漏区的栅极材料为功函数较高的材料，容易产生高电场，导致栅诱导漏极漏电流增加。
如何降低GIDL，成为本领域技术人员亟须解决的问题。
发明内容
本发明实施例提供一种半导体结构及其形成方法，有利于解决栅诱导漏极漏电流的问题。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底内具有沟槽，所述沟槽分为上下连通的第一沟槽和第二沟槽，且所述基底露出所述第二沟槽顶端开口；形成栅介质层，所述栅介质层位于所述沟槽底面以及侧壁；形成第一栅极导电层，所述第一栅极导电层填充满所述第一沟槽，所述第一栅极导电层覆盖位于所述第二沟槽的部分所述栅介质层，且所述第一栅极导电层露出位于所述第二沟槽的剩余部分所述栅介质层；形成填充层，所述填充层覆盖位于所述第二沟槽内的所述第一栅极导电层的顶部和侧壁，且还覆盖所述第一栅极导电层露出的所述栅介质层表面；形成牺牲层，所述牺牲层填充所述第二沟槽且与所述填充层相接触，所述牺牲层暴露出所述填充层的顶面，所述牺牲层的材料和所述填充层的材料不同；去除所述填充层和位于所述第二沟槽内的所述第一栅极导电层；去除所述牺牲层；形成第二栅极导电层，所述第二栅极导电层填充所述第二沟槽且覆盖剩余的所述第一栅极导电层表面，所述第一栅极导电层的功函数大于所述第二栅导电层的功函数。
另外，形成所述填充层和所述牺牲层的步骤包括：形成保形覆盖的初始填充层，所述初始填充层覆盖位于所述第二沟槽内的所述第一栅极导电层的顶部和侧壁，且还覆盖所述第一栅极导电层露出的所述栅介质层表面和所述基底的顶面；形成填充满所述沟槽的所述牺牲层；在形成所述牺牲层之后，采用平坦化工艺，去除位于所述基底顶面的所述初始填充层，剩余的所述初始填充层作为所述填充层。
另外，采用原子层沉积工艺形成所述初始填充层。
另外，采用湿法刻蚀工艺去除所述填充层和位于所述沟槽内的所述第一栅极导电层；所述湿法刻蚀工艺对所述填充层和所述第一栅极导电层的刻蚀选择比相同。
另外，所述填充层的材料与所述第一栅极导电层的材料相同。
另外，形成所述牺牲层的工艺步骤包括：在所述第一栅极导电层表面、所述填充层侧壁和所述基底顶面形成初始牺牲层，且所述初始牺牲层填充满所述第二沟槽；去除位于所述基底顶面的所述初始牺牲层，剩余的所述初始牺牲层作为所述牺牲层。
另外，采用湿法刻蚀工艺去除所述牺牲层和所述填充层，所述湿法刻蚀工艺对所述填充层和所述牺牲层的刻蚀选择比大于5：1。
另外，形成所述第二栅极导电层的步骤包括：形成初始第二栅极导电层，所述初始第二栅极导电层位于所述第一栅极导电层表面、所述栅介质层表面和所述基底顶面；去除位于所述基底顶面和部分位于所述第二沟槽的所述栅极介质层表面的所述初始第二栅极导电层，剩余的所述初始第二栅极导电层作为所述第二栅极导电层。
另外，形成所述第一栅极导电层的步骤包括：形成填充满所述沟槽的初始第一栅极导电层，所述初始第一栅极导电层覆盖所述栅介质层以及所述基底的顶面，且所述初始第一栅极导电层顶面具有朝向所述基底方向凹陷的凹面，每一所述凹面的凹陷中心与所述沟槽的位置相对应；对所述初始第一栅极导电层进行刻蚀处理，去除位于所述基底顶面以及所述第二沟槽内的所述初始第一栅极导电层，暴露出位于所述第二沟槽的部分所述栅极介质层表面，位于所述第二沟槽的所述栅介质层侧壁还残留有部分所述第一栅极导电层，剩余的所述初始第一栅极导电层作为所述第一栅极导电层。
本发明实施例还提供一种半导体结构，包括：基底，所述基底内具有沟槽，所述沟槽分为上下连通的第一沟槽和第二沟槽，且所述基底露出所述第二沟槽顶端开口；栅极介质层，位于所述沟槽的侧壁和底面；第一栅极导电层，所述第一栅极导电层填充满所述第一沟槽；第二栅极导电层，位于所述第一栅极导电层表面且填充所述第二沟槽，所述第一栅极导电层的功函数大于所述第二栅导电层的功函数。
另外，所述第一栅极导电层的材料为氮化钛或金属钨。
另外，所述第二栅极导电层的材料为多晶硅。
另外，所述基底内还包括掺杂区，所述掺杂区位于所述沟槽两侧，所述掺杂区的底面高于所述第二栅极导电层的底面。
另外，还包括：保护层，位于所述第二栅极导电层的顶面，所述保护层填充满所述沟槽。
另外，所述第一栅极导电层和所述第二栅极导电层之间具有填充层。
另外，所述第一栅极导电层的材料和所述填充层的材料相同。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法，形成位于第二沟槽内的第一栅极导电层的顶部和侧壁的填充层和填充满第二沟槽的牺牲层，将要去除的位于第二沟槽内的第一栅极导电层所在区域和不需要去除的位于第一沟槽内的第一栅极导电层所在区域分割开，在去除位于第二沟槽的第一栅极导电层的时候，牺牲层可以作为掩膜层，保证不会对位于第一沟槽的第一栅极导电层产生影响；同时由于牺牲层暴露出填充层的顶面，所以在去除填充层以及位于第二沟槽的第一栅极导电层之前，不需要先去除部分牺牲层，避免在去除牺牲层的过程中过刻蚀影响位于第一沟槽的第一栅极导电层，提高半导体结构的性能。
另外，填充层和第一栅极导电层的刻蚀选择比相同，保证了在形成牺牲层后，可以同时去除多余的填充层和位于第二沟槽侧壁的第一栅极导电层，简化了工艺步骤。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1～图3为一种半导体结构的形成方法各步骤对应的结构示意图；
图4～图16为本发明实施例的一种半导体结构的形成方法的各步骤对应的结构示意图；
图17为本发明实施例的一种半导体结构的结构示意图。
具体实施方式
由背景技术可知，现有技术的半导体结构存在栅诱导漏极漏电流的问题。
为了保证形成的栅极具有更好的稳定性，所以采用功函数较大的材料形成栅极，但是当栅极导通时，功函数较大的栅极产生的耗尽区会在靠近源漏区的区产生较强的增强电场，造成的能带弯曲会导致栅极与源漏区之间带间隧穿，在栅极移动的少数载流子会具有进入源漏区的通道，导致栅诱导漏极漏电流的风险，功函数较大的栅极也会吸引源漏区的电子泄露向栅极；同时，功函数较大的栅极具有较强的电子抓获能力，会吸引靠近栅极顶部的位线结构的电子，导致位线结构漏电流；在此基础上，做出的改进为：在栅极的顶部采用功函数较小的材料。
然而，采用栅极底部为功函数较大的材料、栅极顶部为功函数较小的材料的方式，依然存在上述问题。分析发现，导致漏电的主要原因在于：栅极顶部功函数较小的部分与源漏区之间存在功函数较大材料的残留，导致做出的改进无效。以下将结合半导体结构的制造工艺分析功函数较大材料的残留的原因。
图1～图3为一种半导体结构的形成方法的各步骤对应的结构示意图。
参考图1，提供基底200，基底200内具有沟槽和掺杂区201，掺杂区201位于沟槽的两侧，沟槽分为上下连通的第一沟槽A和第二沟槽B，沟槽侧壁和底面具有栅介质层202。
采用化学气相沉积工艺形成填充满沟槽的初始第一栅极导电层213，初始第一栅极导电层213覆盖栅介质层202以及基底200的顶面，由于基底200内具有沟槽，所以在整个基底200上同时沉积初始第一栅极导电层213时，初始第一栅极导电层213顶面会形成朝向基底200方向凹陷的凹面，每一凹面的凹陷中心与沟槽的位置相对应。
参考图2，形成第一栅极导电层203，第一栅极导电层203填充满第一沟槽A，第一栅极导电层203覆盖位于第二沟槽B的部分栅介质层202，且第一栅极导电层203露出位于第二沟槽B的剩余部分栅介质层202。
由于初始第一栅极导电层213顶面具有朝向基底200方向凹陷的凹面，正对沟槽中心的初始第一栅极导电层213先刻蚀到达预设高度，所以在第二沟槽B的侧壁也会有部分第一栅极导电层203。
参考图3，第一栅极导电层203围成凹槽，形成填充满凹槽的第二栅极导电层206，第一栅极导电层203的功函数大于第二栅极导电层206的功函数；形成位于第一栅极导电层203上表面和第二栅极导电层206上表面的保护层207。
可以得到，这样形成的栅极，在栅极顶部功函数较小的第二栅极导电层206与掺杂区201之间存在功函数较大的第一栅极导电层203，当栅极导通时，靠近掺杂区201的第一栅极导电层203还是会导致栅诱导漏极漏电流的风险；同时第一栅极导电层203也会吸引掺杂区201的电子泄露向栅极。
为解决上述问题，本发明实施提供一种半导体结构的形成方法，形成位于第二沟槽内的第一栅极导电层的顶部和侧壁的填充层和填充满第二沟槽的牺牲层，将要去除的位于第二沟槽内的第一栅极导电层所在区域和不需要去除的位于第一沟槽内的第一栅极导电层所在区域分割开，在去除位于第二沟槽的第一栅极导电层的时候，牺牲层可以作为掩膜层，保证不会对位于第一沟槽的第一栅极导电层产生影响；同时由于牺牲层暴露出填充层的顶面，所以在去除填充层以及位于第二沟槽的第一栅极导电层之前，不需要先去除部分牺牲层，避免在去除牺牲层的过程中过刻蚀影响位于第一沟槽的第一栅极导电层，提高半导体结构的性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图4～图16为本发明实施例的一种半导体结构的形成方法的各步骤对应的结构示意图。
参考图4，提供基底100，基底100内具有沟槽，沟槽分为上下连通的第一沟槽A和第二沟槽B，且基底100露出第二沟槽B顶端开口。
沟槽为后续形成栅极提供工艺基础，后续会在沟槽内形成栅极。本实施例中，第一沟槽A的深度大于第二沟槽B的深度，因为后续需要在第一沟槽A内形成功函数较大的第一栅极导电层，在第二沟槽B内形成功函数较小的第二栅极导电层，这样设置保证了栅极中第一栅极导电层的占比更大，整个栅极还是具有较大的功函数，保证栅极具有较好的稳定性。在其他实施例中，第一沟槽的深度也可以与第二沟槽的深度相同，或者，第一沟槽的深度也可以小于第二沟槽的深度。
基底100包括掺杂区101，掺杂区101位于沟槽两侧。
掺杂区101可以为N型掺杂区或P型掺杂区；在本实施例中，掺杂区101为N型掺杂区，掺杂区101内掺杂有N型离子，基底100掺杂有P型离子；在其他实施例中，掺杂区为P型掺杂区，掺杂区掺杂有P型离子，基底掺杂有N型离子。
位于沟槽一侧的掺杂区101作为源极，位于沟槽另一侧的掺杂区101作为漏极。其中，基底100的材料为半导体材料。本实施例中，基底100的材料为硅。在其他实施例中，基底也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。
继续参考图4，形成栅介质层102，栅介质层102位于沟槽底面以及侧壁。
具体地，在第一沟槽A的底面和侧壁以及第二沟槽B的侧面形成栅介质层102。
栅介质层102的材料可以为氧化硅或高介电材料，高介电材料包括铁电陶瓷材料、钛酸钡系材料或钛酸铅系材料。其中，高介电材料指的是相对介电常数大于氧化硅相对介电常数的材料，即高k材料。
本实施例中，可以采用热氧化工艺形成栅介质层102，栅介质层102的材料为氧化硅。在其他实施例中，也可以采用化学气相沉积工艺形成栅介质层。
参考图5，形成填充满沟槽的初始第一栅极导电层113，初始第一栅极导电层113覆盖栅介质层102以及基底100的顶面，且初始第一栅极导电层113顶面具有朝向基底100方向凹陷的凹面，每一凹面的凹陷中心与沟槽的位置相对应。
初始第一栅极导电层113的材料为功函数较高的导电材料，后续在初始第一栅极导电层113的基础上形成第一栅极导电层；功函数较高的导电材料作为初始第一栅极导电层113，后续形成的第一栅极导电层稳定性较高，提高半导体结构的性能。
本实施例中，初始第一栅极导电层113的材料可以为氮化钛或金属钨。在其他实施例中，初始第一栅极导电层的材料也可以为金金属或者银金属等功函数较高的材料。
采用化学气相沉积工艺形成初始第一栅极导电层113，由于基底100内具有沟槽，所以在整个基底100上同时沉积初始第一栅极导电层113时，沉积后的初始第一栅极导电层113顶面具有朝向基底100方向凹陷的凹面，每一凹面的凹陷中心与沟槽的位置相对应。
参考图6，形成第一栅极导电层103，第一栅极导电层103填充满第一沟槽A，第一栅极导电层103覆盖位于第二沟槽B的部分栅介质层102，且第一栅极导电层103露出位于第二沟槽B的剩余部分栅介质层102。
具体地，对初始第一栅极导电层113(参考图5)进行刻蚀处理，去除位于基底100顶面以及第二沟槽B内的初始第一栅极导电层113，暴露出位于第二沟槽B的部分栅极介质层102表面，位于第二沟槽B的栅介质层102侧壁还残留有部分初始第一栅极导电层113，剩余的初始第一栅极导电层113作为第一栅极导电层103。
由于初始第一栅极导电层113顶面具有朝向基底100方向凹陷的凹面，正对沟槽中心的初始第一栅极导电层113先刻蚀到达预设高度，所以在第二沟槽B的侧壁也会有部分第一栅极导电层103。
在一个例子中，位于第二沟槽B的第一栅极导电层103顶部低于第二沟槽B顶端开口。
参考图7，形成保形覆盖的初始填充层114，初始填充层114覆盖位于第二沟槽B内的第一栅极导电层103的顶部和侧壁，且还覆盖第一栅极导电层103露出的栅介质层102表面和基底100的顶面。
采用原子层沉积工艺形成初始填充层114，可以形成厚度均匀的初始填充层114，后续在初始填充层114的基础上形成填充层。
本实施例中，初始填充层114的材料与第一栅极导电层103的材料相同，可以为氮化钛。由于初始填充层114和第一栅极导电层103的材料相同，使用在相同的刻蚀条件下，初始填充层114和第一栅极导电层103的刻蚀选择比相同，保证了在后续的去除填充层和位于第二沟槽B的第一栅极导电层103的步骤中，可以同时去除多余的填充层和位于第二沟槽B侧壁的第一栅极导电层103，简化了工艺步骤。
在其他实施例中，初始填充层也可以采用与第一栅极导电层刻蚀选择比接近的其他材料。
本实施例中，形成的初始填充层114还可以覆盖位于第一沟槽A内的第一栅极导电层103的上表面。在整个基底100上同时采用原子层沉积工艺形成初始填充层114，初始填充层114也会覆盖位于第一沟槽A内的第一栅极导电层103的上表面，由于初始填充层114的材料和第一栅极导电层103的材料相同，后续将位于第一栅极导电层103上表面的初始填充层114保留，产生的作用与第一栅极导电层103相同，不会对半导体结构的性能产生影响。
参考图8，在第一栅极导电层103表面、初始填充层114侧壁和顶面形成初始牺牲层115，且初始牺牲层115填充满第二沟槽B。
采用化学气相沉积工艺形成初始牺牲层115，初始牺牲层115的材料和初始填充层114的材料不同，具体可以为氮化硅。
初始牺牲层115的材料和初始填充层114的材料不同，所以在去除填充层的时候，不会对牺牲层产生影响，而且牺牲层可以作为掩膜，保证去除填充层的工艺不会对牺牲层覆盖的第一栅极导电层103产生影响。
参考图9，形成填充层104，填充层104覆盖位于第二沟槽B内的第一栅极导电层103的顶部和侧壁，且还覆盖第一栅极导电层103露出的栅介质层102表面；形成牺牲层105，牺牲层105填充第二沟槽B且与填充层104相接触，牺牲层105暴露出填充层104的顶面，牺牲层105的材料和填充层104的材料不同。
具体地，采用平坦化工艺去除部分初始填充层114(参考图8)和部分初始牺牲层115(参考图8)。
剩余的初始填充层114作为填充层104，填充层104覆盖位于第二沟槽B内的第一栅极导电层103的顶部和侧壁，且还覆盖第一栅极导电层103露出的栅介质层102表面；填充层104还可以覆盖位于第一沟槽A内的第一栅极导电层103的上表面。
这样，将要去除的位于第二沟槽B内的第一栅极导电层103所在区域和不需要去除的位于第一沟槽A内的第一栅极导电层103所在区域分割开，在去除位于第二沟槽B的第一栅极导电层103的时候，保证不会对位于第一沟槽A的第一栅极导电层103产生影响。
剩余的初始牺牲层115作为牺牲层105，牺牲层105暴露出填充层104的顶面；由于牺牲层105暴露出填充层104的顶面，所以在去除填充层104以及位于第二沟槽B的第一栅极导电层103之前，不需要先去除部分牺牲层105，避免在去除牺牲层105的过程中过刻蚀影响位于第一沟槽A的第一栅极导电层103，提高半导体结构的性能。
在其他实施例中，形成填充层和牺牲层的步骤还可以为：参考图10，在形成初始填充层之后，去除位于基底100上表面的初始填充层，剩余的初始填充层作为填充层104；参考图11，形成填充满沟槽的初始牺牲层115，且初始牺牲层115还位于基底100的顶面；继续参考图7，去除位于基底100顶部的初始牺牲层115，剩余的初始牺牲层115为牺牲层105。
参考图12，去除位于第二沟槽B的填充层104(参考图9)和位于第二沟槽B内的第一栅极导电层103。
采用湿法刻蚀工艺去除填充层104和位于第二沟槽B内的第一栅极导电层103；由于填充层104的材料和第一栅极导电层103的材料相同，所以湿法刻蚀工艺对填充层104和第一栅极导电层103的刻蚀选择比相同，可以同时去除多余的填充层104和位于第二沟槽B侧壁的第一栅极导电层103，简化了工艺步骤。
采用湿法刻蚀工艺去除填充层104，湿法刻蚀工艺对填充层104和牺牲层105的刻蚀选择比大于5：1，所以在去除填充层104的过程中，基本不会对牺牲层产生影响。
参考图13，去除牺牲层105(参考图12)。
本实施例中，采用湿法刻蚀工艺去除牺牲层105，由于填充层104和第一栅极导电层103的材料相同，所以该湿法刻蚀工艺对牺牲层105和第一栅极导电层103的刻蚀选择比也大于5：1，所以在去除牺牲层105的过程中，不会对暴露出的第一栅极导电层103产生影响。
参考图14，形成初始第二栅极导电层116，初始第二栅极导电层116位于第一栅极导电层103表面、栅介质层102表面和基底100顶面。
初始第二栅极导电层116的材料为功函数较小的导电材料，后续在初始第二栅极导电层116的基础上形成第二栅极导电层；功函数较小的导电材料作为初始第二栅极导电层116，后续形成的第二栅极导电层抓获电子的能力弱，在栅极导通后，靠近掺杂区101和位线结构的增强电场较弱，造成的能带弯曲不容易导致栅极与掺杂区101之间带间隧穿，在栅极移动的少数载流子没有进入掺杂区101的通道，导致栅诱导漏极漏电流的风险，功函数较大的第二栅极导电层也会吸引掺杂区101的电子泄露向栅极；同时，栅极也无法吸引位线结构的电子，降低产生栅诱导漏极漏电流的风险，提高半导体结构的性能。
本实施例中，初始第二栅极导电层116的材料可以为多晶硅。在其他实施例中，初始第二栅极导电层的材料也可以为其他功函数较小的材料。
参考图15，形成第二栅极导电层106，第二栅极导电层106填充第二沟槽B且覆盖剩余的第一栅极导电层103表面，第一栅极导电层103的功函数大于第二栅导电层106的功函数。
具体地，去除位于基底100顶面和部分位于第二沟槽B的栅极介质层102表面的初始第二栅极导电层116(参考图14)，剩余的初始第二栅极导电层116作为第二栅极导电层106。
位于沟槽底部的第一栅极导电层103的功函数较大，保证栅极结构不容易失去电子；靠近位线结构和掺杂区101的是功函数较小的第二栅极导电层106，由于掺杂区101的材料多为单晶硅材料，第二栅极导电层106和掺杂区101的功函数差值较小，难以互相抓取电子，当栅极导通时，功函数较小的第二栅极导电层106产生的耗尽区在靠近掺杂区101的区域产生的增强电场较弱，造成的能带弯曲不会导致第二栅极导电层106与掺杂区101之间带间隧穿，在栅极与掺杂区101之间也就不会有电子流动；同时，以多晶硅为材料的第二栅极导电层106的功函数和位线结构的功函数差值较小，也不会吸引靠近第二栅极导电层106顶部的位线结构的电子，避免了栅诱导漏极漏电流的风险，提高半导体结构的性能。
参考图16，在第二栅极导电层106的顶面形成保护层107，保护层107填充满沟槽。
采用化学气相沉积工艺形成保护层107，可以快速沉积形成保护层107，同时形成的保护层107覆盖严密，不会形成暴露第二栅极导电层106的缝隙；在其他实施例中，也可以采用原子层沉积工艺形成保护层。
保护层107的材料为氮化硅，具有绝缘的作用。
本实施例形成位于第二沟槽B内的第一栅极导电层103的顶部和侧壁的填充层104和填充满第二沟槽B的牺牲层105，将要去除的位于第二沟槽B内的第一栅极导电层103所在区域和不需要去除的位于第一沟槽A内的第一栅极导电层103所在区域分割开，在去除位于第二沟槽B的第一栅极导电层103的时候，牺牲层105可以作为掩膜层，保证不会对位于第一沟槽A的第一栅极导电层103产生影响；同时由于牺牲层105暴露出填充层104的顶面，所以在去除填充层104以及位于第二沟槽B的第一栅极导电层103之前，不需要先去除部分牺牲层105，避免在去除牺牲层105的过程中过刻蚀影响位于第一沟槽A的第一栅极导电层103，提高半导体结构的性能。
本发明第二实施例提供一种半导体结构，该半导体结构可以基于第一实施例的半导体结构的形成方法形成，以下将结合附图对本发明第二实施例提供的半导体结构进行详细说明。
图17为本发明实施例的一种半导体结构的结构示意图。
参考图17，包括：基底300，基底300内具有沟槽，沟槽分为上下连通的第一沟槽A和第二沟槽B，且基底300露出第二沟槽B顶端开口；栅极介质层302，位于沟槽的侧壁和底面；第一栅极导电层303，第一栅极导电层303填充满第一沟槽A；第二栅极导电层306，位于第一栅极导电层303表面且填充第二沟槽B；第一栅极导电层303的功函数大于第二栅导电层306的功函数。
本实施例中，位于沟槽底部的第一栅极导电层303的功函数较大，保证栅极具有较高的稳定性；靠近位线结构和掺杂区301的是功函数较小的第二栅极导电层306，当栅极导通时，功函数较小的第二栅极导电层306产生的耗尽区在靠近掺杂区301的区域产生的增强电场较弱，造成的能带弯曲不会导致第二栅极导电层306与掺杂区301之间带间隧穿，在栅极与掺杂区301之间也就不会有电子流动，避免了栅诱导漏极漏电流的风险；同时，功函数较小的第二栅极导电层306栅极抓获电子的能力较弱，不会吸引靠近第二栅极导电层306顶部的位线结构的电子，提高半导体结构的性能。
基底300内还包括掺杂区301，掺杂区301位于沟槽两侧，掺杂区301的底面高于第二栅极导电层306的底面。
掺杂区301可以为N型掺杂区或P型掺杂区；在本实施例中，掺杂区301为N型掺杂区，掺杂区301内掺杂有N型离子，基底100掺杂有P型离子；在其他实施例中，掺杂区为P型掺杂区，掺杂区掺杂有P型离子，基底掺杂有N型离子。
位于沟槽一侧的掺杂区301作为源极，位于沟槽另一侧的掺杂区301作为漏极。其中，基底300的材料为半导体材料。本实施例中，基底300的材料为硅。在其他实施例中，基底也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。
栅介质层302的材料可以为氧化硅或高介电材料，高介电材料包括铁电陶瓷材料、钛酸钡系材料或钛酸铅系材料。其中，高介电材料指的是相对介电常数大于氧化硅相对介电常数的材料，即高k材料。
第一栅极导电层303的材料为功函数较高的导电材料，功函数较高的导电材料作为第一栅极导电层303稳定性较高，提高半导体结构的性能。
本实施例中，第一栅极导电层303的材料可以为氮化钛或金属钨。在其他实施例中，第一栅极导电层的材料也可以为金金属或者银金属等功函数较高的材料。
第二栅极导电层306的材料为功函数较小的导电材料，第二栅极导电层306的材料可以为多晶硅。在其他实施例中，初始第二栅极导电层的材料也可以为其他功函数较小的材料。
第一栅极导电层303和第二栅极导电层306之间具有填充层304，第一栅极导电层303的材料和填充层304的材料相同。因为第一栅极导电层303的材料和填充层304的材料相同，所以填充层304在半导体结构中产生的作用与第一栅极导电层303相同。
保护层307，位于第二栅极导电层306的顶面，保护层307填充满沟槽；保护层307的材料为氮化硅，具有绝缘的作用。
本实施例的第二栅极导电层306位于第一栅极导电层303的上表面，第二栅极导电层306的功函数小于第一栅极导电层303的功函数，靠近沟槽开口处的只有功函数较小的第二栅极导电层306；在栅极导通时，栅极产生的耗尽区在区域中产生增强电场，由于靠近掺杂区301和位线结构的第二栅极导电层306的功函数较小，抓获电子的能力较弱，所以靠近掺杂区301和位线结构的增强电场较弱，造成的能带弯曲不容易导致栅极与掺杂区301之间带间隧穿，在栅极移动的少数载流子没有进入掺杂区301的通道，降低产生栅诱导漏极漏电流的风险；同时，栅极也无法吸引位线结构的电子，提高半导体结构的性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内具有沟槽，所述沟槽分为上下连通的第一沟槽和第二沟槽，且所述基底露出所述第二沟槽顶端开口；
形成栅介质层，所述栅介质层位于所述沟槽底面以及侧壁；
形成第一栅极导电层，所述第一栅极导电层填充满所述第一沟槽，所述第一栅极导电层覆盖位于所述第二沟槽的部分所述栅介质层，且所述第一栅极导电层露出位于所述第二沟槽的剩余部分所述栅介质层；
形成填充层，所述填充层覆盖位于所述第二沟槽内的所述第一栅极导电层的顶部和侧壁，且还覆盖所述第一栅极导电层露出的所述栅介质层表面；
形成牺牲层，所述牺牲层填充所述第二沟槽且与所述填充层相接触，所述牺牲层暴露出所述填充层的顶面，所述牺牲层的材料和所述填充层的材料不同；
去除所述填充层和位于所述第二沟槽内的所述第一栅极导电层；
去除所述牺牲层；
形成第二栅极导电层，所述第二栅极导电层填充所述第二沟槽且覆盖剩余的所述第一栅极导电层表面，所述第一栅极导电层的功函数大于所述第二栅导电层的功函数。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述填充层和所述牺牲层的步骤包括：形成保形覆盖的初始填充层，所述初始填充层覆盖位于所述第二沟槽内的所述第一栅极导电层的顶部和侧壁，且还覆盖所述第一栅极导电层露出的所述栅介质层表面和所述基底的顶面；
形成填充满所述沟槽的所述牺牲层；
在形成所述牺牲层之后，采用平坦化工艺，去除位于所述基底顶面的所述初始填充层，剩余的所述初始填充层作为所述填充层。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述初始填充层。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述填充层和位于所述沟槽内的所述第一栅极导电层；所述湿法刻蚀工艺对所述填充层和所述第一栅极导电层的刻蚀选择比相同。
5.根据权利要求1或4所述的半导体结构的形成方法，其特征在于，所述填充层的材料与所述第一栅极导电层的材料相同。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的工艺步骤包括：在所述第一栅极导电层表面、所述填充层侧壁和所述基底顶面形成初始牺牲层，且所述初始牺牲层填充满所述第二沟槽；去除位于所述基底顶面的所述初始牺牲层，剩余的所述初始牺牲层作为所述牺牲层。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述牺牲层和所述填充层，所述湿法刻蚀工艺对所述填充层和所述牺牲层的刻蚀选择比大于5：1。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二栅极导电层的步骤包括：
形成初始第二栅极导电层，所述初始第二栅极导电层位于所述第一栅极导电层表面、所述栅介质层表面和所述基底顶面；
去除位于所述基底顶面和部分位于所述第二沟槽的所述栅极介质层表面的所述初始第二栅极导电层，剩余的所述初始第二栅极导电层作为所述第二栅极导电层。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一栅极导电层的步骤包括：
形成填充满所述沟槽的初始第一栅极导电层，所述初始第一栅极导电层覆盖所述栅介质层以及所述基底的顶面，且所述初始第一栅极导电层顶面具有朝向所述基底方向凹陷的凹面，每一所述凹面的凹陷中心与所述沟槽的位置相对应；
对所述初始第一栅极导电层进行刻蚀处理，去除位于所述基底顶面以及所述第二沟槽内的所述初始第一栅极导电层，暴露出位于所述第二沟槽的部分所述栅极介质层表面，位于所述第二沟槽的所述栅介质层侧壁还残留有部分所述第一栅极导电层，剩余的所述初始第一栅极导电层作为所述第一栅极导电层。
10.一种半导体结构，其特征在于，包括：
基底，所述基底内具有沟槽，所述沟槽分为上下连通的第一沟槽和第二沟槽，且所述基底露出所述第二沟槽顶端开口；
栅极介质层，位于所述沟槽的侧壁和底面；
第一栅极导电层，所述第一栅极导电层填充满所述第一沟槽；
第二栅极导电层，位于所述第一栅极导电层表面且填充所述第二沟槽，所述第一栅极导电层的功函数大于所述第二栅导电层的功函数。
11.根据权利要求10所述的半导体结构，其特征在于，所述第一栅极导电层的材料为氮化钛或金属钨。
12.根据权利要求10所述的半导体结构，其特征在于，所述第二栅极导电层的材料为多晶硅。
13.根据权利要求10所述的半导体结构，其特征在于，所述基底内还包括掺杂区，所述掺杂区位于所述沟槽两侧，所述掺杂区的底面高于所述第二栅极导电层的底面。
14.根据权利要求10所述的半导体结构，其特征在于，还包括：保护层，位于所述第二栅极导电层的顶面，所述保护层填充满所述沟槽。
15.根据权利要求10所述的半导体结构，其特征在于，所述第一栅极导电层和所述第二栅极导电层之间具有填充层。
16.根据权利要求15所述的半导体结构，其特征在于，所述第一栅极导电层的材料和所述填充层的材料相同。
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