WO2022179062A1 - 半导体结构及其形成方法 - Google Patents
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Definitions
- the initial first gate oxide layer 110 and the initial first gate conductive layer 120 are etched back, a first gate oxide layer 111 is formed on the sidewall and bottom surface of the trench 101 , and a first gate oxide layer 111 is formed on the trench 101 .
- a first gate conductive layer 121 is formed on the surface, and the first gate oxide layer 111 and the first gate conductive layer 121 have a second depth B.
- the formed gate oxide layer includes two layers, the equivalent gate oxide thickness of the second gate oxide layer is greater than that of the first gate oxide layer, and the second gate oxide layer has an equivalent gate oxide thickness greater than that of the first gate oxide layer.
- Another embodiment of the present application provides a method for forming a semiconductor structure, which is substantially the same as the above-mentioned embodiment, the main difference is that the second gate conductive layer is formed first, and then the second gate oxide layer is formed in the embodiment of the present application, which will be combined below
- the accompanying drawings describe in detail a method for forming a semiconductor structure provided by another embodiment of the present application. For the same or corresponding parts as in the foregoing embodiment, reference may be made to the description of the foregoing embodiment, which will not be repeated below.
- the trench provides a process basis for the subsequent formation of the gate, and the gate is subsequently formed in the trench.
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Abstract
本申请实施例提供一种半导体结构及其形成方法，其中半导体结构的形成方法包括：提供基底，基底内具有沟槽，沟槽具有第一深度；在沟槽侧壁和底面形成第一栅极氧化层，在第一栅极氧化层表面形成第一栅极导电层，第一栅极氧化层和第一栅极导电层具有第二深度，第二深度小于第一深度；在未被第一栅极氧化层覆盖的沟槽表面形成第二栅极氧化层，在垂直于沟槽侧壁的方向上，第二栅极氧化层的等效栅氧厚度大于第一栅极氧化层的等效栅氧厚度；形成第二栅极导电层，第二栅极导电层填充满第二栅极氧化层和第一栅极导电层围成的凹槽。
Description
相关申请的交叉引用
本申请基于申请号为202110204335.5、申请日为2021年2月23日、发明名称为“半导体结构及其形成方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
本申请实施例涉及但不限于一种半导体结构及其形成方法。
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。随着DRAM制程工艺的持续演进，集成度不断提高，元件尺寸不断地微缩，DRAM单元中的晶体管漏电现象严重影响DRAM单元中的数据保持时间。
栅诱导漏极漏电流(Gate-Induced Drain Leakage，GIDL)是导致DRAM单元中的晶体管漏电的主要原因之一，栅诱导漏极漏电流是由栅漏交接处高电场效应引起的漏电流。随着DRAM制程工艺集成度不断提高，栅氧化层越来越薄，栅诱导漏极漏电流急剧增加。
发明内容
本申请实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底内具有沟槽，所述沟槽具有第一深度；在所述沟槽侧壁和底面形成第一栅极氧化层，在所述第一栅极氧化层表面形成第一栅极导电层，所述第一栅极氧化层和所述第一栅极导电层具有第二深度，所述第二深度小于所述第一深度；在未被所述第一栅极氧化层覆盖的所述沟槽表面形成第二栅极氧化层，在垂直于所述沟槽侧壁的方向上，所述第二栅极氧化层的等效栅氧厚度大于所述第一栅极氧化层的等效栅氧厚度；形成第二栅极导电层，所述第二栅极导电层填充满所述第二栅极氧化层和所述第一栅极导电层围成的凹槽。
本申请实施例还提供一种半导体结构，包括：基底，所述基底内具有沟槽，所述沟槽具有第一深度；所述沟槽侧壁和底面具有第一栅极氧化层，所述第一栅极氧化层表面具有第一栅极导电层，所述第一栅极氧化层和所述第一栅极导电层具有第二深度，所述第二深度小于所述第一深度；第二栅极氧化层，位于所述第一栅极氧化层露出的所述沟槽的侧壁，在垂直于所述沟槽侧壁的方向上，所述第二栅极氧化层的等效栅氧厚度大于所述第一栅极氧化层的等效栅氧厚度；第二栅极导电层，填满所述第二栅极氧化层和所述第一栅极导电层围成的凹槽。
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1为一种半导体结构的结构示意图；
图2～图9为本申请一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图；
图10～图15为本申请另一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图；
图16为本申请实施例提供的半导体结构的结构示意图。
由背景技术可知，相关技术的半导体结构存在栅感应漏极漏电流的问题。
图1为一种半导体结构的结构示意图。
参考图1，半导体结构包括：基底400，基底400内具有沟槽和掺杂区402，掺杂区402位于沟槽的两侧，沟槽侧壁和底面具有栅极氧化层411，栅极氧化层411表面具有栅极导电层421，保护层403覆盖栅极氧化层411顶面和栅极导电层421顶面，位元线接触层404设置在相邻保护层403之间的掺杂区402的表面，且位元线接触层404的底部超出于保护层403的顶面。
在栅极导通时，栅极产生的耗尽区在区域中产生增强电场，由于随着DRAM制程工艺集成度不断提高，形成的栅极氧化层411的厚度越来越小且栅极氧化层411的整体厚度相同，增强电场造成的能带弯曲容易透过较薄的栅极氧化层411导致栅极与漏极之间带间隧穿；此时，在栅极移动的少数载流子具有进入漏极的隧道，栅感应漏 极漏电流急剧增加，影响半导体结构的性能。
为解决上述问题，本申请实施提供一种半导体结构的形成方法，形成的栅极氧化层包括两层，第二栅极氧化层的等效栅氧厚度大于第一栅极氧化层的等效栅氧厚度；由于第二栅极氧化层的等效栅氧厚度较厚，在栅极导通时，栅极产生的耗尽区在区域中产生增强电场，增强电场造成的能带弯曲难以导致栅极与漏极之间带间隧穿，此时，在栅极移动的少数载流子没有进入漏极的隧道，降低产生栅感应漏极漏电流的风险，提高半导体结构的性能。
下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图2～图9为本申请一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图。
参考图2，提供基底100，基底100内具有沟槽101和掺杂区102，掺杂区102位于沟槽101的两侧。
掺杂区102可以为N型掺杂区或P型掺杂区；在本申请实施例中，掺杂区102为N型掺杂区时，掺杂有N型离子，基底100掺杂有P型离子；在其他实施例中，掺杂区为P型掺杂区时，掺杂有P型离子，基底掺杂有N型离子。
位于沟槽101一侧的掺杂区102作为源极，位于沟槽101另一侧的掺杂区102作为漏极。其中，基底100的材料为半导体材料。本申请实施例中，基底100的材料为硅。在其他实施例中，基底也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。
沟槽101为后续形成栅极提供工艺基础，后续会在沟槽101内形成栅极。
其中，沟槽101具有第一深度A，掺杂区102具有第三深度C，且通常的，第三深度C小于第一深度A。第一深度A为沟槽101底部与基底100顶面的距离，第三深度C为掺杂区102底面与基底100顶面的距离。
在一些实施例中，第一深度A可以为300纳米～800纳米，例如可以为400纳米、500纳米或600纳米；第三深度C可以为100纳米～200纳米，例如可以为120纳米、150纳米或180纳米。参考图3，在沟槽101(参考图2)侧壁和底面形成初始第一栅极氧化层110，初始第一栅极氧化层110完全覆盖沟槽101的侧壁。
本申请实施例中，采用热氧化工艺形成初始第一栅极氧化层110。因为基底100的材料为掺杂硅，采用热氧化工艺可以在沟槽101底面和侧壁形成初始第一栅极氧化层110。在其他实施例中，也可以采用化学气相沉积工艺形成栅极氧化层。
本申请实施例中，在垂直于沟槽101侧壁的方向上，采用热氧化工艺形成的初始第一栅极氧化层110的厚度可以介于但不限于1纳米～10纳米，例如可以为2纳米、5纳米或8纳米。
初始第一栅极氧化层110的材料可以为氧化硅或高介电材料，高介电材料包括铁电陶瓷材料、钛酸钡系材料或钛酸铅系材料。其中，高介电材料指的是相对介电常数大于氧化硅相对介电常数的材料，即高k材料。
本申请实施例中，所述半导体结构的形成方法还包括：在初始第一栅极氧化层110表面形成初始第一栅极导电层120，初始第一栅极导电层120和初始第一栅极氧化层110填充满沟槽101。
初始第一栅极导电层120的材料为金属，后续在初始第一栅极导电层120的基础上形成第一栅极导电层。本申请实施例中，初始第一栅极导电层120的材料可以为钨金属。在其他实施例中，栅极导电层的材料也可以为铜金属、铝金属、金金属或者银金属等。
本申请实施例中，采用化学气相沉积工艺形成初始第一栅极导电层120，形成材料为钨金属的初始第一栅极导电层120采用的气体包括硅烷和六氟化钨。如此，在形成初始第一栅极导电层120的时候，采用硅烷和六氟化钨制得的初始第一栅极导电层120晶粒小，减小初始第一栅极导电层120表面的粗糙度，提高初始第一栅极导电层120顶部表面的平坦度。
参考图4，回刻蚀初始第一栅极氧化层110和初始第一栅极导电层120，在沟槽101侧壁和底面形成第一栅极氧化层111，在第一栅极氧化层111表面形成第一栅极导电层121，且第一栅极氧化层111和第一栅极导电层121具有第二深度B。
第二深度B为第一栅极氧化层111的顶面或第一栅极导电层121的顶面与基底100顶面的距离，在一些实施例中，第二深度B可以为102纳米～230纳米。
第二深度B小于第一深度A；同时，第二深度B大于或等于第三深度C，相当于在水平方向上，掺杂区102的底面超出于第一栅极氧化层111的顶面，掺杂区102的侧壁和第一栅极氧化层111的侧壁不重叠；在栅极导通时，栅极产生的耗尽区在区域中产生增强电场，增强电场穿透第一栅极氧化层111后不会影响掺杂区102，在掺杂 区102和第一栅极导电层121之间不会形成带间隧穿。
第二深度B与第三深度A的差距可以为2纳米～30纳米，例如可以为5纳米、10纳米或20纳米。这样掺杂区102的侧壁和第一栅极氧化层111的侧壁不重叠，在栅极导通时，栅极产生的耗尽区在区域中产生的增强电场的范围不包括掺杂区102所在区域，增强电场不会对掺杂区102产生影响。
在垂直于沟槽101侧壁的方向上，第一栅极氧化层111的厚度为3纳米～10纳米，可以为5纳米、7纳米或9纳米。
在垂直于沟槽101侧壁的方向上，第一栅极导电层121的厚度为30纳米～150纳米，例如可以为60纳米、90纳米或120纳米。
参考图5，在第一栅极氧化层111露出的沟槽101(参考图2)的整个侧壁上形成初始第二栅极氧化层112。
初始第二栅极氧化层112作为后续形成第二栅极氧化层的基础，且初始第二栅极氧化层112的厚度大于第一栅极氧化层111的厚度。
采用热氧化工艺形成初始第二栅极氧化层112；因为基底100的材料为掺杂硅，采用热氧化工艺可以在沟槽101侧壁形成初始第二栅极氧化层112。在其他实施例中，也可以采用化学气相沉积工艺形成初始第二栅极氧化层。
本申请实施例中，在垂直于沟槽101的方向上，采用热氧化工艺形成的初始第二栅极氧化层112的厚度可以介于但不限于10纳米～15纳米；形成的初始第二栅极氧化层112的厚度大于初始第一栅极氧化层110的厚度。
本申请实施例中，初始第二栅极氧化层112的材料可以为氧化硅或高介电材料，高介电材料包括：铁电陶瓷材料、钛酸钡系材料或钛酸铅系材料。
参考图6，去除靠近沟槽101(参考图2)顶部的部分初始第二栅极氧化层112(参考图5)，形成第二栅极氧化层113。
本申请实施例中，在垂直于沟槽101侧壁的方向上，第二栅极氧化层113的等效栅氧厚度大于第一栅极氧化层111的等效栅氧厚度。
由于第二深度B大于或等于第三深度C，所以在水平方向上，掺杂区102与第二栅极氧化层113正对；在栅极导通时，栅极产生的耗尽区在区域中产生增强电场，增强电场的作用区域包括第二栅极氧化层113所在区域，同时由于第二栅极氧化层113的等效栅氧厚度较厚，所以增强电场造成的能带弯曲不容易导致栅极与漏极之间带间隧穿；此时，在栅极移动的少数载流子没有进入漏极的隧道，有利于降低产生栅感应 漏极漏电流的风险，提高半导体结构的性能。
本申请实施例中，第二栅极氧化层113的材料与第一栅极氧化层111的材料相同，在垂直于沟槽101侧壁的方向上，第二栅极氧化层113的厚度大于第一栅极氧化层111的厚度。
由于第二栅极氧化层113的厚度大于第一栅极氧化层111的厚度，所以第二栅极氧化层113至少部分位于第一栅极导电层121顶面。
在其他实施例中，第二栅极氧化层的材料与第一栅极氧化层的材料不同，第二栅极氧化层的材料的介电常数大于第一栅极氧化层的材料的介电常数。
本申请实施例中，在垂直于沟槽101侧壁的方向上，第二栅极氧化层113的厚度为5纳米～20纳米，例如可以为9纳米、14纳米或18纳米。
第三深度C大于第二栅极氧化层113的顶部与沟槽101顶部的距离2纳米～20纳米，例如可以为5纳米、10纳米或15纳米。
在平行于沟槽101侧壁的方向上，第二栅极氧化层113的厚度为2纳米～20纳米，例如可以为6纳米、10纳米或15纳米。
参考图7，填充满第二栅极氧化层113和第一栅极导电层121围成的凹槽形成第二栅极导电层122。
本申请实施例中，第二栅极导电层122的材料为多晶硅，多晶硅的介电常数大于金属，采用多晶硅作为第二栅极导电层122，更利于调控栅极电压。在其他实施例中，第二栅极导电层的材料为金属。
本申请实施例中，在垂直于沟槽101(参考图2)侧壁的方向上，第二栅极导电层122的厚度为5纳米～100纳米，例如可以为20纳米、40纳米或6纳米。
因为在垂直于沟槽101侧壁的方向上，第一栅极氧化层111和第一栅极导电层121填充满沟槽101，第二栅极氧化层113和第二栅极导电层122也填充满沟槽101，所以第一栅极氧化层111的厚度加第一栅极导电层121的厚度和第二栅极氧化层113加第二栅极导电层122的厚度相同。
参考图8，在第二栅极氧化层113和第二栅极导电层122的顶面形成保护层103。
采用化学气相沉积工艺形成保护层103，可以快速沉积形成保护层103，同时形成的保护层103覆盖严密，不会形成暴露第二栅极氧化层113或第二栅极导电层122的缝隙；在其他实施例中，也可以采用原子层沉积工艺形成保护层。
沟槽101(参考图2)的顶部超出于保护层103的顶部，因为后续需要在基底100 顶部形成位元线接触层，沟槽101的顶部超出于保护层103的顶部，可以防止保护层103与位元线接触层接触，影响半导体结构的性能。
保护层103的材料为氮化硅，具有绝缘的作用。
参考图9，在形成保护层103之后，在相邻保护层103之间的基底100顶面形成位元线接触层104，位元线接触层104的底部远离保护层103的顶面。
位元线接触层104可以作为后续形成的位线的接触区域。
本申请实施例提供的半导体结构的形成方法，形成的栅极氧化层包括两层，第二栅极氧化层的等效栅氧厚度大于第一栅极氧化层的等效栅氧厚度，同时第一栅极氧化层具有的第二深度大于或等于掺杂区具有的第三深度；由于第二栅极氧化层的等效栅氧厚度较厚，且在水平方向上，掺杂区与第二栅极氧化层正对，所以在栅极导通时，栅极产生的耗尽区在区域中产生增强电场，增强电场的作用区域位于第二栅极氧化层所在区域，增强电场造成的能带弯曲不容易导致栅极与漏极之间带间隧穿，此时，在栅极移动的少数载流子没有进入漏极的隧道，有利于降低产生栅感应漏极漏电流的风险，提高半导体结构的性能。
本申请另一实施例提供一种半导体结构的形成方法，与上述实施例大致相同，主要区别在于本申请实施例先形成第二栅极导电层，后形成第二栅极氧化层，以下将结合附图对本申请另一实施例提供的半导体结构的形成方法进行详细说明，与上述实施例相同或者相应的部分，可参考前述实施例的说明，以下将不做赘述。
图10～图15为本申请另一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图。
参考图10，本申请实施例提供基底200，基底200具有沟槽和掺杂区202，沟槽具有第一深度A，掺杂区202具有第三深度C，在沟槽内形成第一栅极氧化层211和第一栅极导电层221，第一栅极氧化层211和第一栅极导电层221具有第二深度B；在形成第一栅极导电层221后，形成填充满沟槽的初始第二栅极导电层223。
本申请实施例中，可以采用化学气相沉积工艺形成初始第二栅极导电层223，化学气相沉积工艺沉积速率快，节省了生产时长，有利于提高半导体结构的生产效率。
参考图11，去除初始第二栅极导电层223(参考图10)的顶部和位于沟槽侧壁的部分初始第二栅极导电层223形成缝隙，在垂直于沟槽侧壁的方向上，剩余的初始第二栅极导电层223的厚度小于第一栅极导电层221的厚度，剩余的初始第二栅极导电层223为第二栅极导电层222。
本申请实施例中，先采用化学机械研磨工艺去除顶部的部分初始第二栅极导电层223，再采用干法刻蚀工艺去除位于沟槽侧壁的部分初始第二栅极导电层223，以形成缝隙。
参考图12，形成填充满沟槽的初始第二栅极氧化层212。
本申请实施例中，采用化学气相沉积工艺形成初始第二栅极氧化层212，化学气相沉积工艺可以快速形成填充满沟槽的初始第二栅极氧化层212，而且填充充分，不留缝隙。
参考图13，去除部分初始第二栅极氧化层212，使得剩余的初始第二栅极氧化层212的顶面与第二栅极导电层222的顶面齐平，剩余的初始第二栅极氧化层212作为第二栅极氧化层213。
本申请实施例中，采用化学机械研磨工艺去除顶部的部分初始第二栅极氧化层212，不仅可以得到顶部与第二栅极导电层222顶部齐平的第二栅极氧化层213，而且得到的第二栅极氧化层213的顶部平整，更利于后续形成的保护层与第二栅极氧化层213之间接触紧密。
参考图14，形成覆盖第二栅极氧化层213的顶面和第二栅极导电层222的顶面的保护层203。
采用化学气相沉积工艺形成保护层203，可以快速沉积形成保护层203，同时形成的保护层203覆盖严密，不会形成暴露第二栅极氧化层213或第二栅极导电层222的缝隙；在其他实施例中，也可以采用原子层沉积工艺形成保护层。
沟槽的顶部超出于保护层203的顶部，因为后续需要在基底200顶部形成位元线接触层，沟槽201的顶部超出于保护层203的顶部，可以防止保护层203与位元线接触层接触，影响半导体结构的性能。
保护层203的材料为氮化硅，具有绝缘的作用。
参考图15，在相邻保护层203之间的基底200顶面形成位元线接触层204，位元线接触层204的底部远离保护层203的顶面。
本申请实施例中，先形成第二栅极导电层，再形成第二栅极氧化层；在第一栅极氧化层材料和第二栅极氧化层材料相同时，第二栅极氧化层的厚度大于第一栅极氧化层的厚度，与先形成第二栅极氧化层，再填入第二栅极导电层的方法相比，采用本申请实施例的方法，更有利于避免在整个栅极内部形成空隙，提高半导体结构的性能。
本申请实施例提供一种基于上述实施例的半导体结构的形成方法形成的半导体 结构，以下将结合附图对本申请实施例提供的半导体结构进行详细说明。
图16为本申请实施例提供的半导体结构的结构示意图。
参考图16，包括：基底300，基底300内具有沟槽(未标示)和掺杂区302，沟槽具有第一深度A，掺杂区302具有第三深度C；沟槽侧壁和底面具有第一栅极氧化层311，第一栅极氧化层311表面具有第一栅极导电层321，第一栅极氧化层311和第一栅极导电层321具有第二深度B，第二深度B小于第一深度A；第二栅极氧化层313，位于第一栅极氧化层311露出的沟槽的侧壁，在垂直于沟槽侧壁的方向上，第二栅极氧化层313的等效栅氧厚度大于第一栅极氧化层311的等效栅氧厚度；第二栅极导电层322，填满第二栅极氧化层313和第一栅极导电层322围成的凹槽。
掺杂区302可以为N型掺杂区或P型掺杂区；在本申请实施例中，掺杂区302为N型掺杂区时，掺杂有N型离子，基底300掺杂有P型离子；在其他实施例中，掺杂区为P型掺杂区时，掺杂有P型离子，基底掺杂有N型离子。
位于沟槽一侧的掺杂区302作为源极，位于沟槽另一侧的掺杂区302作为漏极。其中，基底300的材料为半导体材料。本申请实施例中，基底300的材料为硅。在其他实施例中，基底也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。
沟槽为后续形成栅极提供工艺基础，后续会在沟槽内形成栅极。
其中，沟槽具有第一深度A，掺杂区302具有第三深度C，且通常的，第三深度C小于第一深度A。第一深度A为沟槽底部与基底300顶面的距离，第三深度C为掺杂区302底面与基底300顶面的距离。
在一些实施例中，第一深度A可以为300纳米～800纳米，例如可以为400纳米、500纳米或600纳米；第三深度C可以为100纳米～200纳米，例如可以为120纳米、150纳米或180纳米。
第一栅极氧化层311和第一栅极导电层321具有第二深度B，第二深度B为第一栅极氧化层311的顶面或第一栅极导电层321的顶面与基底300顶面的距离。在一些实施例中，第二深度B可以为：102纳米～230纳米。
第二深度B小于第一深度A，且第二深度B大于或等于第三深度C，相当于在水平方向上，掺杂区302的底面超出于第一栅极氧化层311的顶面，或者，掺杂区302的底面与第一栅极氧化层311的顶面平齐，使得掺杂区302的侧壁和第一栅极氧化层311的侧壁不重叠；在栅极导通时，栅极产生的耗尽区在区域中产生增强电场，增强电场穿透第一栅极氧化层311后不会影响掺杂区302，在掺杂区302和第一栅极导电 层321之间不会形成带间隧穿。
第二深度B与第三深度A的差距为：2纳米～30纳米，例如可以为5纳米、10纳米或20纳米。这样掺杂区302的侧壁和第一栅极氧化层311的侧壁不重叠，在栅极导通时，栅极产生的耗尽区在区域中产生的增强电场的范围不包括掺杂区302所在区域，增强电场不会对掺杂区302产生影响。
第一栅极氧化层311的材料可以为氧化硅或高介电材料，高介电材料包括铁电陶瓷材料、钛酸钡系材料或钛酸铅系材料。其中，高介电材料指的是相对介电常数大于氧化硅相对介电常数的材料，即高k材料。
第一栅极导电层321的材料为金属，本申请实施例的第一栅极导电层321的材料可以为钨金属。在其他实施例中，第一栅极导电层的材料也可以为铜金属、铝金属、金金属或者银金属等。
在垂直于沟槽侧壁的方向上，第一栅极氧化层311的厚度为3纳米～10纳米，可以为5纳米、7纳米或9纳米。
在垂直于沟槽侧壁的方向上，第一栅极导电层321的厚度为30纳米～150纳米，例如可以为60纳米、90纳米或120纳米。
本申请实施例中，在垂直于沟槽侧壁的方向上，第二栅极氧化层313的等效栅氧厚度大于第一栅极氧化层311的等效栅氧厚度。
由于第二深度B大于或等于第三深度C，所以在水平方向上，掺杂区302与第二栅极氧化层313正对；在栅极导通时，栅极产生的耗尽区在区域中产生增强电场，增强电场的作用区域包括第二栅极氧化层313所在区域，同时由于第二栅极氧化层313的等效栅氧厚度较厚，所以增强电场造成的能带弯曲不容易导致栅极与漏极之间带间隧穿；此时，在栅极移动的少数载流子没有进入漏极的隧道，有利于降低产生栅感应漏极漏电流的风险，提高半导体结构的性能。
本申请实施例中，第二栅极氧化层313的材料可以为氧化硅或高介电材料，高介电材料包括铁电陶瓷材料、钛酸钡系材料或钛酸铅系材料。
本申请实施例中，第二栅极氧化层313的材料与第一栅极氧化层311的材料相同，在垂直于沟槽侧壁的方向上，第二栅极氧化层313的厚度大于第一栅极氧化层311的厚度。
由于第二栅极氧化层313的厚度大于第一栅极氧化层311的厚度，所以第二栅极氧化层313至少部分位于第一栅极导电层321顶面。
在其他实施例中，第二栅极氧化层的材料与第一栅极氧化层的材料不同，第二栅极氧化层的材料的介电常数大于第一栅极氧化层的材料的介电常数。
本申请实施例中，在垂直于沟槽301侧壁的方向上，第二栅极氧化层313的厚度为5纳米～20纳米，例如可以为9纳米、14纳米或18纳米。
在平行于沟槽301侧壁的方向上，第二栅极氧化层313的厚度为2纳米～20纳米，例如可以为6纳米、10纳米或15纳米。
第三深度C大于第二栅极氧化层313的顶部与沟槽顶部的距离2纳米～20纳米，例如可以为5纳米、10纳米或15纳米。
本申请实施例中，第二栅极导电层322的材料为多晶硅，多晶硅的介电常数大于金属，采用多晶硅作为第二栅极导电层322，更利于调控栅极电压。在其他实施例中，第二栅极导电层的材料为金属。
本申请实施例中，在垂直于沟槽侧壁的方向上，第二栅极导电层322的厚度为5纳米～100纳米，例如可以为20纳米、40纳米或6纳米。
因为在垂直于沟槽侧壁的方向上，第一栅极氧化层311和第一栅极导电层321填充满沟槽，第二栅极氧化层313和第二栅极导电层322也填充满沟槽，所以第一栅极氧化层311的厚度加第一栅极导电层321的厚度和第二栅极氧化层313加第二栅极导电层322的厚度相同。
保护层303覆盖第二栅极氧化层313的顶面和第二栅极导电层322的顶面。
沟槽的顶部超出于保护层303的顶部，因为后续需要在基底300顶部形成位元线接触层，沟槽301的顶部超出于保护层303的顶部，可以防止保护层303与位元线接触层接触，影响半导体结构的性能。
保护层303的材料为氮化硅，具有绝缘的作用。
位元线接触层304，位于相邻保护层303之间的基底300顶面，位元线接触层304的底部远离保护层303的顶面。
本申请实施例提供的半导体结构，栅极氧化层包括两层，第二栅极氧化层的等效栅氧厚度大于第一栅极氧化层的等效栅氧厚度，同时第一栅极氧化层具有的第二深度大于或等于掺杂区具有的第三深度；由于第二栅极氧化层的等效栅氧厚度较厚，且在水平方向上，掺杂区与第二栅极氧化层正对，所以在栅极导通时，栅极产生的耗尽区在区域中产生增强电场，增强电场的作用区域位于第二栅极氧化层所在区域，增强电场造成的能带弯曲不容易导致栅极与漏极之间带间隧穿；此时，在栅极移动的少数载 流子没有进入漏极的隧道，有利于降低产生栅感应漏极漏电流的风险，提高半导体结构的性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本申请的一些实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各自更动与修改，因此本申请的保护范围应当以权利要求限定的范围为准。
Claims (15)
- 一种半导体结构的形成方法，包括：提供基底，所述基底内具有沟槽，所述沟槽具有第一深度；在所述沟槽侧壁和底面形成第一栅极氧化层，在所述第一栅极氧化层表面形成第一栅极导电层，所述第一栅极氧化层和所述第一栅极导电层具有第二深度，所述第二深度小于所述第一深度；在未被所述第一栅极氧化层覆盖的所述沟槽表面形成第二栅极氧化层，在垂直于所述沟槽侧壁的方向上，所述第二栅极氧化层的等效栅氧厚度大于所述第一栅极氧化层的等效栅氧厚度；形成第二栅极导电层，所述第二栅极导电层填充满所述第二栅极氧化层和所述第一栅极导电层围成的凹槽。
- 根据权利要求1所述的半导体结构的形成方法，其中，所述基底内还包括掺杂区，所述掺杂区位于所述沟槽的两侧，且所述掺杂区具有第三深度，所述第二深度大于或等于所述第三深度。
- 根据权利要求1所述的半导体结构的形成方法，其中，所述第一栅极氧化层和所述第二栅极氧化层的材料相同，在垂直于所述沟槽侧壁的方向上，所述第二栅极氧化层的厚度大于所述第一栅极氧化层的厚度。
- 根据权利要求1所述的半导体结构的形成方法，其中，所述形成第二栅极氧化层的步骤包括：在所述第一栅极氧化层露出的所述沟槽的整个侧壁上形成初始第二栅极氧化层，去除靠近所述沟槽顶部的部分所述初始第二栅极氧化层，形成所述第二栅极氧化层。
- 根据权利要求4所述的半导体结构的形成方法，其中，采用热氧化工艺形成所述初始第二栅极氧化层。
- 根据权利要求1所述的半导体结构的形成方法，其中，形成所述第二栅极氧化层和所述第二栅极导电层的步骤包括：在形成所述第一栅极导电层后，形成填充满所述沟槽的初始第二栅极导电层，去除位于所述沟槽侧壁的部分所述初始第二栅极导电层形成缝隙，在垂直于所述沟槽侧壁的方向上，剩余的所述初始第二栅极导电层的厚度小于所述第一栅极导电层的厚度，剩余的所述初始第二栅极导电层为所述第二栅极导电层；形成填充满所述缝隙的所述第二栅极氧化层。
- 根据权利要求6所述的半导体结构的形成方法，其中，采用化学气相沉积工艺形成填充满所述缝隙的所述第二栅极氧化层。
- 根据权利要求1所述的半导体结构的形成方法，其中，形成的所述第二栅极氧化层至少部分位于所述第一栅极导电层顶面。
- 根据权利要求1所述的半导体结构的形成方法，还包括：形成保护层，所述保护层位于所述第二栅极氧化层和所述第二栅极导电层的顶面。
- 根据权利要求9所述的半导体结构的形成方法，在形成所述保护层之后，还包括：在相邻所述保护层之间的所述基底顶层形成位元线接触层，所述位元线接触层的底部远离所述保护层的顶面。
- 一种半导体结构，包括：基底，所述基底内具有沟槽，所述沟槽具有第一深度；所述沟槽侧壁和底面具有第一栅极氧化层，所述第一栅极氧化层表面具有第一栅极导电层，所述第一栅极氧化层和所述第一栅极导电层具有第二深度，所述第二深度小于所述第一深度；第二栅极氧化层，位于所述第一栅极氧化层露出的所述沟槽的侧壁，在垂直于所述沟槽侧壁的方向上，所述第二栅极氧化层的等效栅氧厚度大于所述第一栅极氧化层的等效栅氧厚度；第二栅极导电层，填满所述第二栅极氧化层和所述第一栅极导电层围成的凹槽。
- 根据权利要求11所述的半导体结构，其中，所述第一栅极氧化层和所述第二栅极氧化层的材料相同。
- 根据权利要求11所述的半导体结构，其中，所述第二栅极氧化层材料的介电常数大于所述第一栅极氧化层材料的介电常数。
- 根据权利要求11所述的半导体结构，其中，所述第一栅极导电层的材料为金属，所述第二栅极导电层的材料为多晶硅。
- 根据权利要求11所述的半导体结构，还包括：保护层，所述保护层覆盖所述第一栅极氧化层的顶面和所述第二栅极导电层的顶面。
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